TWI559505B - 供用於非揮發性記憶體陣列之自我對準堆疊閘極結構以及形成該結構之方法 - Google Patents
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Description
本發明是關於一種堆疊閘極結構，其可被用於非揮發性記憶體陣列及其製造方法。
非揮發性記憶體電池具有一浮動閘極(floating gate)或一陷捕電荷層，用以儲存電荷於其上，在一堆疊閘極結構中是普遍習知的。參閱圖1，其示出一先前技術的非揮發性記憶體電池10的截面圖，該記憶體電池10包含一單結晶體基材12，為一第一導電型，例如P型。在基材12的一表面或鄰近該表面的為一第二導電型的一第一區域14，例如N型。間隔於第一區域14為一第二區域16，其亦為第二導電型。介於第一區域14與第二區域16之間為一通道區域18，一字元線20由多晶矽(polysilicon)製成，是設置於通道區域18的一第一部分上方，字元線20藉由一例如(二)氧化矽的絕緣層22與通道區域18相間隔，緊鄰並且間隔於字元線20的為一浮動閘極24，其亦由多晶矽製成，並且設置於通
道區域18的另一部分上方，浮動閘極24藉由另一通常亦為(二)氧化矽的絕緣層30間隔於通道區域18，一耦接閘極26亦由多晶矽製成，其設置於浮動閘極24上方並且藉由另一絕緣層32與其相間隔。位於浮動閘極24的另一側並且與其相間隔者為一消除閘極(erase gate)28，其亦由多晶矽製成，消除閘極28設置於第二區域16上方並且與其相隔開，消除閘極28鄰近並且間隔於耦接閘極26，消除閘極28可輕微凸出於浮動閘極24上方，在記憶體電池10的運作中，電荷儲存於浮動閘極24以控制介於第一區域14與第二區域16之間的電流，若浮動閘極24為反向充電，記憶體電池被編輯，若浮動閘極24為正向充電，記憶體電池10被消除，此記憶體電池10完全揭露於USP 7,868,375，在此一併列為本案參考。
絕緣層30、浮動閘極24、另一絕緣層32與耦接閘極26成型一堆疊閘極結構，一堆疊閘極結構可被用於數種非揮發性記憶體電池：這些包括由一串選擇電晶體與堆疊閘極電晶體串聯連接構成的NAND型非揮發性記憶體；由一選擇電晶體與一堆疊閘極電晶體串聯(2-T電池)連接構成的NOR型非揮發性記憶體；由一選擇閘極鄰近一堆疊閘極設置(分離閘極電池)而構成的NOR非揮發性記憶體；以及最後由單一堆疊閘極電晶體(1-T電池)構成的NOR型非揮發性記憶體。
本發明為一用以使用在非揮發性記憶體陣列的堆疊閘極結構，一半導體基材具有複數實質平行間隔的作用區，且每一作用區具有一軸於一第一方向。複數堆疊閘極結構位於基材上，且每一堆疊閘極結構位於一作用區上，且一介於每一堆疊閘極結構之間並且垂直該第一方向的第二方向的一第一絕緣材料。每一堆疊閘極結構包含一第二絕緣材料位於該作用區上、一電荷維持閘極位於該第二絕緣材料上、一第三絕緣材料位於該電荷維持閘極上、一控制閘極的一第一部分位於該第三絕緣材料上、該控制閘極的一第二部分位於該控制閘極的一第一部分的頂部表面上並且位於鄰近的該第一絕緣材料的頂部表面上於該第二方向延伸、一第四絕緣材料，位於該控制閘極的第二部分上。
本發明也是用以製造前述結構的方法。
10‧‧‧電池
12‧‧‧半導體基材
24‧‧‧多晶矽
26‧‧‧控制閘極
26a‧‧‧多晶矽/控制閘極
26b‧‧‧多晶矽/第二多晶矽
30‧‧‧二氧化矽
32‧‧‧複合絕緣材料
40‧‧‧絕緣材料/二氧化矽/二氧化矽材料
42‧‧‧氮化矽
50‧‧‧頂部表面
52‧‧‧複合材料
圖1為先前技術具有一堆疊閘極結構的非揮發性記憶體電池的截面圖。
圖2A為沿著圖2C的A-A線的截面圖，示出於本發明用以製造本發明的堆疊閘極結構的方法的第一步驟；圖2B為沿著圖2C的B-B線的截面圖，示出於本發明用以製造本發明的堆疊閘極結構的方法的第一步驟；圖2C為使用本發明的第一步驟方法成型的一成型於一半導體基材上的結構的頂視圖。
圖3A為沿著圖3C的A-A線的截面圖，其示出本發
明用以製造本發明的堆疊閘極結構的方法的下個步驟；圖3B為沿著圖3C的B-B線的截面圖，其示出本發明用以製造本發明的堆疊閘極結構的方法的下個步驟；圖3C為使用本發明在圖2所示的步驟之後的方法成型的一成型於一半導體基材上的結構的頂視圖。
圖4A、4B為沿著圖3C的A-A、B-B線的截面圖，其示出本發明的堆疊閘極結構的結構的下個步驟。
圖5A與5B-1或5B-2為沿著圖3C的A-A、B-B線的截面圖，其示出本發明的堆疊閘極結構的結構的下個步驟。
圖6A、6B為沿著圖3C的A-A、B-B線的截面圖，其示出本發明的堆疊閘極結構的結構的下個步驟。
圖7A與7B分別為沿著圖7C的矩形區塊中A-A與B-B線的截面圖，示出本發明的堆疊閘極結構的結構中的最終步驟。
參閱圖2C，其示出由根據本發明的方法的第一步驟處理的一半導體基材12的頂視圖，圖2A為沿著圖2C的A-A線的截面圖，且圖2B為沿著大致垂直圖2C的A-A線的B-B線的截面圖，由於本發明的方法將獲得的本發明結構具有類似於圖1所示的電池10，故相同的部件將以相同的編號表示。
半導體基材12大致為一P型導電型，厚度接近80-120埃的二氧化矽30的一第一層成型於半導體基材12
上，此可藉由熱氧化或沉積完成，厚度接近200-500埃的多晶矽24的一第一層成型於二氧化矽30的一第一層上，此可藉由沉積完成，多晶矽24的第一層作為一電荷維持層，多晶矽24的第一層最後將作為浮動閘極，然而，多晶矽24的該層可被以一層電荷陷捕(charge trapping)材料例如氮化矽作為一電荷維持層取代，其亦在本發明的範圍之內。
厚度接近100-200埃的複合絕緣材料32的第一層成型於多晶矽24的第一層上，複合絕緣材料32的該層可為二氧化矽、氮化矽與二氧化矽。或者，複合絕緣材料32的該層可為任何包括但不限於二氧化矽及/或氮化矽的絕緣材料，複合絕緣材料32的該層可藉由沉積或沉積與氧化的結合而成型。
厚度接近200-400埃的多晶矽26a的一第二層成型於複合絕緣材料32上，多晶矽26a的第二層最終成型該控制閘極26的一第一部分，多晶矽26a的第二層可藉由沉積成型，多晶矽26a的第二層具有一頂部表面50。
另一層絕緣材料40，例如二氧化矽，是成型於多晶矽26a的第二層的頂部表面50，該絕緣材料40厚度接近100-400埃，並且可藉由沉積成型。
一層氮化矽42接著成型於該絕緣材料40的層上，該層氮化矽42將被視為一犧牲層，其厚度可接近500-1000埃並且可藉由沉積成型，由於其為一犧牲層，其亦可為其他材料製成，所得的結構如圖2A與2B所示。
圖2A與2B所示的結構是經過一蝕刻步驟，複數
實質平行、相間隔的區域被蝕刻入該結構與蝕刻入半導體基材12，如圖3C所示。被蝕刻的區域接著被填充例如二氧化矽的絕緣材料40，其結果，如圖2A與2B所示的堆疊材料是位在半導體基材12的每一區域上方，其未被蝕刻，且形成作用區，並且延伸於箭頭1所示的方向。位在基材12的作用區被由位在半導體基材12並且填充有二氧化矽40的溝渠彼此隔離，相鄰的作用區被由位在基材12的溝渠並且介於由箭頭2所示的方向的作用區之間的二氧化矽40彼此分離。再者，延伸於半導體基材12的表面上方的堆疊的材料(如圖2A與2B所示)亦被由在箭頭2所示的方向上且填充有二氧化矽40的溝渠彼此分離。
隨著位在介於位在基材12的作用區上方的結構之間的溝渠內的二氧化矽40沉積，部分二氧化矽40沉積於氮化矽42的頂部表面，一整平的步驟接著進行。此可藉由例如使用化學機械拋光(Chemical Mechanical Polishing，CMP)且二氧化矽40被移除直到位在溝渠內的二氧化矽40的頂部表面的高度與氮化矽42的頂部表面等高而完成，獲得的結構示於圖3A與3B。
氮化矽42該層接著被移除而形成如4A與4B所示的結構，氮化矽42可藉由濕式蝕刻移除。
圖4A、4B所示的結構接著進行回蝕刻(etch back)步驟，位在控制閘極26a的第一部分的頂部表面50上方以及位在鄰近的隔離溝渠上方的二氧化矽材料40被移除。回蝕刻步驟可藉由非等向性蝕刻(anisotropic etch)製程完成，例
如反應性離子蝕刻(RIE etch process)。回蝕刻持續到多晶矽26a的頂部表面50外露，亦即所有或大致所有位在控制閘極26的頂部表面50的二氧化矽40被移除。獲得的結構如圖5A、5B-1所示。由於最初位在溝渠區域上的二氧化矽40高度高於位在控制閘極26a上者，緊接著在控制閘極26a的頂部表面50外露以後，位在溝渠上的二氧化矽40的高度將仍然高於位在控制閘極26a上者。然而，如有需求，只針對二氧化矽40的反應性離子蝕刻製程(其係選擇性的)可繼續。在該態樣下，當位在隔離區域上或隔離溝渠上的二氧化矽40將持續被蝕刻，成型控制閘極26a的多晶矽26a將維持未蝕刻。此蝕刻過程可持續直到位在溝渠上的二氧化矽40的頂部表面與多晶矽26a的頂部表面50實質共平面。獲得的結構示於圖5B-2。為便於說明，假設圖5B-2所示的結構已成型。
多晶矽26b的一第二層接著成型於圖5B-2的結構上，此可藉由沉積成型厚度接近400-1000埃，一層另一複合材料52接著成型於多晶矽26b的第二層上，複合材料52的第二層可為氮化矽-二氧化矽與氮化矽(NON)，複合材料52的第二層可藉由沉積形成，形成厚度接近1000-2000埃，所得的結構示於圖6A與6B。
圖6A、6B所示的結構接著於箭頭2所示的方向接受蝕刻，直到到達二氧化矽的第一層30。結果，相間隔的堆疊閘極結構形成，且每個閘極結構藉由箭頭2所示的方向的第二多晶矽26b連接，所得的結構示於圖7A與7B，其為分別沿著圖7C所示的本發明的結構的頂視圖的A-A、B-B線
的共有矩形截面視圖。
如前述，可見一平坦化並且自我對準的連接的複數堆疊閘極結構藉由本發明的方法成型於一半導體基材上。
12‧‧‧半導體基材
24‧‧‧多晶矽
26a‧‧‧多晶矽/控制閘極
30‧‧‧(二氧化矽)第一層
32‧‧‧複合絕緣材料
40‧‧‧絕緣材料/二氧化矽/二氧化矽材料
42‧‧‧氮化矽
Claims (17)
- 一種堆疊閘極結構，用於一非揮發性記憶體陣列，包含：一半導體基材，具有複數實質平行間隔的作用區，且每一作用區具有一軸於一第一方向；複數堆疊閘極結構，每一堆疊閘極結構位於一作用區上，且一第一絕緣材料介於每一堆疊閘極結構之間位於垂直該第一方向的一第二方向上，每一堆疊閘極結構包含：一第二絕緣材料，位於該作用區上；一電荷維持閘極，位於該第二絕緣材料上；一第三絕緣材料，位於該電荷維持閘極上；一控制閘極的一第一部分，位於該第三絕緣材料上；該控制閘極的一第二部分，位於該控制閘極的該第一部分的頂部表面上並且位於鄰近的該第一絕緣材料的頂部表面上於該第二方向延伸；以及一第四絕緣材料，位於該控制閘極的該第二部分上；其中，該控制閘極的第一部分為多晶矽並且具有一頂部表面其與其所鄰近的該第一絕緣材料的頂部表面實質共平面；位於該半導體基材之複數隔離區域，且每一隔離區域介於一對作用區之間，其中每一隔離區域包含： 形成於該基材中的溝渠，其中一該第一絕緣材料向下延伸並填充該溝渠。
- 如申請專利範圍第1項所述的堆疊閘極結構，其中，該第一絕緣材料為氧化矽。
- 如申請專利範圍第2項所述的堆疊閘極結構，其中，該第二絕緣材料為二氧化矽。
- 如申請專利範圍第1項所述的堆疊閘極結構，其中，該電荷維持閘極為浮動閘極。
- 如申請專利範圍第4項所述的堆疊閘極結構，其中，該浮動閘極為多晶矽製成。
- 如申請專利範圍第1項所述的堆疊閘極結構，其中，該電荷維持閘極為電荷陷捕層。
- 如申請專利範圍第6項所述的堆疊閘極結構，其中，該電荷陷捕層為氮化矽。
- 如申請專利範圍第1項所述的堆疊閘極結構，其中，該第三絕緣材料為二氧化矽、氮化矽與二氧化矽的複合絕緣體。
- 如申請專利範圍第1項所述的堆疊閘極結構，其中，該控制閘極的第二部分為多晶矽。
- 如申請專利範圍第1項所述的堆疊閘極結構，其中，該第四絕緣材料為氮化矽、二氧化矽、氮化矽的複合絕緣層。
- 一種成型複數連接的堆疊閘極結構的方法，用以使用於一非揮發性記憶體陣列，該方法包含： 藉由下述步驟成型一堆疊閘極結構：成型一第一絕緣層位於一半導體基材上；成型一電荷維持層位於該第一絕緣層上；成型一第二絕緣層位於該電荷維持層上；成型一第一多晶矽層位於該第二絕緣層上，該第一多晶矽層具有一第一頂部表面；藉由一第三絕緣材料成型一第三絕緣層位於該第一多晶矽層的該第一頂部表面上；成型一第一犧牲層位於該第三絕緣層上，且該第一犧牲層具有一第二頂部表面；蝕刻該堆疊閘極結構成複數相間隔且實質平行的區域，往下成型該第二頂部表面於該半導體基材中，且每一區域延伸於一第一方向；以該第三絕緣材料填充被蝕刻成相間隔的區域，藉此形成於該半導體基材中介於相鄰的作用區之間以及介於相鄰的堆疊閘極結構之間的隔離區域；整平該第三絕緣材料，使位於被蝕刻的間隔區域上的該第三絕緣材料的頂部表面與該第二頂部表面實質共平面；移除該第一犧牲層；蝕刻該第三絕緣材料，使該第一多晶矽層的第一頂部表面實質清除任何第三絕緣材料；成型一第二多晶矽層位於該第一多晶矽層上並且位於該位於該等蝕刻相間隔的區域上的第三絕緣材料 上，連接該等複數相間隔的堆疊閘極結構；成型一第四絕緣材料位於該第二多晶矽層上；以及於一實質垂直該第一方向的第二方向蝕刻所得的結構；其中，蝕刻該第三絕緣層的步驟為蝕刻介於堆疊閘極結構之間的該第三絕緣材料以與該第一多晶矽層的頂部表面實質共平面。
- 如申請專利範圍第11項所述的方法，其中，該第一絕緣材料與該第三絕緣材料相同。
- 如申請專利範圍第12項所述的方法，其中，該第三絕緣材料為二氧化矽。
- 如申請專利範圍第11項所述的方法，其中，該第一犧牲層為氮化矽。
- 如申請專利範圍第11項所述的方法，其中，該電荷維持層為多晶矽。
- 如申請專利範圍第11項所述的方法，其中，該電荷維持層為電荷陷捕層。
- 如申請專利範圍第11項所述的方法，其中，整平該第三絕緣材料的步驟為化學機械研磨(CMP)製程。
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