KR101541677B1 - 비휘발성 메모리 어레이에 사용하기 위한 자가-정렬된 스택 게이트 구조물 - Google Patents
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Abstract
비휘발성 메모리 어레이에 사용하기 위한 스택 게이트 구조물은 실질적으로 평행하면서 이격된 복수의 활성 영역들을 갖는 반도체 기판을 갖는다. 스택 게이트 구조물들은 활성 영역들 위에 형성되고, 각각의 스택 게이트 구조물은 각 스택 게이트 구조물 사이에 제1 방향에 수직인 제2 방향으로 있는 제1 절연 물질, 활성 영역 위의 제2 절연 물질, 제2 절연 물질 위의 전하 보유 게이트, 전하 보유 게이트 위의 제3 절연 물질, 제3 절연 물질 위의 제어 게이트의 제1 부분, 제어 게이트의 제1 부분의 상면 위의 그리고 그에 인접하고 제2 방향으로 연장된 제1 절연 물질의 상면 위의 제어 게이트의 제2 부분, 및 제어 게이트의 제2 부분 위의 제4 절연 물질을 포함한다.
Description
본 발명은 비휘발성 메모리 어레이에 사용될 수 있는 스택 게이트 구조물(stack gate structure) 및 그 제조 방법에 관한 것이다.
스택 게이트 구조물에서, 전하들의 저장을 위한 부동 게이트(floating gate) 또는 트래핑 전하 층(trapping charge layer)을 갖는 비휘발성 메모리 셀들은 본 기술 분야에서 잘 알려져 있다. 도 1을 참조하면, 종래 기술의 비휘발성 메모리 셀(10)의 단면도가 도시되어 있다. 메모리 셀(10)은 P형과 같은 제1 도전형의 단일 결정 기판(12)을 포함한다. 기판(12)의 표면에 또는 그 근처에 N형과 같은 제2 도전형의 제1 영역(14)이 있다. 또한 제2 도전형의 제2 영역(16)이 제1 영역(14)으로부터 이격되어 있다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 있다. 폴리실리콘으로 제조된 워드 라인(word line)(20)이 채널 영역(18)의 제1 부분 위에 위치된다. 워드 라인(20)은, (이)산화규소와 같은, 절연 층(22)에 의해 채널 영역(18)으로부터 이격된다. 또한 폴리실리콘으로 제조된, 부동 게이트(24)가 워드 라인(20)에 바로 인접하면서 그리고 그로부터 이격되어 있으며, 채널 영역(18)의 다른 부분 위에 위치된다. 부동 게이트(24)는, 전형적으로 또한 (이)산화규소로 이루어진, 다른 절연 층(30)에 의해 채널 영역(18)으로부터 이격된다. 또한 폴리실리콘으로 제조된, 커플링 게이트(26)가 부동 게이트(24) 위에 위치되고, 다른 절연 층(32)에 의해 그로부터 절연된다. 또한 폴리실리콘으로 제조된 소거(erase) 게이트(28)가 부동 게이트(24)의 다른 측 상에 있고 그로부터 이격되어 있다. 소거 게이트(28)는 제2 영역(16) 위에 위치되며 그로부터 절연된다. 소거 게이트(28)는 커플링 게이트(26)에 인접하면서 그리고 그로부터 이격되어 있다. 소거 게이트(28)는 부동 게이트(24) 위에 작은 돌출부(overhang)를 가질 수 있다. 메모리 셀(10)의 동작 시에, 부동 게이트(24)에 저장된 전하는 제1 영역(14)과 제2 영역(16) 사이의 전류 흐름을 제어한다. 부동 게이트(24)가 음 전하를 띠게 되면, 메모리 셀은 프로그래밍 된다. 부동 게이트(24)가 양 전하를 띠게 되면, 메모리 셀은 소거된다. 메모리 셀(10)은 USP 7,868,375 호에 충분하게 개시되어 있으며, 그 개시 내용은 본 명세서에 전체적으로 참조로서 포함된다.
절연 층(30), 부동 게이트(24), 다른 절연 층(32) 및 커플링 게이트(26)는 스택 게이트 구조물을 형성한다. 스택 게이트 구조물은 다수의 비휘발성 메모리 셀들에 사용될 수 있다: 이들은 직렬로 연결된 선택 트랜지스터들과 스택 게이트 트랜지스터들의 스트링으로 이루어진 NAND 유형의 비휘발성 메모리; 직렬로 연결된 선택 트랜지스터와 스택 게이트 트랜지스터로 이루어진 NOR 유형의 비휘발성 메모리(2-T 셀); 스택 게이트에 인접하게 위치된 선택 게이트로 이루어진 NOR 유형의 비휘발성 메모리(스플리트-게이트 셀); 및 마지막으로 단일 스택 게이트 트랜지스터로 이루어진 NOR 유형의 비휘발성 메모리(1-T 셀)를 포함한다.
본 발명은 비휘발성 메모리 어레이에 사용하기 위한 스택 게이트 구조물을 제공하며, 본 발명은 또한 이러한 스택 게이트 구조물의 제조 방법을 제공한다.
본 발명은 비휘발성 메모리 어레이에 사용하기 위한 스택 게이트 구조물이다. 반도체 기판이 실질적으로 평행하면서 이격된 복수의 활성 영역들을 가지며, 각각의 활성 영역은 제1 방향의 축을 갖는다. 복수의 스택 게이트 구조물들이 기판 상에 있고, 각각의 스택 게이트 구조물은 활성 영역 위에 있으며, 각각의 스택 게이트 구조물 사이에는 제1 방향에 수직인 제2 방향으로 제1 절연 물질이 있다. 각각의 스택 게이트 구조물은 활성 영역 위의 제2 절연 물질, 제2 절연 물질 위의 전하 보유 게이트(charge holding gate), 전하 보유 게이트 위의 제3 절연 물질, 및 제3 절연 물질 위의 제어 게이트의 제1 부분을 포함한다. 제어 게이트의 제2 부분이 제어 게이트의 제1 부분의 상면(top surface) 위에 그리고 그에 인접하면서 제2 방향으로 연장된 제1 절연 물질의 상면 위에 있다. 제4 절연 물질은 제어 게이트의 제2 부분 위에 있다.
본 발명은 또한 상술한 구조물의 제조 방법이다.
본 발명에 따르면 평탄화되고 자가 정렬되고 접속된 복수의 스택 게이트 구조물들을 제공할 수 있으며, 본 발명의 방법에 의해 상기 구조물들을 반도체 기판 상에 형성할 수 있다.
도 1은 스택 게이트 구조물을 갖는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2a는, 본 발명의 스택 게이트 구조물을 제조하기 위한 본 발명의 방법에서의 제1 단계들을 도시하는 도 2c의 A-A선을 따라 취한 단면도이고; 도 2b는, 본 발명의 스택 게이트 구조물을 제조하기 위한 본 발명의 방법에서의 제1 단계들을 도시하는 도 2c의 B-B선을 따라 취한 단면도이며; 도 2c는 본 발명의 방법의 제1 단계들을 사용하여 반도체 기판 상에 형성된 구조물의 평면도이다.
도 3a는, 본 발명의 스택 게이트 구조물을 제조하기 위한 본 발명의 방법에서의 다음 단계들을 도시하는 도 3c의 A-A선을 따라 취한 단면도이고; 도 3b는, 본 발명의 스택 게이트 구조물을 제조하기 위한 본 발명의 방법에서의 다음 단계들을 도시하는 도 3c의 B-B선을 따라 취한 단면도이며; 도 3c는, 도 2에 도시된 단계들 이후에 본 발명의 방법을 사용하여 반도체 기판 상에 형성된 구조물의 평면도이다.
도 4a 및 도 4b는, 본 발명의 스택 게이트 구조물 형성에 있어 다음 단계들을 도시하는 도 3c의 A-A선 및 B-B선을 따라 취한 단면도들이다.
도 5a 및 도 5b-1 또는 5b-2는, 본 발명의 스택 게이트 구조물 형성에 있어 다음 단계들을 도시하는 도 3c의 A-A선 및 B-B선을 따라 취한 단면도들이다.
도 6a 및 도 6b는, 본 발명의 스택 게이트 구조물 형성에 있어 다음 단계들을 도시하는 도 3c의 A-A선 및 B-B선을 따라 취한 단면도들이다.
도 7a 및 도 7b는, 본 발명의 스택 게이트 구조물을 형성에 있어 마지막 단계들을 도시하는 도 7c의 A-A선 및 B-B선을 따라 취한 상호 직교하는 단면도들이다.
도 2a는, 본 발명의 스택 게이트 구조물을 제조하기 위한 본 발명의 방법에서의 제1 단계들을 도시하는 도 2c의 A-A선을 따라 취한 단면도이고; 도 2b는, 본 발명의 스택 게이트 구조물을 제조하기 위한 본 발명의 방법에서의 제1 단계들을 도시하는 도 2c의 B-B선을 따라 취한 단면도이며; 도 2c는 본 발명의 방법의 제1 단계들을 사용하여 반도체 기판 상에 형성된 구조물의 평면도이다.
도 3a는, 본 발명의 스택 게이트 구조물을 제조하기 위한 본 발명의 방법에서의 다음 단계들을 도시하는 도 3c의 A-A선을 따라 취한 단면도이고; 도 3b는, 본 발명의 스택 게이트 구조물을 제조하기 위한 본 발명의 방법에서의 다음 단계들을 도시하는 도 3c의 B-B선을 따라 취한 단면도이며; 도 3c는, 도 2에 도시된 단계들 이후에 본 발명의 방법을 사용하여 반도체 기판 상에 형성된 구조물의 평면도이다.
도 4a 및 도 4b는, 본 발명의 스택 게이트 구조물 형성에 있어 다음 단계들을 도시하는 도 3c의 A-A선 및 B-B선을 따라 취한 단면도들이다.
도 5a 및 도 5b-1 또는 5b-2는, 본 발명의 스택 게이트 구조물 형성에 있어 다음 단계들을 도시하는 도 3c의 A-A선 및 B-B선을 따라 취한 단면도들이다.
도 6a 및 도 6b는, 본 발명의 스택 게이트 구조물 형성에 있어 다음 단계들을 도시하는 도 3c의 A-A선 및 B-B선을 따라 취한 단면도들이다.
도 7a 및 도 7b는, 본 발명의 스택 게이트 구조물을 형성에 있어 마지막 단계들을 도시하는 도 7c의 A-A선 및 B-B선을 따라 취한 상호 직교하는 단면도들이다.
도 2c를 참조하면, 본 발명의 방법에서의 제1 단계들에 따라 처리되는 반도체 기판(12)의 평면도가 도시되어 있다. 도 2a는 A-A선을 따라 취한 단면도이고, 도 2b는 도 2c의 A-A선에 대체로 수직하는 B-B선을 따라 취한 단면도이다. 본 발명의 방법은 결과적으로 도 1에 도시된 셀(10)과 유사한 부분들을 갖는 본 발명의 구조물을 가져올 것이기 때문에, 동일한 부분들에는 동일한 참조번호가 부여될 것이다.
반도체 기판(12)은 일반적으로 P 도전형이다. 두께가 대략 80 내지 120 옹스트롬(angstrom)인 이산화규소(30)의 제1 층이 반도체 기판(12) 상에 형성된다. 이는 열 산화 또는 증착(deposition)에 의해 형성될 수 있다. 두께가 대략 200 내지 500 옹스트롬인 폴리실리콘(24)의 제1 층이 이산화규소(30)의 제1 층 상에 형성된다. 이는 증착에 의해 형성될 수 있다. 폴리실리콘(24)의 제1 층은 전하 보유 층으로 동작한다. 폴리실리콘(24)의 제1 층은 궁극적으로는 부동 게이트로 동작할 것이다. 그러나, 폴리실리콘(24)의 제1 층은 전하 보유 층으로서 질화규소와 같은 전하 트래핑 물질의 층에 의해 대체될 수 있음은 본 발명의 범주 내에 속한다.
두께가 대략 100 내지 200 옹스트롬인 복합 절연 물질(32)의 제1 층이 폴리실리콘(24)의 제1 층 상에 형성된다. 복합 절연 물질(32)의 제1 층은 이산화규소, 질화규소, 및 이산화규소일 수 있다. 대안적으로, 복합 절연 물질(32)의 제1 층은 이산화규소 및/또는 질화규소를 포함하지만 이에 한정되지 않는 임의의 절연 물질일 수 있다. 복합 절연 물질(32)의 제1 층은 증착, 또는 증착과 산화의 조합에 의해 형성될 수 있다.
두께가 대략 200 내지 400 옹스트롬인 폴리실리콘(26a)의 제2 층이 복합 절연 물질(32) 상에 형성된다. 폴리실리콘(26a)의 제2 층은 궁극적으로 제어 게이트(26)의 제1 부분을 형성한다. 폴리실리콘(26a)의 제2 층은 증착에 의해 형성될 수 있다. 폴리실리콘(26a)의 제2 층은 상면(50)을 갖는다.
이산화규소와 같은, 절연 물질(40)의 다른 층은 폴리실리콘(26a)의 제2 층의 상면(50) 상에 형성된다. 절연 물질(40)은 대략 100 내지 400 옹스트롬의 두께를 가지며, 증착에 의해 형성될 수 있다.
이어서, 질화규소(42)의 층이 절연 물질(40)의 층 상에 형성된다. 질화규소(42)의 층은 보여지게 되는 바와 같이 희생 층(sacrificial layer)이다. 이는 두께가 대략 500 내지 1000 옹스트롬이고, 증착에 의해 형성될 수 있다. 이는 희생 층이므로, 다른 물질(들)로도 제조될 수 있다. 결과적인 구조물이 도 2a 및 도 2b에 도시되어 있다.
도 2a 및 도 2b에 도시된 구조물은, 도 3c에 도시된 바와 같이 실질적으로 평행하면서 이격된 복수의 영역들이 상기 구조물 내로 그리고 반도체 기판(12) 내로 에칭되는 에칭 단계를 거친다. 이어서, 에칭된 영역들은 이산화규소와 같은 절연 물질(40)로 충전된다. 결과적으로, 도 2a 및 도 2b에 도시되는 물질들의 스택은, 에칭되지 않은 반도체 기판(12) 내의 각 영역 위에 위치하여, 활성 영역들을 형성하며 화살표(1)에 의해 도시된 방향으로 연장된다. 기판(12) 내의 활성 영역들은 반도체 기판(12) 내의 이산화규소(40)로 충전된 트렌치에 의해 서로 분리된다. 인접하는 활성 영역들은 화살표(2)에 의해 도시된 방향으로 활성 영역들 사이의 기판(12) 내의 트렌치 내의 이산화규소(40)에 의해 서로 분리된다. 더욱이, 반도체 기판(12)의 표면 위로 연장된 (도 2a 및 도 2b에 도시된) 물질들의 스택은 또한 이산화규소(40)로 충전된 트렌치에 의해 2의 방향으로 서로 분리된다.
기판(12)의 활성 영역들 위에 있는 구조물들 사이의 트렌치들 내에 이산화규소(40)를 증착하는 것과 함께, 이산화규소(40)의 일부가 질화규소(42)의 상면 상에 증착될 수 있다. 이어서, 평탄화 단계가 수행된다. 이는 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)의 사용으로 수행될 수 있으며, 트렌치 내 이산화규소(40)의 상면이 질화규소(42)의 상면과 높이가 같아질 때까지 이산화규소(40)가 제거된다. 결과적인 구조물이 도 3a 및 도 3b에 도시되어 있다.
이어서, 질화규소(42)의 층이 제거되어, 그 결과 도 4a 및 도 4b에 도시된 구조물이 된다. 질화규소(42)는 습식 에칭에 의해 제거될 수 있다.
이어서, 도 4a 및 도 4b에 도시된 구조물은, 제어 게이트(26a)의 제1 부분의 상면(50) 위의 그리고 인접하는 분리 트렌치 위의 이산화규소 물질(40)이 제거되는 에치 백(etch back) 단계를 거친다. 에치 백 단계는 RIE 에칭 공정과 같은 비등방성(anisotropic) 에칭 공정에 의해 수행될 수 있다. 에치 백은 폴리실리콘(26a)의 상면(50)이 노출될 때까지, 즉, 제어 게이트(26a)의 상면(50) 상의 이산화규소(40)전부 또는 사실상 전부가 제거될 때까지 지속된다. 결과적인 구조물이 도 5a 및 도 5b-1에 도시되어 있다. 초기에는 트렌치 영역 위의 이산화규소(40)의 "높이"가 제어 게이트(26a) 위에서보다 높기 때문에, 제어 게이트(26a)의 상면(50)이 노출되는 직후에, 트렌치 위의 이산화규소(40)의 높이는 제어 게이트(26a) 위에서보다 여전히 높을 것이다. 그러나, 원하는 경우, 이산화규소(40)에 대해서만 선택적일 수 있는 RIE 에칭 공정이 계속될 수 있다. 이 경우, 분리 영역 또는 트렌치 위의 이산화규소(40)는 계속 에칭되는 한편, 제어 게이트(26a)를 형성하는 폴리실리콘(26a)는 에칭되지 않고 남아 있을 것이다. 이러한 에칭 공정은 트렌치 위의 이산화규소(40)의 상면이 폴리실리콘(26a)의 상면(50)과 실질적으로 동일 평면이 될 때까지 계속될 수 있다. 결과적인 구조물이 도 5b-2에 도시되어 있다. 논의의 편의를 위하여, 도 5b-2에 도시된 구조물이 형성된다고 가정한다.
이어서, 폴리실리콘(26b)의 제2 층이 도 5b-2의 구조물 상에 형성된다. 이는 증착에 의해 대략 400 내지 1000 옹스트롬의 두께로 형성될 수 있다. 이어서, 다른 복합 물질(52)의 층이 폴리실리콘(26b)의 제2 층 상에 형성된다. 복합 물질(52)의 제2 층은 질화규소-이산화규소 및 질화규소(NON)일 수 있다. 복합 물질(52)의 제2 층은, 대략 1000 내지 2000 옹스트롬의 두께를 형성하면서, 증착에 의해 형성될 수 있다. 결과적인 구조물이 도 6a 및 도 6b에 도시되어 있다.
이어서, 도 6a 및 도 6b에 도시된 구조물은 이산화규소의 제1 층(30)에 도달할 때까지 화살표(2)에 의해 도시되는 방향으로 에칭된다. 그 결과, 독립되고 이격된 스택 게이트 구조물들이 형성되는데, 각각의 게이트 구조물은 화살표(2)에 의해 도시된 방향으로 제2 폴리실리콘(26b)에 의해 연결된다. 결과적인 구조물이, 도 7c에 도시된 본 발명의 구조물의 평면도의 A-A선 및 B-B선을 따라 각각 취해진 상호 직교하는 단면도들인, 도 7a 및 도 7b에 도시되어 있다.
상기 설명으로부터, 평탄화되고 자가 정렬되고 접속된 복수의 스택 게이트 구조물들이 본 발명의 방법에 의해 반도체 기판 상에 형성된다는 것을 알 수 있다.
Claims (21)
- 비휘발성 메모리 어레이에 사용하기 위한 스택 게이트 구조물(stack gate structure)로서,
평행하면서 이격된 복수의 활성 영역들을 가지며, 각각의 활성 영역은 제1 방향으로 축을 갖는 반도체 기판;
각각 활성 영역 위에 있으며, 각각이 상기 제1 방향에 수직인 제2 방향으로 연장된 복수의 스택 게이트 구조물; 및
상기 복수의 스택 게이트 구조물의 상면으로부터 상기 반도체 기판 내로 연장되며, 상기 복수의 활성 영역들과 상기 복수의 스택 게이트 구조물들을 정의하며, 제1 절연 물질로 충전되는 트렌치를 포함하며, 각각의 스택 게이트 구조물은,
상기 활성 영역 위의 제2 절연 물질;
상기 제2 절연 물질 위의 전하 보유 게이트(charge holding gate);
상기 전하 보유 게이트 위의 제3 절연 물질;
상기 제3 절연 물질 위의 제어 게이트의 제1 부분;
상기 제어 게이트의 상기 제1 부분의 상면 위의 그리고 상기 제어 게이트의 상기 제1 부분에 인접하면서 상기 제2 방향으로 연장된 상기 제1 절연 물질의 상면 위의 상기 제어 게이트의 제2 부분; 및
상기 제어 게이트의 상기 제2 부분 위의 제4 절연 물질을 포함하는 스택 게이트 구조물. - 제1항에 있어서,
상기 반도체 기판 내에 복수의 분리 영역들을 더 포함하고, 각각의 분리 영역은 한 쌍의 활성 영역들 사이에 있는 스택 게이트 구조물. - 제1항에 있어서,
상기 제1 절연 물질은 산화규소인 스택 게이트 구조물. - 제3항에 있어서,
상기 제2 절연 물질은 이산화규소인 스택 게이트 구조물. - 제1항에 있어서,
상기 전하 보유 게이트는 부동 게이트(floating gate)인 스택 게이트 구조물. - 제5항에 있어서,
상기 부동 게이트는 폴리실리콘으로 제조된 스택 게이트 구조물. - 제1항에 있어서,
상기 전하 보유 게이트는 전하 트래핑 층(charge trapping layer)인 스택 게이트 구조물. - 제7항에 있어서,
상기 전하 트래핑 층은 질화규소인 스택 게이트 구조물. - 제1항에 있어서,
상기 제3 절연 물질은 이산화규소, 질화규소, 및 이산화규소의 복합 절연체인 스택 게이트 구조물. - 제1항에 있어서,
상기 제어 게이트의 상기 제1 부분은 폴리실리콘이고 그리고 상기 제어 게이트의 상기 제1 부분에 인접한 상기 제1 절연 물질의 상면과 동일 평면인 상면을 갖는 스택 게이트 구조물. - 제10항에 있어서,
상기 제어 게이트의 상기 제2 부분은 폴리실리콘인 스택 게이트 구조물. - 제1항에 있어서,
상기 제4 절연 물질은 질화규소, 이산화규소 및 질화규소의 복합 절연 층인 스택 게이트 구조물. - 비휘발성 메모리 어레이에 사용하기 위한 복수의 연결된 스택 게이트 구조물을 형성하는 방법에 있어서,
반도체 기판 상에 제1 절연 층을 형성하고;
상기 제1 절연 층 상에 전하 보유 층을 형성하고;
상기 전하 보유 층 위에 제2 절연 층을 형성하고;
상기 제2 절연 층 위에 제1 폴리실리콘 층 - 상기 제1 폴리실리콘 층은 제1 상면을 가짐 - 을 형성하고;
상기 제1 폴리실리콘 층의 상기 제1 상면 위에 제3 절연 물질로 제3 절연 층을 형성하고;
상기 제3 절연 층 위에 제1 희생 층 - 상기 제1 희생 층은 제2 상면을 가짐 - 을 형성함으로써 스택 게이트 구조물을 형성하는 단계;
상기 스택 게이트 구조물을 상기 제2 상면으로부터 하향하여 상기 반도체 기판 내로, 이격되면서 평행한 복수의 영역들 - 각각의 영역은 제1 방향으로 연장됨 - 로 에칭하는 단계;
상기 에칭되어 이격된 영역들을 상기 제3 절연 물질로 충전하여, 상기 반도체 기판 내의 인접하는 활성 영역들 사이 및 인접하는 스택 게이트 구조물들 사이에 분리 영역들을 형성하는 단계;
상기 에칭되어 이격된 영역들 위의 상기 제3 절연 물질의 상면이 상기 제2 상면과 동일 평면이 되도록 상기 제3 절연 물질을 평탄화하는 단계;
상기 제1 희생 층을 제거하는 단계;
상기 제1 폴리실리콘 층의 상기 제1 상면에서 어떠한 제3 절연 물질도 제거되도록 상기 제3 절연 물질을 에칭하는 단계;
상기 제1 폴리실리콘 층 위에 그리고 상기 에칭되어 이격된 영역들 위의 상기 제3 절연 물질 위에 제2 폴리실리콘 층을 형성하고, 상기 복수의 이격된 스택 게이트 구조물들을 연결하는 단계;
상기 제2 폴리실리콘 층 위에 제4 절연 물질을 형성하는 단계; 및
결과적인 상기 구조물을 상기 제1 방향에 수직인 제2 방향으로 에칭하는 단계를 포함하는 방법. - 제13항에 있어서,
상기 제1 절연 층을 형성하는 제1 절연 물질과 상기 제3 절연 물질은 동일한 방법. - 제14항에 있어서,
상기 제3 절연 물질은 이산화규소인 방법. - 제13항에 있어서,
상기 제1 희생 층은 질화규소인 방법. - 제13항에 있어서,
상기 전하 보유 층은 폴리실리콘인 방법. - 제13항에 있어서,
상기 전하 보유 층은 전하 트래핑 층인 방법. - 제13항에 있어서,
상기 제3 절연 물질을 평탄화하는 단계는 CMP 공정인 방법. - 제13항에 있어서,
상기 제3 절연 층을 에칭하는 단계는 스택 게이트 구조물들 사이의 상기 제3 절연 물질을 에칭하여 상기 제1 폴리실리콘 층의 상기 제1 상면과 동일 평면이 되도록 하는 방법. - 제13항에 있어서,
상기 제3 절연 층을 에칭하는 단계는 스택 게이트 구조물들 사이의 상기 제3 절연 물질을 에칭하여 상기 제1 폴리실리콘 층의 상기 제1 상면 위에 있도록 하는 방법.
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