CN104246985B - 形成用于非易失性存储器阵列的叠层栅结构的方法 - Google Patents
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Links
- 230000015654 memory Effects 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 27
- 239000011810 insulating material Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 35
- 239000000377 silicon dioxide Substances 0.000 claims description 25
- 230000004888 barrier function Effects 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 239000012774 insulation material Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 description 11
- 238000007667 floating Methods 0.000 description 11
- 230000008021 deposition Effects 0.000 description 8
- 239000002131 composite material Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 241000790917 Dioxys <bee> Species 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
一种用于非易失性存储器阵列的叠层栅结构具有半导体衬底，所述半导体衬底具有多个基本上平行的间隔开的有源区。叠层栅结构在有源区上方形成，并且每一个包括：在每个叠层栅结构之间的在垂直于第一方向的第二方向上的第一绝缘材料，在所述有源区上方的第二绝缘材料，在所述第二绝缘材料上方的电荷维持栅极，在所述电荷维持栅极上方的第三绝缘材料，在所述第三绝缘材料上方的控制栅极的第一部分，所述控制栅极的第二部分在所述控制栅极的所述第一部分的顶部表面上方以及在与之相邻并沿所述第二方向延伸的所述第一绝缘材料的顶部表面上方，并且第四绝缘材料在所述控制栅极的所述第二部分上方。
Description
技术领域
本发明涉及用于非易失性存储器阵列的叠层栅结构的制作方法。
背景技术
在叠层栅结构中具有用于在其上储存电荷的浮栅或电荷俘获层的非易失性存储器单元在本领域中是熟知的。参见图1，其中示出了现有技术的非易失性存储器单元10的剖视图。存储器单元10包括第一导电型（诸如P型）的单晶衬底12。在衬底12的表面处或附近为第二导电型（诸如N型）的第一区域14。与第一区域14间隔开的是也具有第二导电型的第二区域16。在第一区域14与第二区域16之间为沟道区18。由多晶硅制成的字线20设置在沟道区18的第一部分上方。字线20通过绝缘层22（诸如（二）氧化硅）与沟道区18间隔开。紧邻字线20并与之间隔开的是浮栅24，其也由多晶硅制成，并设置在沟道区18的另一部分的上方。浮栅24通过通常也为（二）氧化硅的另一绝缘层30与沟道区18分开。也由多晶硅制成的耦合栅极26设置在浮栅24上方并通过另一绝缘层32与之绝缘。在浮栅24的另一侧上并与之间隔开的是也由多晶硅制成的擦除栅极28。擦除栅极28设置在第二区域16的上方并与之绝缘。擦除栅极28与耦合栅极26相邻并与之间隔开。擦除栅极28可略微突出在浮栅24之外。在存储器单元10的运行中，储存在浮栅24上的电荷控制第一区域14与第二区域16之间的电流的流动。如果浮栅24在其上带负电，则对存储器单元进行编程。如果浮栅24在其上带正电，则对存储器单元进行擦除。存储器单元10在USP 7,868,375中被完整地公开，该USP 7,868,375的公开内容全文以引用方式并入本文。
绝缘层30、浮栅24、另一绝缘层32和耦合栅极26形成叠层栅结构。叠层栅结构可用在许多非易失性存储器单元中：这些包括NAND型非易失性存储器，其包括一串串联连接的选择晶体管和叠层栅晶体管；NOR型非易失性存储器，其包括串联连接的选择晶体管和叠层栅晶体管（2-T单元）；NOR型非易失性存储器，其包括与叠层栅相邻设置的选择栅极（分裂栅极单元）；以及最后为NOR型非易失性存储器，其包括单个叠层栅晶体管（1-T单元）。
发明内容
本发明为用于非易失性存储器阵列的叠层栅结构。半导体衬底具有多个基本上平行的间隔开的有源区，其中每个有源区具有在第一方向上的轴。多个叠层栅结构位于衬底上，其中每个叠层栅结构在有源区上方，在每个叠层栅结构之间具有在垂直于第一方向的第二方向上的第一绝缘材料。每个叠层栅结构包含在有源区上方的第二绝缘材料，在第二绝缘材料上方的电荷维持栅极，在电荷维持栅极上方的第三绝缘材料，以及在第三绝缘材料上方的控制栅极的第一部分。控制栅极的第二部分在控制栅极的第一部分的顶部表面上方以及在与之相邻沿第二方向延伸的第一绝缘材料的顶部表面上方。第四绝缘材料在控制栅极的第二部分上方。
本发明还涉及制作前述结构的方法。具体地，根据本发明的一种形成用于非易失性存储器阵列的多个相连的叠层栅结构的方法，所述方法包括：通过以下方式形成叠层栅结构：在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成电荷维持层；在所述电荷维持层上方形成第二绝缘层；在所述第二绝缘层上方形成第一多晶硅层，其中所述第一多晶硅层具有第一顶部表面；在所述第一多晶硅层的所述第一顶部表面上方用第三绝缘材料形成第三绝缘层；在所述第三绝缘层上方形成第一牺牲层，其中所述第一牺牲层具有第二顶部表面；在多个间隔开的平行的区域中，以从所述第二顶部表面向下进入所述半导体衬底中的方式来蚀刻所述叠层栅结构，其中每个区域沿第一方向延伸；用所述第三绝缘材料填充蚀刻后的间隔开的区域，从而在所述半导体衬底中在相邻的有源区之间，以及在相邻的叠层栅结构之间形成隔离区；使所述第三绝缘材料平坦化以使得在所述蚀刻后的间隔开的区域上方的所述第三绝缘材料的所述顶部表面与所述第二顶部表面共平面；移除所述第一牺牲层；蚀刻所述第三绝缘材料以使得所述第一多晶硅层的所述第一顶部表面清除了任何第三绝缘材料；在所述第一多晶硅层上方以及在所述蚀刻后的间隔开的区域上方的所述第三绝缘材料上方形成第二多晶硅层，连接所述多个间隔开的叠层栅结构；在所述第二多晶硅层上方形成第四绝缘材料；以及在垂直于所述第一方向的第二方向上蚀刻所得的结构；其中蚀刻所述第三绝缘层的所述步骤将叠层栅结构之间的所述第三绝缘材料蚀刻成与所述第一多晶硅层的所述顶部表面共平面。优选地，所述第一绝缘材料和所述第三绝缘材料相同。所述第三绝缘材料为二氧化硅。所述第一牺牲层为氮化硅。所述电荷维持层为多晶硅。所述电荷维持层为电荷俘获层。使所述第三绝缘材料平坦化的所述步骤为CMP工艺。
附图说明
图1是具有叠层栅结构的现有技术的非易失性存储器单元的剖视图。
图2A是沿着图2C中的线A-A截取的剖视图，示出了在制作本发明的叠层栅结构的本发明方法中的第一步骤；图2B是沿着图2C中的线B-B截取的剖视图，示出了在制作本发明的叠层栅结构的本发明方法中的第一步骤；而图2C是使用本发明方法的第一步骤在半导体衬底上形成的结构的俯视图。
图3A是沿着图3C中的线A-A截取的剖视图，示出了在制作本发明的叠层栅结构的本发明方法中的接下来的步骤；图3B是沿着图3C中的线B-B截取的剖视图，示出了在制作本发明的叠层栅结构的本发明方法中的接下来的步骤；而图3C是在图2中所示的步骤之后使用本发明的方法在半导体衬底上形成的结构的俯视图。
图4A和图4B是沿着图3C的线A-A和B-B截取的剖视图，示出了在形成本发明的叠层栅结构中的接下来的步骤。
图5A和图5B-1或图5B-2是沿着图3C的线A-A和B-B截取的剖视图，示出了在形成本发明的叠层栅结构中的接下来的步骤。
图6A和图6B是沿着图3C的线A-A和B-B截取的剖视图，示出了在形成本发明的叠层栅结构中的接下来的步骤。
图7A和图7B是沿着图7C的线A-A和B-B截取的互相垂直的剖视图，示出了在形成本发明的叠层栅结构中的最终步骤。
具体实施方式
参见图2C，其中示出了根据本发明方法中的第一步骤加工的半导体衬底12的俯视图。图2A是沿着线A-A截取的剖视图，而图2B是沿着线B-B截取的剖视图，线B-B通常垂直于图2C的线A-A。由于本发明的方法将产生具有类似于图1中所示单元10的部件的本发明的结构，因此相似的部件将用相似的编号来指定。
半导体衬底12通常为P导电型。在半导体衬底12上形成厚度为约80-120埃的第一二氧化硅层30。这可以通过热氧化或沉积来实现。在第一二氧化硅层30上形成厚度约为200-500埃的第一多晶硅层24。这可以通过沉积来实现。第一多晶硅层24充当电荷维持层。第一多晶硅层24将最终充当浮栅。然而，在本发明的范围内的是，多晶硅层24可被作为电荷维持层的电荷捕获材料（诸如氮化硅）层替代。
在第一多晶硅层24上形成厚度为约100-200埃的第一复合绝缘材料层32。复合绝缘材料层32可以为二氧化硅、氮化硅和二氧化硅。或者，复合绝缘材料层32可以为任何绝缘材料，包括但不限于二氧化硅和/或氮化硅。复合绝缘材料层32可通过沉积而形成，或通过沉积和氧化的组合而形成。
在复合绝缘材料32上形成厚度为约200-400埃的第二多晶硅层26a。第二多晶硅层26a最终形成控制栅极26的第一部分。第二多晶硅层26a可通过沉积而形成。第二多晶硅层26a具有顶部表面50。
在第二多晶硅层26a的顶部表面50上形成另一绝缘材料层40（诸如二氧化硅）。绝缘材料40具有约100-400埃的厚度并可通过沉积而形成。
然后在绝缘材料层40上形成氮化硅层42。如将看出的那样，氮化硅层42为牺牲层。其可以具有约500-1000埃的厚度并可以通过沉积而形成。由于其为牺牲层，因此也可以由（一种或多种）其他材料制成。所得的结构在图2A和2B中示出。
使图2A和2B中所示的结构经受蚀刻步骤，在该步骤中将多个基本上平行的、间隔开的区域蚀刻进结构中并蚀刻进半导体衬底12中，如图3C中所示。然后将蚀刻后的区域用诸如二氧化硅的绝缘材料40填充。因此，图2A和2B中所示的材料的堆叠设置在未被蚀刻并形成有源区且沿箭头1所示的方向延伸的半导体衬底12中的每个区域上方。衬底12中的有源区通过填充有二氧化硅40的半导体衬底12中的沟槽彼此隔开。相邻的有源区沿箭头2所示的方向通过有源区之间的衬底12中的沟槽中的二氧化硅40彼此分开。此外，延伸到半导体衬底12的表面之上，材料的堆叠（图2A和2B中所示）也沿2的方向通过填充有二氧化硅40的沟槽彼此分开。
通过在衬底12的有源区上方的结构之间的沟槽中沉积二氧化硅40，一些二氧化硅40可沉积在氮化硅42的顶部表面上。然后执行平坦化步骤。这可以例如通过使用CMP（化学机械抛光）来实现，并且将二氧化硅40移除直到沟槽中的二氧化硅40的顶部表面与氮化硅42的顶部表面在同一水平上。所得的结构在图3A和3B中示出。
然后移除氮化硅层42，从而得到图4A和4B中所示的结构。氮化硅42可通过湿法蚀刻移除。
然后使图4A和4B中所示的结构经受回蚀步骤，其中将控制栅极26a的第一部分的顶部表面50上方以及在相邻的隔离沟槽上方的二氧化硅材料40移除。回蚀步骤可通过各向异性蚀刻工艺（诸如RIE蚀刻工艺）实现。回蚀持续直到暴露出多晶硅26a的顶部表面50，即，移除控制栅极26a的顶部表面50上的所有或基本上所有二氧化硅40。所得的结构在图5A和5B-1中示出。由于最初在沟槽区域上方的二氧化硅40的“高度”高于控制栅极26a上方，因此刚刚暴露出控制栅极26a的顶部表面50后，在沟槽上方的二氧化硅40的高度仍将高于在控制栅极26a上方的高度。然而，如果需要，可继续进行仅对二氧化硅40具有选择性的RIE蚀刻工艺。在此情况下，形成控制栅极26a的多晶硅26a将保持不受蚀刻，而在隔离区或沟槽上方的二氧化硅40将继续被蚀刻。该蚀刻工艺可持续直到在沟槽上方的二氧化硅40的顶部表面基本上与多晶硅26a的顶部表面50共平面。所得的结构在图5B-2中示出。为了便于讨论，应当假定，形成了在图5B-2中所示的结构。
然后在图5B-2的结构上形成第二多晶硅层26b。这可以通过沉积而形成到约400-1000埃的厚度。然后在第二多晶硅层26b上形成另一复合材料层52。第二复合材料层52可以为氮化硅-二氧化硅和氮化硅(NON)。第二复合材料层52可通过沉积而形成，从而形成约1000-2000埃的厚度。所得的结构在图6A和6B中示出。
然后使图6A和6B中所示的结构经受箭头2所示方向上的蚀刻，直到到达第一二氧化硅层30。因此，形成独立式、间隔开的叠层栅结构，而每个栅极结构沿箭头2所示的方向通过第二多晶硅26b连接。所得的结构在图7A和7B中示出，这两幅图分别为沿着图7C中所示的本发明结构的俯视图的线A-A和B-B截取的互相垂直的剖视图。
通过以上内容，可以看出，通过本发明的方法在半导体衬底上形成了平坦化的、自对准的、相连的多个叠层栅结构。
Claims (7)
1.一种形成用于非易失性存储器阵列的多个相连的叠层栅结构的方法，所述方法包括：
通过以下方式形成叠层栅结构：
在半导体衬底上形成第一绝缘层；
在所述第一绝缘层上形成电荷维持层；
在所述电荷维持层上方形成第二绝缘层；
在所述第二绝缘层上方形成第一多晶硅层，其中所述第一多晶硅层具有第一顶部表面；
在所述第一多晶硅层的所述第一顶部表面上方用第三绝缘材料形成第三绝缘层；
在所述第三绝缘层上方形成第一牺牲层，其中所述第一牺牲层具有第二顶部表面；
在多个间隔开的平行的区域中，以从所述第二顶部表面向下进入所述半导体衬底中的方式来蚀刻所述叠层栅结构，其中每个区域沿第一方向延伸；
用所述第三绝缘材料填充蚀刻后的间隔开的区域，从而在所述半导体衬底中在相邻的有源区之间，以及在相邻的叠层栅结构之间形成隔离区；
使所述第三绝缘材料平坦化以使得在所述蚀刻后的间隔开的区域上方的所述第三绝缘材料的所述顶部表面与所述第二顶部表面共平面；
移除所述第一牺牲层；
蚀刻所述第三绝缘材料以使得所述第一多晶硅层的所述第一顶部表面清除了任何第三绝缘材料；
在所述第一多晶硅层上方以及在所述蚀刻后的间隔开的区域上方的所述第三绝缘材料上方形成第二多晶硅层，连接所述多个间隔开的叠层栅结构；
在所述第二多晶硅层上方形成第四绝缘材料；以及
在垂直于所述第一方向的第二方向上蚀刻所得的结构；
其中蚀刻所述第三绝缘层的所述步骤将叠层栅结构之间的所述第三绝缘材料蚀刻成与所述第一多晶硅层的所述顶部表面共平面。
2.根据权利要求1所述的方法，其中所述第一绝缘材料和所述第三绝缘材料相同。
3.根据权利要求2所述的方法，其中所述第三绝缘材料为二氧化硅。
4.根据权利要求1所述的方法，其中所述第一牺牲层为氮化硅。
5.根据权利要求1所述的方法，其中所述电荷维持层为多晶硅。
6.根据权利要求1所述的方法，其中所述电荷维持层为电荷俘获层。
7.根据权利要求1所述的方法，其中使所述第三绝缘材料平坦化的所述步骤为CMP工艺。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/414,400 US9330922B2 (en) | 2012-03-07 | 2012-03-07 | Self-aligned stack gate structure for use in a non-volatile memory array and a method of forming such structure |
| US13/414,400 | 2012-03-07 | ||
| US13/414400 | 2012-03-07 | ||
| PCT/US2013/024288 WO2013133919A1 (en) | 2012-03-07 | 2013-02-01 | Self-aligned stack gate structure for use in a non-volatile memory array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104246985A CN104246985A (zh) | 2014-12-24 |
| CN104246985B true CN104246985B (zh) | 2017-05-24 |
Family
ID=49113312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201380022225.0A Active CN104246985B (zh) | 2012-03-07 | 2013-02-01 | 形成用于非易失性存储器阵列的叠层栅结构的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US9330922B2 (zh) |
| EP (1) | EP2823506B1 (zh) |
| JP (1) | JP6113200B2 (zh) |
| KR (1) | KR101541677B1 (zh) |
| CN (1) | CN104246985B (zh) |
| TW (1) | TWI559505B (zh) |
| WO (1) | WO2013133919A1 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136360B1 (en) | 2014-06-06 | 2015-09-15 | Freescale Semiconductor, Inc. | Methods and structures for charge storage isolation in split-gate memory arrays |
| TWI594420B (zh) * | 2015-01-13 | 2017-08-01 | Xinnova Tech Ltd | Non-volatile memory components and methods of making the same |
| TWI606551B (zh) * | 2015-02-16 | 2017-11-21 | Xinnova Tech Ltd | Non-volatile memory device method |
| CN107305892B (zh) | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
| US11164881B2 (en) * | 2018-09-11 | 2021-11-02 | Globalfoundries Singapore Pte. Ltd. | Transistor device, memory arrays, and methods of forming the same |
| CN110931500B (zh) * | 2019-10-25 | 2023-09-05 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6746918B2 (en) * | 2002-05-30 | 2004-06-08 | Silicon Based Technology Corp. | Methods of fabbricating a stack-gate non-volatile memory device and its contactless memory arrays |
| CN101399291A (zh) * | 2007-09-26 | 2009-04-01 | 株式会社东芝 | 非易失性半导体存储器件 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6689658B2 (en) | 2002-01-28 | 2004-02-10 | Silicon Based Technology Corp. | Methods of fabricating a stack-gate flash memory array |
| KR100520846B1 (ko) * | 2004-05-11 | 2005-10-12 | 삼성전자주식회사 | 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법 |
| TWI233691B (en) | 2004-05-12 | 2005-06-01 | Powerchip Semiconductor Corp | Nonvolatile memory, nonvolatile memory array and manufacturing method thereof |
| JP4620437B2 (ja) | 2004-12-02 | 2011-01-26 | 三菱電機株式会社 | 半導体装置 |
| TWI277179B (en) * | 2005-09-08 | 2007-03-21 | Ememory Technology Inc | Non-volatile memory device |
| KR100833444B1 (ko) * | 2006-03-28 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100823704B1 (ko) | 2006-10-20 | 2008-04-21 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조 방법 |
| JP2008192991A (ja) * | 2007-02-07 | 2008-08-21 | Toshiba Corp | 半導体装置 |
| JP2008211022A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US7714377B2 (en) | 2007-04-19 | 2010-05-11 | Qimonda Ag | Integrated circuits and methods of manufacturing thereof |
| US20090039410A1 (en) | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| FR2917533A1 (fr) | 2007-11-14 | 2008-12-19 | Commissariat Energie Atomique | Substrat a couche de stockage de charges electriques enterree et procede de realisation |
| US8008707B2 (en) | 2007-12-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| JP2009283827A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
2012
- 2012-03-07 US US13/414,400 patent/US9330922B2/en active Active
-
2013
- 2013-02-01 EP EP13757434.9A patent/EP2823506B1/en active Active
- 2013-02-01 WO PCT/US2013/024288 patent/WO2013133919A1/en active Application Filing
- 2013-02-01 KR KR1020147028236A patent/KR101541677B1/ko active IP Right Grant
- 2013-02-01 JP JP2014560917A patent/JP6113200B2/ja active Active
- 2013-02-01 CN CN201380022225.0A patent/CN104246985B/zh active Active
- 2013-02-08 TW TW102105246A patent/TWI559505B/zh active
-
2016
- 2016-04-05 US US15/091,202 patent/US9570581B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6746918B2 (en) * | 2002-05-30 | 2004-06-08 | Silicon Based Technology Corp. | Methods of fabbricating a stack-gate non-volatile memory device and its contactless memory arrays |
| CN101399291A (zh) * | 2007-09-26 | 2009-04-01 | 株式会社东芝 | 非易失性半导体存储器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013133919A1 (en) | 2013-09-12 |
| TW201351618A (zh) | 2013-12-16 |
| KR20140144206A (ko) | 2014-12-18 |
| US20130234223A1 (en) | 2013-09-12 |
| TWI559505B (zh) | 2016-11-21 |
| US9330922B2 (en) | 2016-05-03 |
| EP2823506A4 (en) | 2015-11-04 |
| EP2823506A1 (en) | 2015-01-14 |
| JP2015513221A (ja) | 2015-04-30 |
| EP2823506B1 (en) | 2018-01-10 |
| CN104246985A (zh) | 2014-12-24 |
| US20160225878A1 (en) | 2016-08-04 |
| US9570581B2 (en) | 2017-02-14 |
| KR101541677B1 (ko) | 2015-08-03 |
| JP6113200B2 (ja) | 2017-04-12 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |