TWI396251B - 用於改善半導體裝置中之平台寬度之系統及方法 - Google Patents
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Description
本發明大體上係關於半導體製造，且尤係關於記憶體裝置的製造。
傳統半導體快閃(flash)或區塊抹除(block erase)電可抹除可程式化唯讀記憶體(快閃EEPROM)裝置係包括能被單獨程式化及讀取之單元的陣列。藉由省略能使該單元單獨被抹除的電晶體(亦即選擇電晶體)，各單元及因此製造之該記憶體裝置能製得較小。結果，一群該單元係能以區塊方式一起被抹除。
此類快閃記憶體裝置可包括個別的記憶體單元，該記憶體單元之特徵在於由穿隧氧化物(tunnel oxide)(例如SiO2
)、在該穿隧氧化物上的多晶矽浮動閘極、在該浮動閘極上的中間介電層(interlayer dieclectric)及在該中間介電層上的控制閘極垂直堆疊而成。該垂直堆疊可形成於多晶矽基板上。該基板可包括位於該垂直堆疊下方的通道區域及在該通道區域相對兩邊的源極和汲極。可施加各種電壓在該單元元件以二進位的1或0程式化該單元、以區塊方式抹除該單元全部或某些部分、讀取該單元、驗證該單元被抹除或驗證該單元沒有被過度抹除(over－erased)。
另一類型的記憶體單元結構之特徵在於由絕緣穿隧氧化物層、電荷捕捉(charge trapping)氮化物層、絕緣頂部氧化層及多晶矽控制閘極，全部位在多晶矽基板頂部垂直堆疊而成。此種矽通道區域、穿隧氧化物、氮化物、頂部氧化物及多晶矽控制閘極的特殊結構通常稱為SONOS(矽－氧化物－氮化物－氧化物－矽)裝置。
快閃記憶體裝置的記憶體單元典型地連接在陣列的行與列，其中列裡面該等單元的控制閘極係連接至個別的字元線，而行裡面該等單元的汲極係連接至個別的位元線。欲有效且可靠地操作，各單元係有效地與鄰近單元隔離。
由於此類記憶體裝置尺寸已縮小，隔離技術也由傳統的矽局部氧化(local oxidation of silicon,LOCOS)隔離技術變為淺溝隔離(shallow trench isolation,STI)。製造STI結構時，係在該基板相鄰單元之主動區域間產生溝槽。該溝槽係填入場氧化物(field oxide,FOX)材料能彼此隔離相鄰的單元。過程中，該FOX材料可在相鄰的隔離區域間形成升起的表面或平台(相對於該基板)。此平台可稱為“平台(mesa)”可形成該快閃記憶體裝置的各記憶體單元。不幸地，傳統的STI製造技術無法提供適合的平台寬度。因此，需要改善的結構及製造技術以最佳化快閃記憶體裝置的效能。
在符合本發明之原理的實施例中，提供一種形成記憶體裝置的方法。該方法包括在基板之上形成氮化物層；蝕刻該氮化物層及該基板以形成溝槽；修整在該溝槽之相對兩邊上的該氮化物層以加寬在該氮化物層內之該溝槽；以及在該溝槽中填入氧化物材料。
在符合本發明之原理的另一實施例中，提供一種記憶體裝置。該記憶體裝置包括具有至少一個隔離溝槽形成於其中的基板；形成在該基板之上的穿隧氧化物；形成於該溝槽中並具有在該穿隧氧化物之上表面上方延伸的部分的氧化物材料，其中在該基板之上表面上方延伸的部分形成具有至少35奈米(nm)寬度的平台；形成於該穿隧氧化物之上的浮動閘極(floating gate)；以及形成於該浮動閘極之上的控制閘極。
在符合本發明之原理的又一實施例中，提供一種形成半導體裝置的方法。該方法包括在基板之上形成第一氧化物層；在該第一氧化物層之上沉積氮化物層；在該氮化物層之上圖案化光阻材料以形成溝槽遮罩；在該基板、該第一氧化物層及該氮化物層內蝕刻至少一個隔離溝槽；移除該溝槽遮罩；移除相鄰於該至少一個隔離溝槽之側壁的至少部份該氮化物層，以加寬在該氮化物層中之該隔離溝槽；形成第二氧化物層在該至少一個隔離溝槽中；在該至少一個隔離溝槽中填入第三氧化物材料；以及移除該氮化物層以從該第三氧化物材料形成在各個該至少一個隔離溝槽上方延伸的至少一個平台。
以下為參照隨附圖式詳述合乎本發明之原理的實施例。不同圖式中相同的參考符號係指相同或相似的元件。並且，本發明將不以下列詳述為限。本發明之範疇係由隨附之申請專利範圍及其等效所定義。
合乎本發明原理之實施例係提供具有改善場氧化物平台寬度的非揮發性記憶體裝置，例如快閃電可抹除可程式化唯讀記憶體(EEPROM)裝置。第1圖係說明根據本發明之實施例形成之快閃EEPROM 100的例示組態。快閃記憶體100可包括複數個記憶體單元102，以矩形矩陣或行與列陣列設置；複數條與各行關聯的位元線(BL)；複數條與各列關聯的字元線(WL)；位元線驅動器104；字元線驅動器106；電源108及控制器110。
假設EEPROM 100有n行及m列，該位元線可指定為BL0
至BLn
而該字元線可指定為WL0
至WLm
。因此，會有n＋1條位元線及m＋1條字元線。位元線驅動器104係施加適當電壓至位元線。相似地，字元線驅動器106係施加適當電壓至字元線。在控制器110(其可包括晶載(on－chip)邏輯電路)的控制之下，可藉由電源108產生電壓施加至驅動器104及106。控制器110亦可控制驅動器104及106對該記憶體單元單獨地或共同地定址。
記憶體單元102係位在字元線與位元線的各接合點。在一個實施例中，各單元102包括具有形成於半導體基板之源極和汲極區域的金屬氧化物半導體(MOS)場效電晶體(FET)、浮動閘極及藉由閘極間介電層(intergate dielectric)與該浮動閘極分離的控制閘極。關於形成單元102之額外細節將在下面關於第2圖至第25圖中敘述。應了解到，快閃EEPROM之該單元與傳統FET不同處係在於快閃EEPROM包括在該控制閘極與該源極和汲極區域所形成的該半導體基板之間，所設置的該浮動閘極及穿隧氧化物層。
如第1圖所示之單元102可以符號Ti , j
標記，其中j為列(字元線)數而i為行(位元線)數。單元102之該控制閘極係連接至個別的字元線，而單元102之該汲極係連接至個別的位元線如圖所示。所有該單元之該源極係連接至電源108。
除了核心記憶體陣列之外，如上所述，快閃記憶體裝置亦可包括週邊微控制器電路形成於相鄰於該核心記憶體陣列之該快閃記憶體裝置的部分。在該週邊電路可使用許多高壓電晶體以產生程式化/抹除該核心記憶體陣列所需之電壓。
第2A圖至第2B圖係說明合乎本發明原理之實施例而形成半導體記憶體裝置的例示製程。在一個實施例中，該半導體記憶體裝置包括快閃記憶體裝置之記憶體單元陣列，例如第1圖所示。第3圖至第19圖係說明根據第2A圖至第2B圖所述之該製程製造半導體記憶體裝置的例示概圖。
參照第2A圖及第3圖，製程係從含有層310、320、330的半導體裝置300開始。在例示實施例中，層310可包括半導體裝置300之基板並可包括矽、鍺、矽鍺或其他半導體材料。在另一實施例中，層310可為形成於半導體裝置300之基板之表面上方一些層的傳導層或介電層。
層320可為以傳統方式形成於層310的阻擋用氧化物(barrier oxide)(步驟205)。在例示實施例中，阻擋用氧化物層320可包括氧化物，例如氧化矽(例如SiO2
)，並具有厚度從大約50埃()至大約350埃。在合乎本發明原理之一個實施例中，形成層320的適合方法為將層310經過溫度大約750℃至950℃的熱氧化製程(theraml oxidation process)。另一種選擇是，使用以溫度大約400℃至800℃執行的低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)製程沉積阻擋用氧化物層320。層330可為以傳統方式形成於層320的氮化物層以作為後續蝕刻製程的保護罩(步驟2l0)。在例示實施例中，氮化物層330可包括氮化物，例如氮化矽(例如Si3
N4
)，並可具有厚度大約1000埃至大約1700埃範圍。在合乎本發明原理之一個實施例中，化學氣相沉積(chemical vapor deposition,CVD)製程可為形成層330的適合方法，而其他適合的沉積技術亦可採用。
光阻材料可經過圖案化及蝕刻以形成核心溝槽遮罩410在層330之頂面，如第4圖所示(步驟215)。核心溝槽遮罩410可用以定義後續形成的記憶體裝置之主動區域，並指出半導體裝置300中形成核心隔離區域時不會被蝕刻的區域。然後，半導體裝置300經過蝕刻，如第5圖所示，以移除部份基板310、阻擋用氧化物層320及氮化物層330而形成核心淺溝槽510(步驟220)。該蝕刻亦可稱為淺溝槽隔離(STI)蝕刻。在合乎本發明原理之一實施例中，溝槽510可形成以包括從氮化物層330之上表面向內傾斜的斜側壁520。然後，移除(或清洗)核心溝槽遮罩410，如第6圖所示(步驟225)。在一個例示實施例中，氮化物層330中之溝槽側壁520係被分離約0.075微米。
在合乎本發明原理之一個實施例中，一旦移除遮罩410後，部分相鄰於核心溝槽側壁520的氮化物層330可經過修整或移除，如第7圖所示(步驟230)。在例示實施例中，氮化物層330可被修整為距離溝槽側壁520 100埃至350埃。根據上述之實施例，此類修整可導致氮化物層溝槽分離約0.109微米。在合乎本發明原理之一個實施例中，修整氮化物層330的合適方法可為能限制僅蝕刻預定數量之氮化物材料的熱磷酸蝕刻。其他合適的修整或蝕刻製程亦能以合乎本發明原理之方式採用。在氮化物層經過修整後，光阻材料可經過圖案化及蝕刻以形成週邊溝槽遮罩810在層330之頂面，如第8圖所示(步驟235)。如同核心溝槽遮罩410，週邊溝槽遮罩810可用以定義後續形成的記憶體裝置之主動區域，並指出半導體裝置300形成核心隔離區域時不會被蝕刻的區域。然後，半導體裝置300經過蝕刻，如第9圖所示，以移除部份基板310、阻擋用氧化物層320及氮化物層330而形成具有側壁920的週邊淺溝槽910(步驟240)。然後，移除(或清洗)週邊溝槽遮罩810，如第10圖所示(步驟245)。襯層氧化物層1110係分別形成於溝槽510及910之側壁520及920，如第11圖所示(步驟250)。在一個例示實施例中，襯層氧化物層1110包括氧化物，例如氧化矽(例如SiO2
)，並可具有厚度大約50埃至大約500埃範圍。在合乎本發明原理之一個實施例中，形成層1110的適合方法為將層310經過溫度大約950℃至1100℃的熱氧化製程。
場氧化物(FOX)材料1210可形成於半導體裝置300，如第12圖所示(步驟255)。在合乎本發明原理之一個實施例中，可藉由高密度電漿化學氣相沉積(high density blasma chemical vapor deposition,HDP CVD)製程形成FOX層1210，而其他適合的沉積技術亦可採用。根據本發明之原理，修整氮化物層330以隔離核心溝槽510之側壁520一距離，導致FOX層1210在溝槽510頂部具有增加寬度，進而改善半導體300之效能。
FOX層1210然後可使用，例如化學機械研磨(chemical mechanical polishing,CMP)製程進行平坦化以形成與氮化物層330之頂面對齊之平坦頂面，如第13圖所示(步驟260)。然後剝離氮化物層330，如第14圖所示(步驟265)。在一個例示實施例中，剝離氮化物層330的合適方法可為能限制僅蝕刻氮化物材料的熱磷酸蝕刻。藉由剝離氮化物層330，部分FOX層1210則繼續存在延伸於溝槽510及910之頂端之上。此部分亦稱為平台，其中核心平台1410係形成於核心溝槽510上方而週邊平台1420係形成於週邊溝槽910上方。然後，阻擋用氧化物層320可經由清洗製程而被剝離，如第15圖所示(步驟270)。在該清洗製程期間，部分FOX層1210可被移除以利於縮減平台1410及1420之寬度。然後，在基板310上形成可犧牲的氧化物層1610，如第16圖所示(步驟275)。然後氧化物層1610可被剝離或清洗，如第17圖所示(步驟280)。如同步驟270之該清洗製程，步驟28之該清洗製程亦縮減平台1410及1420之整體寬度。在合乎本發明原理之一個實施例中，由於步驟230之該氮化物修整，平台1410係具有至少35奈米的最後完成寬度。
介電層1810係以傳統方式形成於層310，如第18圖所示(步驟285)。在例示實施例中，介電層1810可包括氧化物，例如氧化矽(例如SiO2
)，並可具有厚度大約50埃至大約110埃範圍。介電層1810可作為後續形成之半導體裝置300之記憶體單元的穿隧氧化物層。在合乎本發明原理之一個實施例中，形成層1810的適合方法為將層310經過溫度950℃至1100℃的熱氧化製程。
層1910可以傳統方式形成於層1810及平台1410及1420上，並可包括材料如多晶矽或氮化矽，如第19圖所示(步驟290)。合乎本發明之原理，層1910係可作為半導體裝置300之電荷儲存或浮動閘極層，並可具有厚度大約400埃至大約900埃範圍。在浮動閘極形成後，可執行適合的額外步驟以生產半導體裝置300。例如，閘極間介電層、至少一個控制閘極及源極/汲極區域可形成於半導體裝置300。關於此類製程之細節係屬該技術領域之範疇，在此將不詳加敘述。第20圖係說明合乎本發明原理之第二實施例而形成半導體記憶體裝置之例示製程。該半導體記憶體裝置包括快閃記憶體裝置之記憶體單元陣列，例如第1圖所示。第21圖係說明根據第20圖所述之該製程製造半導體記憶體裝置的例示概圖。製程係從含有如所述實質形成之基板2110、可犧牲的阻擋用氧化物層2120(步驟2005)及氮化物層2130(步驟2010)的半導體裝置2100開始，相對於第2A圖及第3圖。
光阻材料可經過圖案化及蝕刻以形成核心溝槽遮罩在層2130之頂面(步驟2015)。然後，半導體裝置2100可經過蝕刻以移除部份基板2110、阻擋用氧化物層2120及氮化物層2l30而形成具有側壁2150的核心淺溝槽2140(步驟2020)。然後，移除(或清洗)核心溝槽遮罩(步驟2025)。
根據合乎本發明原理之一個實施例，一旦該核心溝槽遮罩被移除後，光阻材料可經過圖案化及蝕刻以形成週邊溝槽遮罩在層2130之頂面(步驟2030)。然後，半導體裝置2100經過蝕刻，如第21圖所示，以移除部份基板2110、阻擋用氧化物層2120及氮化物層2130而形成具有側壁2170的週邊淺溝槽2160(步驟2040)。然後，移除(或清洗)週邊溝槽遮罩(步驟2040)。
形成核心與週邊溝槽後，部分相鄰於該核心與週邊溝槽側壁2150及2170的氮化物層2130可經過修整或移除，如第21圖所示(步驟2045)。在例示實施例中，氮化物層2130可修整為距離溝槽側壁2150及2170約100埃至350埃。在合乎本發明原理之一個實施例中，修整氮化物層2130的合適方法可為能限制僅蝕刻預定數量之氮化物材料的熱磷酸蝕刻。其他合適的修整或蝕刻製程亦能以合乎本發明原理之方式採用。
襯層氧化物層2180係分別形成於溝槽2140及2160之側壁2150及2170，如第21圖所示(步驟2050)。在一個例示實施例中，襯層氧化物層2180可包括氧化物，例如氧化矽(例如SiO2
)，並可具有厚度大約50埃至大約350埃範圍。然後該半導體製程可繼續進行至步驟255，如第2B圖所示繼續製造裝置。
第22圖係說明合乎本發明原理之第三實施例而形成半導體記憶體裝置之例示製程。該半導體記憶體裝置包括快閃記憶體裝置之記憶體單元陣列，例如第1圖所示。第23圖係說明根據第22圖所述之該製程製造半導體記憶體裝置的例示概圖。
製程係從含有如所述實質形成之基板2310、可犧牲的阻擋用氧化物層2320(步驟2205)及氮化物層2330(步驟2210)的半導體裝置2300開始，相對於第2A圖及第3圖。
光阻材料可經過圖案化及蝕刻以形成核心溝槽遮罩在層2330之頂面(步驟2215)。然後，半導體裝置2300經過蝕刻以移除部份基板2310、阻擋用氧化物層2320及氮化物層2330而形成具有側壁2350的核心淺溝槽2340(步驟2220)。然後，移除(或清洗)核心溝槽遮罩(步驟2225)。
根據合乎本發明原理之一個實施例，一旦該核心溝槽遮罩被移除後，部分相鄰於該核心溝槽側壁2350的氮化物層2330可經過修整或移除，如第23圖所示(步驟2230)。在例示實施例中，氮化物層2330可被修為距離溝槽側壁2350約100埃至350埃。在合乎本發明原理之一個實施例中，修整氮化物層2330的合適方法可為能限制僅蝕刻預定數量之氮化物材料的熱磷酸蝕刻。其他合適的修整或蝕刻製程亦能以合乎本發明原理之方式採用。
在修整氮化物後，第一襯層氧化物2360係形成於溝槽2340上(步驟2235)。在一例示實施例中，第一襯層氧化物層2360可包括氧化物，例如氧化矽(例如SiO2
)，並可具有厚度大約50埃至大約500埃範圍。
光阻材料可經過圖案化及蝕刻以形成週邊溝槽遮罩在層2330之頂面(步驟2240)。然後，半導體裝置2300可經過蝕刻，如第23圖所示，以移除部份基板2310、阻擋用氧化物層2320及氮化物層2330而形成具有側壁2380的週邊淺溝槽2370(步驟2245)。然後，移除(或清洗)週邊溝槽遮罩(步驟2250)。第二襯層氧化物層2390係分別形成於溝槽2340及2370之側壁2350及2380，如第23圖所示(步驟2255)。在一個例示實施例中，第二襯層氧化物層2390可包括氧化物，例如氧化矽(例如SiO2
)，並具有厚度大約50埃至大約500埃範圍。然後該半導體製程可繼續進行至步驟255，如第2B圖所示繼續製造裝置。
第24圖係說明合乎本發明原理之第四實施例而形成半導體記憶體裝置之例示製程。該半導體記憶體裝置包括快閃記憶體裝置之記憶體單元陣列，例如第1圖所示。第25圖係說明根據第24圖所述之該製程製造半導體記憶體裝置的例示概圖。
製程係從含有如所述實質形成之基板2510、可犧牲的阻擋用氧化物層2520(步驟2405)及氮化物層2530(步驟2410)的半導體裝置2500開始，相對於第2A圖及第3圖。
光阻材料可經過圖案化及蝕刻以形成核心溝槽遮罩在層2530之頂面(步驟2415)。然後，半導體裝置2500經過蝕刻以移除部份基板2510、阻擋用氧化物層2520及氮化物層2530而形成具有側壁2550的核心淺溝槽2540(步驟2420)。然後，移除(或清洗)核心溝槽遮罩(步驟2425)。
第一襯層氧化物2560係形成於溝槽2540(步驟2430)。在一個例示實施例中，第一襯層氧化物層2560可包括氧化物，例如氧化矽(例如SiO2
)，並可具有厚度約50埃至約500埃範圍。
光阻材料可經過圖案化及蝕刻以形成週邊溝槽遮罩在層2530之頂面(步驟2435)。然後，半導體裝置2500經過蝕刻，如第25圖所示，以移除部份基板2510、阻擋用氧化物層2520及氮化物層2530而形成具有側壁2580的週邊淺溝槽2570(步驟2440)。然後，移除(或清洗)週邊溝槽遮罩(步驟2445)。根據合乎本發明原理之一個實施例，一旦該核心和週邊溝槽形成後，部分相鄰於該核心溝槽側壁2550及週邊溝槽側壁2580的氮化物層2530可經過修整或移除，如第25圖所示(步驟2450)。在例示實施例中，氮化物層2530可被修為距離溝槽側壁2550及2580約100埃至350埃。在合乎本發明原理之一個實施例中，修整氮化物層2530的合適方法可為能限制僅蝕刻預定數量之氮化物材料的熱磷酸蝕刻。其他合適的修整或蝕刻製程亦能以合乎本發明原理之方式採用。
在修整氮化物後，第二襯層氧化物層2590可分別形成於溝槽2540及2570之側壁2550及2580，如第25圖所示(步驟2455)。在一個例示實施例中，第二襯層氧化物層2590可包括氧化物，例如氧化矽(例如SiO2
)，並可具有厚度約50埃至約500埃範圍。然後該半導體裝置製程可繼續進行至步驟255，如第2B圖所示繼續製造裝置。
如說明，係提供一種具有一些各含有穿隧氧化物層及形成於穿隧氧化物層及一些場氧化物平台上方之浮動閘極之記憶體單元的半導體裝置。在形成該場氧化物平台前藉由修整先前的氮化物層，可獲得最大的該場氧化物平台之最後寬度，由此有利地增進該半導體裝置之效能。
本發明之前述例示實施例係提供圖解及說明，並非意於限制本發明為所揭露之特定形式。鑒於上述教導，經由實施本發明而作出修改及改變係為可能。例如，在上列敘述中，提出許多特定細節，例如特定材料、結構、化學成分、製程等，係意於提供本發明之完整了解。然而，亦可實施合乎本發明之實施例而不需憑藉在此提出之特定細節。在其他實例中，並未詳述已知的製程結構，係用以避免不必要地模糊本發明之要點。在實施本發明時，係可採用傳統的沉積、光學微影及蝕刻技術，而此類技術之細節在此便不詳加敘述。
關於第2、20、22及24圖所述之一連串的步驟，在其他合乎本發明之實施例中這些步驟的順序係可改變。此外，非相依性的步驟係可平行實施。
在本申請案之敘述中，沒有任何元件、動作或指示應被視為本發明中關鍵或必要的，除非有明確描述者。而且，在對應原文說明書中所用之冠詞“a”係包含一個或多個項目。如指僅有一個時，係使用“one”或相似表示法。再者，“基於(based on)”係指“至少部分上基於”，除非有明確描述者。
100．．．記憶體裝置(EEPROM)
102．．．記憶體單元
104．．．位元線驅動器
106．．．字元線驅動器
108．．．電源
110．．．控制器
205、210、215、220、225、230、235、240、245、250、255、260、265、270、275、280、285、290、2005、2010、2015、2020、2025、2030、2035、2040、2045、2050、2205、2210、2215、2220、2225、2230、2235、2240、2245、2250、2255、2405、2410、2415、2420、2425、2430、2435、2440、2445、2450、2455．．．步驟
300、2100、2300、2500．．．半導體裝置
310、2110、2310、2510．．．基板
320、2120．．．阻擋用氧化物層
330、2130．．．氮化物層
410．．．溝槽遮罩/核心溝槽遮罩
510．．．溝槽/隔離溝槽/核心淺溝槽
520、920、2150、2170．．．溝槽側壁
810．．．氧化物材料/週邊溝槽遮罩
910、2160、2370、2570．．．週邊淺溝槽
1110．．．氧化物襯層
1210．．．第三氧化物材料/場氧化物材料/FOX層
1410、1420．．．平台
1610．．．氧化物層
1810．．．穿隧氧化物層(介電層)
1910．．．浮動閘極
2140．．．核心淺溝槽
2180．．．襯層氧化物層
2320、2520．．．阻擋用氧化物層
2330、2530．．．氮化物層
2340、2540．．．溝槽
2350、2380、2550、2580．．．側壁
2360、2560．．．第一襯層氧化物層、第一襯層氧化物
2390、2590．．．第二襯層氧化物層
茲併入隨附圖式構成此說明書之一部分以說明本發明之實施例，連同該敘述以說明本發明。在該圖式中，第1圖係顯示根據本發明之實施例形成之快閃EEPROM 100的例示組態；第2A圖至第2B圖係說明合乎本發明原理之實施例形成半導體記憶體裝置之例示製程的流程圖；第3圖至第19圖係顯示根據第2A圖至第2B圖所述之該製程製造半導體記憶體裝置的例示概圖；第20圖係說明合乎本發明原理之實施例而形成半導體記憶體裝置之另一例示製程的流程圖；第21圖係顯示根據第20圖所述之該製程製造半導體記憶體裝置的例示概圖；第22圖係說明合乎本發明原理之實施例而形成半導體記憶體裝置之又一例示製程的流程圖；第23圖係顯示根據第22圖所述之該製程製造半導體記憶體裝置的例示概圖；第24圖係說明合乎本發明原理之實施例而形成半導體記憶體裝置之又一例示製程的流程圖；以及第25圖係顯示根據第24圖所述之該製程製造半導體記憶體裝置的例示概圖。
205、210、215、220、225、230、235、240、245、250、255、260、265、270、275、280、285、290．．．步驟
Claims (13)
- 一種形成記憶體裝置(100)的方法，包括下列步驟：在基板(310)之上形成氮化物層(330)；蝕刻該氮化物層(330)及該基板(310)以形成第一溝槽(510)；修整在該第一溝槽(510)之相對兩邊上的該氮化物層(330)以加寬該氮化物層(330)內之該第一溝槽(510)；於修整該氮化物層後，在該氮化物層之上沉積光阻材料，其中，該沉積包含在該第一溝槽中填入該光阻材料；藉由復蝕刻該氮化物層及該基板以形成第二溝槽；以及在該第一溝槽(510)及該第二溝槽中填入氧化物材料(810)。
- 如申請專利範圍第1項之方法，其中修整該氮化物層(330)復包括：從該溝槽(510)之各邊移除100埃至350埃之間的氮化物。
- 如申請專利範圍第1項之方法，其中修整在該溝槽(510)之相對兩邊上的該氮化物層(330)包括磷酸濕蝕刻在該溝槽(510)之相對兩邊上的該氮化物層(330)。
- 如申請專利範圍第1項之方法，包括下列步驟：剝離該氮化物層(330)以在該溝槽(510)上方從該氧化物材料(810)形成平台(1410,1420)； 清洗該記憶體裝置(100)；在該基板(310)之上形成穿隧氧化物(1810)；以及在該穿隧氧化物(1810)之上形成浮動閘極(1910)。
- 如申請專利範圍第1項之方法，包括下列步驟：蝕刻該氮化物層(2530)及該基板(2510)以形成核心溝槽(2540)；修整在該核心溝槽(2540)之相對兩邊上的該氮化物層(2530)以加寬該氮化物層(2530)內之該核心溝槽(2540)；在該核心溝槽(2540)之內表面上形成第一襯層氧化物(2560)；蝕刻該氮化物層(2530)及該基板(2510)以形成週邊溝槽(2570)；在該第一襯層氧化物(2560)之內表面及該週邊溝槽(2570)之上形成第二襯層氧化物(2590)；以及在該核心溝槽(2540)及該週邊溝槽(2570)中填入該氧化物材料(810)。
- 一種製造半導體裝置(100)的方法，包括下列步驟：在半導體裝置的氮化物層中形成第一溝槽；藉由修整該氮化物層以加寬該第一溝槽形成第二溝槽在該半導體裝置中；以及在該加寬的第一溝槽及該第二溝槽中填入氧化物材料(1210)，但沒有藉由修整該氮化物層以加寬該第二溝槽。
- 如申請專利範圍第6項之方法，其中修整該氮化物層 (330)包括從該第一溝槽(510)之一邊移除100埃至350埃之間的氮化物。
- 如申請專利範圍第6項之方法，其中，形成該第一溝槽包含蝕刻該氮化物層及該半導體裝置的基板。
- 如申請專利範圍第6項之方法，其中，形成該第二溝槽包含在該半導體裝置上沉積光阻材料。
- 如申請專利範圍第9項之方法，其中，在該半導體裝置上沉積光阻材料包含在該加寬的第一溝槽中填充該光阻材料。
- 如申請專利範圍第6項之方法，其中，該修整該氮化物層形成平台，該方法復包含：清洗該記憶體裝置(100)，其中，該平台的寬度在接著該記憶體裝置的清洗後是大約35奈米。
- 如申請專利範圍第6項之方法，復包含在該第一溝槽的內表上上及該第二溝槽的內表面上形成襯層氧化物，其中，該氧化物材料係填充在該襯層氧化物之上。
- 如申請專利範圍第6項之方法，其中，藉由修整該氮化物層以形成該第一溝槽包含磷酸濕蝕刻該氮化物層。
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