JP2015513221A - 不揮発性メモリアレイに使用するための自己整合スタックゲート構造 - Google Patents

Abstract

不揮発性メモリアレイに使用するためのスタックゲート構造は、複数の実質的に平行な離間配置された活性領域を有する半導体基板を有する。スタックゲート構造は、活性領域上に形成され、各々が、第１の方向に垂直な第２の方向で各スタックゲート構造間にある第１の絶縁材料と、活性領域上の第２の絶縁材料と、該第２の絶縁材料上の電荷保持ゲートと、該電荷保持ゲート上の第３の絶縁材料と、該第３の絶縁材料上の制御ゲートの第１の部分と、該制御ゲートの第１の部分の上面上、かつそれに隣接し、また第２の方向に延在する第１の絶縁材料の上面上にある制御ゲートの第２の部分と、該制御ゲートの第２の部分上にある第４の絶縁材料とを含む。

Description

本発明は、不揮発性メモリアレイに使用され得るスタックゲート構造、並びにその製造方法に関する。

スタックゲート構造内に、不揮発性メモリセルに電荷を蓄積するための浮遊ゲート又は電荷トラッピング層を有する不揮発性メモリセルは、当該技術分野において周知である。図１を参照すると、先行技術の不揮発性メモリセル１０の断面図が示される。メモリセル１０は、Ｐ型等の第１の導電型の単結晶基板１２を備える。Ｎ型等の第２の導電型の第１の領域１４が、基板１２の表面又はその近くにある。第２の導電型でもある第２の領域１６が、第１の領域１４から離間配置される。チャネル領域１８が、第１の領域１４と第２の領域１６との間にある。ポリシリコンから製造されたワード線２０が、チャネル領域１８の第１の部分の上に位置決めされる。ワード線２０は、（二）酸化ケイ素等の絶縁層２２によってチャネル領域１８から離間配置される。浮遊ゲート２４がワード線２０に直接隣接し、かつそれから離間配置され、これもまた、ポリシリコンから製造され、チャネル領域１８の別の部分の上に位置決めされる。浮遊ゲート２４は、典型的に（二）酸化ケイ素でもある別の絶縁層３０によってチャネル領域１８から分離される。同様にポリシリコンから製造された結合ゲート２６が、浮遊ゲート２４の上に位置決めされ、別の絶縁層３２によってそこから絶縁される。同様にポリシリコンから製造された消去ゲート２８が、浮遊ゲート２４の別の側面上にあり、かつそこから離間配置される。消去ゲート２８は、第２の領域１６の上に位置決めされ、そこから絶縁される。消去ゲート２８は、結合ゲート２６に隣接し、そこから離間配置される。消去ゲート２８は、浮遊ゲート２４上にわずかなオーバーハングを有し得る。メモリセル１０の動作において、浮遊ゲート２４に蓄積された電荷は、第１の領域１４と第２の領域１６との間の電流の流れを制御する。浮遊ゲート２４がそれに負に帯電される場合、メモリセルはプログラムされる。浮遊ゲート２４がそれに正に帯電される場合、メモリセルは消去される。メモリセル１０は、米国特許第７，８６８，３７５号で十分に開示され、この開示はその全体が、参照により本明細書に組み込まれる。

絶縁層３０、浮遊ゲート２４、別の絶縁層３２、及び結合ゲート２６は、スタックゲート構造を形成する。スタックゲート構造は、多くの不揮発性メモリセルに使用され得る。これらのメモリセルとしては、一連の選択されたトランジスタ及び直列に連結されたスタックゲートトランジスタからなるＮＡＮＤ型の不揮発性メモリ、選択されたトランジスタ及び直列に連結されたスタックゲートトランジスタからなるＮＯＲ型の不揮発性メモリ（２−Ｔセル）、スタックゲートに隣接して配置された選択されたゲートからなるＮＯＲ型の不揮発性メモリ（スプリットゲートセル）、及び最後に、単一のスタックゲートトランジスタからなるＮＯＲ型の不揮発性メモリ（１−Ｔセル）が挙げられる。

本発明は、不揮発性メモリアレイに使用するためのスタックゲート構造である。半導体基板は、複数の実質的に平行な離間配置された活性領域であって、各活性領域が第１の方向の軸を有する、活性領域を有する。複数のスタックゲート構造は基板上にあり、各スタックゲート構造が活性領域上にあり、第１の絶縁材料が第１の方向に垂直な第２の方向で各スタックゲート構造間にある。各スタックゲート構造は、活性領域上の第２の絶縁材料と、該第２の絶縁材料上の電荷保持ゲートと、該電荷保持ゲート上の第３の絶縁材料と、該第３の絶縁材料上の制御ゲートの第１の部分とを備える。制御ゲートの第２の部分は、制御ゲートの第１の部分の上面上、かつそれに隣接し、第２の方向に延在する第１の絶縁材料の上面上にある。第４の絶縁材料は、制御ゲートの第２の部分上にある。

本発明はまた、前述の構造を製造する方法である。

スタックゲート構造を有する先行技術の不揮発性メモリセルの断面図である。 Ａは、本発明のスタックゲート構造を製造するように本発明の方法における第１の工程を示す、Ｃの線Ａ−Ａに沿って取った断面図である。Ｂは、本発明のスタックゲート構造を製造するように本発明の方法における第１の工程を示す、Ｃの線Ｂ−Ｂに沿って取った断面図である。Ｃは、本発明の第１の工程の方法を用いて半導体基板上に形成された構造の上面図である。 Ａは、本発明のスタックゲート構造を製造するように本発明の方法における次の工程を示す、Ｃの線Ａ−Ａに沿って取った断面図である。Ｂは、本発明のスタックゲート構造を製造するように本発明の方法における次の工程を示す、Ｃの線Ｂ−Ｂに沿って取った断面図である。Ｃは、図２に示される工程後、本発明の方法を用いて半導体基板上に形成された構造の上面図である。 Ａ及びＢは、本発明のスタックゲート構造の形成における次の工程を示す、図３Ｃの線Ａ−Ａ及びＢ−Ｂに沿って取った断面図である。 Ａ及び５Ｂ−１又は５Ｂ−２は、本発明のスタックゲート構造の形成における次の工程を示す、図３Ｃの線Ａ−Ａ及びＢ−Ｂに沿って取った断面図である。 Ａ及びＢは、本発明のスタックゲート構造の形成における次の工程を示す、図３Ｃの線Ａ−Ａ及びＢ−Ｂに沿って取った断面図である。 Ａ及び図７Ｂは、本発明のスタックゲート構造の形成における最終工程を示す、図７Ｃの線Ａ−Ａ及びＢ−Ｂに沿って取った相互直交断面図である。

図２Ｃを参照すると、本発明の方法における第１の工程に従って処理された半導体基板１２の上面図が示される。図２Ａは、線Ａ−Ａに沿って取った断面図であり、図２Ｂは、図２Ｃの線Ａ−Ａに概ね垂直に線Ｂ−Ｂに沿って取った断面図である。本発明の方法が図１に示されるセル１０と類似の構成部品を有する本発明の構造をもたらすことにより、同じ構成部品は、同じ番号で示される。

半導体基板１２は、一般的にＰ導電型である。厚さ約８０〜１２０オングストロームの二酸化ケイ素３０の第１の層が、半導体基板１２上に形成される。これは、熱酸化又は蒸着によって実施され得る。厚さ約２００〜５００オングストロームのポリシリコン２４の第１の層が、二酸化ケイ素３０の第１の層上に形成される。これは、蒸着によって実施され得る。ポリシリコン２４の第１の層は、電荷保持層としての機能を果たす。ポリシリコン２４の第１の層は最終的に、浮遊ゲートとしての機能を果たす。しかしながら、ポリシリコン２４の層は、電荷保持層として窒化ケイ素等の電荷トラッピング材料の層によって置き換えられ得ることが本発明の範囲内である。

厚さ約１００〜２００オングストロームの複合絶縁材料３２の第１の層が、ポリシリコン２４の第１の層上に形成される。複合絶縁材料３２の層は、二酸化ケイ素、窒化ケイ素、及び二酸化ケイ素であり得る。あるいは、複合絶縁材料３２の層は、二酸化ケイ素及び／又は窒化ケイ素を含むがこれらに限定されない任意の絶縁材料であってもよい。複合絶縁材料３２の層は、蒸着又は蒸着と酸化との組み合わせによって形成されてもよい。

厚さ約２００〜４００オングストロームのポリシリコン２６ａの第２の層が、複合絶縁材料３２上に形成される。ポリシリコン２６ａの第２の層は最終的に、制御ゲート２６の第１の部分を形成する。ポリシリコン２６ａの第２の層は、蒸着によって形成され得る。ポリシリコン２６ａの第２の層は、上面５０を有する。

二酸化ケイ素等の絶縁材料４０の別の層が、ポリシリコン２６ａの第２の層の上面５０上に形成される。絶縁材料４０は、厚さ約１００〜４００オングストロームであり、蒸着によって形成され得る。

次に、窒化ケイ素４２の層が、絶縁材料４０の層上に形成される。窒化ケイ素４２の層は、犠牲層であることが分かるであろう。それは、厚さ約５００〜１０００オングストロームであり得、蒸着によって形成され得る。それが犠牲層であるとき、それはまた、他の材料（複数可）から製造されてもよい。結果として得られた構造は、図２Ａ及び２Ｂに示される。

図２Ａ及び２Ｂに示される構造は、図３Ｃに示されるように、複数の実質的に平行な離間配置された領域がこの構造の中に、及び半導体基板１２の中にエッチングされるエッチング工程を受ける。次に、エッチングされた領域は、二酸化ケイ素等の絶縁材料４０で充填される。結果として、図２Ａ及び２Ｂに示される多くの材料は、半導体基板１２内の各領域上に位置決めされ、これは、エッチングされず、活性領域を形成し、矢印１によって示された方向に延在する。基板１２内の活性領域は、二酸化ケイ素４０で充填された半導体基板１２内のトレンチによって互いに分離される。隣接する活性領域は、矢印２によって示された方向の活性領域間の基板１２内のトレンチ内の二酸化ケイ素４０によって互いに分離される。更に、半導体基板１２の表面上に延在して、多くの材料（図２Ａ及び２Ｂに示される）がまた、２の方向の二酸化ケイ素４０を充填したトレンチによって互いに分離される。

基板１２の活性領域上にある構造間のトレンチ内の二酸化ケイ素４０の蒸着では、二酸化ケイ素４０のいくらかは、窒化ケイ素４２の上面上に蒸着され得る。次に、平坦化工程が実施される。これは、例えば、ＣＭＰ（化学的機械的研磨）を用いて実施されてもよく、二酸化ケイ素４０は、トレンチ内の二酸化ケイ素４０の上面が窒化ケイ素４２の上面と同じ高さであるまで除去される。結果として得られた構造は、図３Ａ及び３Ｂに示される。

次に、窒化ケイ素４２の層は除去され、図４Ａ及び４Ｂに示される構造をもたらす。窒化ケイ素４２は、ウェットエッチングによって除去されてもよい。

次に、図４Ａ及び４Ｂに示される構造は、制御ゲート２６ａの第１の部分の上面５０上、かつ隣接する分離トレンチの上の二酸化ケイ素材料４０が除去されるエッチバック工程を受ける。エッチバック工程は、ＲＩＥエッチングプロセス等の異方性エッチングプロセスによって実施され得る。エッチバックは、ポリシリコン２６ａの上面５０が露出される、即ち、制御ゲート２６の上面５０上の二酸化ケイ素４０の全て又は実質的に全てが除去されるまで続けられる。結果として得られた構造は、図５Ａ及び５Ｂ−１に示される。最初に、トレンチ領域上の二酸化ケイ素４０の「高さ」が制御ゲート２６ａ上より高いことにより、制御ゲート２６ａの上面５０が露出された直後、トレンチ上の二酸化ケイ素４０の高さは、制御ゲート２６ａ上よりまだ高いであろう。しかしながら、所望される場合、二酸化ケイ素４０のみに選択的であるＲＩＥエッチングプロセスは続けることができる。その場合、制御ゲート２６ａを形成するポリシリコン２６ａは、エッチングされないままであるが、分離領域又はトレンチ上の二酸化ケイ素４０はエッチングされ続けるであろう。このエッチングプロセスは、トレンチ上の二酸化ケイ素４０の上面がポリシリコン２６ａの上面５０と実質的に同一平面上にあるまで続けることができる。結果として得られた構造は、図５Ｂ−２に示される。論述目的の便宜上、図５Ｂ−２に示される構造が形成されることを仮定されるものとする。

次に、ポリシリコン２６ｂの第２の層は、図５Ｂ−２の構造上に形成される。これは、蒸着によって約４００〜１０００オングストロームの厚さに形成され得る。次に、別の複合材料５２の層が、ポリシリコン２６ｂの第２の層上に形成される。複合材料５２の第２の層は、窒化ケイ素−二酸化ケイ素及び窒化ケイ素（ＮＯＮ）であり得る。複合材料５２の第２の層は、蒸着によって形成されてもよく、約１０００〜２０００オングストロームの厚さを形成する。結果として得られた構造は、図６Ａ及び６Ｂに示される。

次に、図６Ａ及び６Ｂに示される構造は、二酸化ケイ素の第１の層３０が達するまで矢印２によって示された方向へのエッチングを受ける。結果として、スタンドアロンの離間配置されたスタックゲート構造が形成され、各ゲート構造が矢印２によって示された方向で第２のポリシリコン２６ｂによって連結される。結果として得られた構造は、図７Ｃに示される本発明の構造の上面図の線Ａ−Ａ及びＢ−Ｂそれぞれに沿って取った相互直交断面図である図７Ａ及び７Ｂに示される。

前述から、平坦化され自己整合されて連結された複数のスタックゲート構造が本発明の方法によって半導体基板上に形成されることが分かり得る。

Claims (21)

1. 不揮発性メモリアレイに使用するためのスタックゲート構造であって、
   複数の実質的に平行な離間配置された活性領域を有する半導体基板であって、各活性領域が第１の方向の軸を有する、半導体基板と、
   複数のスタックゲート構造であって、各スタックゲート構造が活性領域上にあり、第１の絶縁材料が前記第１の方向に垂直な第２の方向で各スタックゲート構造間にあり、各スタックゲート構造が、
   前記活性領域上の第２の絶縁材料と、
   前記第２の絶縁材料上の電荷保持ゲートと、
   前記電荷保持ゲート上の第３の絶縁材料と、
   前記第３の絶縁材料上の制御ゲートの第１の部分と、
   前記制御ゲートの前記第１の部分の前記上面上、かつそれに隣接し、前記第２の方向に延在する前記第１の絶縁材料の前記上面上の前記制御ゲートの第２の部分と、
   前記制御ゲートの前記第２の部分上の第４の絶縁材料と、を備える、複数のスタックゲート構造と、を備える、スタックゲート構造。
2. 前記半導体基板内の複数の分離領域であって、各々が一対の活性領域間にある、複数の分離領域を更に備える、請求項１に記載のスタックゲート構造。
3. 前記第１の絶縁材料が、酸化ケイ素である、請求項１に記載のスタックゲート構造。
4. 前記第２の絶縁材料が、二酸化ケイ素である、請求項３に記載のスタックゲート構造。
5. 前記電荷保持ゲートが、浮遊ゲートである、請求項１に記載のスタックゲート構造。
6. 前記浮遊ゲートが、ポリシリコンから製造される、請求項５に記載のスタックゲート構造。
7. 前記電荷保持ゲートが、電荷トラッピング層である、請求項１に記載のスタックゲート構造。
8. 前記電荷トラッピング層が、窒化ケイ素である、請求項７に記載のスタックゲート構造。
9. 前記第３の絶縁材料が、二酸化ケイ素、窒化ケイ素、及び二酸化ケイ素の複合絶縁体である、請求項１に記載のスタックゲート構造。
10. 前記制御ゲートの前記第１の部分が、ポリシリコンであり、かつそれに隣接する前記第１の絶縁材料の前記上面と実質的に同一平面上にある上面を有する、請求項１に記載のスタックゲート構造。
11. 前記制御ゲートの前記第２の部分が、ポリシリコンである、請求項１０に記載のスタックゲート構造。
12. 前記第４の絶縁材料が、窒化ケイ素、二酸化ケイ素、及び窒化ケイ素の複合絶縁層である、請求項１に記載のスタックゲート構造。
13. 不揮発性メモリアレイに使用するための複数の連結されたスタックゲート構造を形成する方法であって、該方法が、
    スタックゲート構造を、
    半導体基板上に第１の絶縁層を形成することと、
    前記第１の絶縁層上に電荷保持層を形成することと、
    前記電荷保持層上に第２の絶縁層を形成することと、
    前記第２の絶縁層上に第１のポリシリコン層であって、第１の上面を有する、第１のポリシリコン層を形成することと、
    前記第１のポリシリコン層の前記第１の上面上の第３の絶縁材料で第３の絶縁層を形成することと、
    前記第３の絶縁層上に第１の犠牲層であって、第２の上面を有する、第１の犠牲層を形成することと、によって形成することと、
    複数の離間配置された実質的に平行な領域内の前記スタックゲート構造を、前記第２の上面から前記半導体基板の中に下方にエッチングすることであって、各領域が第１の方向に延在する、前記スタックゲート構造をエッチングすることと、
    前記第３の絶縁材料で前記エッチングされた離間配置された領域を充填し、それにより前記半導体基板内の隣接する活性領域間、及び隣接するスタックゲート構造間に分離領域を形成することと、
    前記エッチングされた離間配置された領域上の前記第３の絶縁材料の前記上面が前記第２の上面と実質的に同一平面上になるように、前記第３の絶縁材料を平坦化することと、
    前記第１の犠牲層を除去することと、
    前記第１のポリシリコン層の前記第１の上面が、いかなる第３の絶縁材料も実質的に除去されるように、前記第３の絶縁材料をエッチングすることと、
    前記第１のポリシリコン層上、かつ前記エッチングされた離間配置された領域上の前記第３の絶縁材料上に第２のポリシリコン層を形成し、前記複数の離間配置されたスタックゲート構造を連結することと、
    前記第２のポリシリコン層上に第４の絶縁材料を形成することと、
    前記第１の方向に実質的に垂直な第２の方向で前記結果として得られた構造をエッチングすることと、を含む、方法。
14. 前記第１の絶縁材料及び前記第３の絶縁材料が同じである、請求項１３に記載の方法。
15. 前記第３の絶縁材料が、二酸化ケイ素である、請求項１４に記載の方法。
16. 前記第１の犠牲層が、窒化ケイ素である、請求項１３に記載の方法。
17. 前記電荷保持層が、ポリシリコンである、請求項１３に記載の方法。
18. 前記電荷保持層が、電荷トラッピング層である、請求項１３に記載の方法。
19. 前記第３の絶縁材料を平坦化する前記工程が、ＣＭＰプロセスである、請求項１３に記載の方法。
20. 前記第３の絶縁層をエッチングする前記工程が、前記第１のポリシリコン層の前記上面と実質的に同一平面上になるように、スタックゲート構造間の前記第３の絶縁材料をエッチングする、請求項１３に記載の方法。
21. 前記第３の絶縁層をエッチングする前記工程が、前記第１のポリシリコン層の上面より高くなるように、スタックゲート構造間の前記第３の絶縁材料をエッチングする、請求項１３に記載の方法。

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