KR20130019239A - 반도체 소자의 게이트 패턴 및 그 형성방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 게이트 패턴은 소자 분리막에 의해 구획된 활성 영역들을 포함하는 반도체 기판, 상기 활성 영역들 각각의 상부에 형성된 터널 절연막, 상기 터널 절연막 상부에 형성된 플로팅 게이트, 상기 플로팅 게이트들 및 상기 소자 분리막의 표면을 따라 형성된 제1 산화막, 상기 제1 산화막의 표면을 따라 형성된 질화막, 상기 제1 산화막이 노출되도록 상기 소자 분리막 상부에 형성되어 상기 질화막을 분리하는 트렌치, 상기 트렌치를 채우며 상기 질화막 상부에 형성된 제2 산화막, 및 상기 플로팅 게이트들 사이를 채우며 상기 제2 산화막 상부에 형성된 컨트롤 게이트를 포함한다.

Description

반도체 소자의 게이트 패턴 및 그 형성방법{Gate pattern of semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 플로팅 게이트를 포함하는 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
반도체 소자 중 고집적화에 유리한 구조를 가진 낸드 플래시 메모리 소자에 대한 개발이 활발히 진행되고 있다.
도 1은 종래 낸드 플래시 메모리 소자의 게이트 패턴을 도시한 단면도이다.
도 1을 참조하면, 낸드 플래시 메모리 소자의 게이트 패턴은 반도체 기판(11)의 활성 영역(A) 상부에 터널 절연막(13)을 사이에 두고 적층된 플로팅 게이트(15), 유전체막(21), 및 컨트롤 게이트(23)를 포함한다. 이러한 적층형 게이트를 구비하는 낸드 플래시 메모리 소자는 플로팅 게이트(15)에 전하를 충전하거나, 플로팅 게이트(15)에 충전된 전하를 반도체 기판(11)으로 방출함으로써 셀의 문턱전압을 제어하여 원하는 데이터를 저장한다.
상술한 플로팅 게이트(15)는 소자 분리막(19)에 의해 구획되는 반도체 기판(11)의 활성 영역(A) 상부에 터널 절연막(13)을 사이에 두고 형성된다. 소자 분리막(19)은 반도체 기판(11)의 소자 분리 영역(B)에 형성된 트렌치(17) 내부를 채우는 절연물질이다. 이러한 소자 분리막(19)은 플로팅 게이트(15)와 컨트롤 게이트(23)간 대면 면적을 증가시켜 플로팅 게이트(15)와 컨트롤 게이트(23)간 커플링 비를 개선하기 위해 플로팅 게이트(15)보다 낮은 높이로 형성된다. 이에 따라 이웃하는 셀의 플로팅 게이트들(15) 사이에 오목한 오목부(concave)가 형성된다.
통상적으로 유전체막(21)은 산화막(21a), 질화막(21b) 및 산화막(21c)의 적층 구조로 형성되며, 플로팅 게이트들(15) 사이의 오목부가 채워지지 않도록 플로팅 게이트들(15) 및 소자 분리막(19)의 표면을 따라 형성된다. 컨트롤 게이트(23)는 상술한 유전체막(21)의 상부에 플로팅 게이트들(15) 사이의 오목부를 채우도록 형성된다.
상기에서 컨트롤 게이트(23)는 활성 영역(A) 및 소자 분리막(19)에 교차하는 방향으로 패터닝되어 활성 영역(A)에 교차하는 방향으로 배치된 셀들을 연결하는 워드 라인이 된다. 유전체막(21)은 컨트롤 게이트(23)와 동일한 패턴으로 패터닝되므로 셀 단위로 분리되지 못하고 활성 영역(A)에 교차하는 방향으로 연결된다. 이에 따라, 셀의 프로그램 및 독출 동작을 수차례 반복 실시하는 경우, 특정 플로팅 게이트(15)에 접촉된 산화막(21a)에 전하가 트랩되고, 산화막(21a)에 트랩된 전하가 질화막(21b)으로 이동하여 질화막(21b)을 통해 인접한 셀의 플로팅 게이트(15)로 빠져나간다. 또한, 질화막(21b)에 의해 인접한 셀간 전하 공유(Charge sharing)로 인하여 셀의 문턱 전압이 변하는 문턱 전압 쉬프트 현상이 발생한다. 이러한 현상은 반도체 소자의 고집적화를 위해 인접 셀간 간격이 좁아짐에 따라 심화되어 반도체 소자의 데이터 유지 특성 불량(Retention fail)을 야기한다.
본 발명은 유전체막을 구성하는 질화막을 셀 단위로 분리하여 셀 간 전하 이동 경로를 차단할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 게이트 패턴은 소자 분리막에 의해 구획된 활성 영역들을 포함하는 반도체 기판, 상기 활성 영역들 각각의 상부에 형성된 터널 절연막, 상기 터널 절연막 상부에 형성된 플로팅 게이트, 상기 플로팅 게이트들 및 상기 소자 분리막의 표면을 따라 형성된 제1 산화막, 상기 제1 산화막의 표면을 따라 형성된 질화막, 상기 제1 산화막이 노출되도록 상기 소자 분리막 상부에 형성되어 상기 질화막을 분리하는 트렌치, 상기 트렌치를 채우며 상기 질화막 상부에 형성된 제2 산화막, 및 상기 플로팅 게이트들 사이를 채우며 상기 제2 산화막 상부에 형성된 컨트롤 게이트를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법은 소자 분리막에 의해 구획된 활성 영역들 각각의 상부에 터널 절연막 및 플로팅용 도전막이 적층된 반도체 기판을 제공하는 단계, 상기 플로팅 게이트용 도전막들 및 상기 소자 분리막의 표면을 따라 제1 산화막을 형성하는 단계, 상기 제1 산화막의 표면을 따라 형성된 질화막을 형성하는 단계, 상기 제1 산화막이 노출되도록 상기 소자 분리막 상부에 상기 질화막을 분리하는 트렌치를 형성하는 단계, 상기 트렌치를 채우도록 상기 질화막 상부에 제2 산화막을 형성하는 단계, 상기 플로팅 게이트용 도전막들 사이를 채우도록 상기 제2 산화막 상부에 컨트롤 게이트용 도전막을 형성하는 단계, 및 상기 컨트롤 게이트용 도전막, 상기 제2 산화막, 상기 질화막, 상기 제1 산화막, 및 상기 플로팅 게이트용 도전막들을 패터닝하는 단계를 포함한다.
상기 트렌치를 형성하는 단계는 상기 플로팅 게이트용 도전막들 사이에 보이드가 형성되도록 상기 질화막이 형성된 전체 구조 상부에 희생막을 형성하는 단계, 상기 보이드 저면의 상기 희생막을 제거하여 상기 질화막을 노출시키고, 상기 질화막의 노출된 영역을 제거하는 단계, 및 상기 희생막의 잔류하는 영역을 제거하는 단계를 포함한다.
상기 희생막을 형성하는 단계는 PVD(Physical vapor deposition) 방식으로 실시하는 것이 바람직하다.
상기 희생막을 형성하는 단계는 상기 제1 산화막을 형성하는 단계에서보다 낮은 온도에서 산화막을 증착하여 실시하는 것이 바람직하다.
상기 보이드 저면의 상기 희생막을 제거하는 단계와 상기 질화막의 노출된 영역을 제거하는 단계는 건식 식각 방식으로 실시하는 것이 바람직하다.
상기 소자 분리막은 상기 터널 절연막보다 높고, 상기 플로팅 게이트용 도전막보다 낮은 높이로 형성되는 것이 바람직하다.
본 발명은 플로팅 게이트들 상부에 형성되는 유전체막을 구성하는 질화막을 셀 단위로 분리하여 형성함으로써 질화막을 통해 인접한 셀 간 전하가 이동하는 현상을 개선할 수 있다. 이에 따라 본 발명은 전하 공유로 인한 반도체 소자의 동작 불량을 개선할 수 있다.
도 1은 종래 낸드 플래시 메모리 소자의 게이트 패턴을 도시한 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시 에에 따른 반도체 소자의 게이트 패턴 및 그 형성방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2f는 본 발명의 실시 에에 따른 반도체 소자의 게이트 패턴 및 그 형성방법을 설명하기 위한 단면도들이다. 특히, 도 2a 내지 도 2f는 낸드 플래시 메모리 소자의 메모리 셀 어레이 영역을 도시한 것이다.
도 2a를 참조하면, 소자 분리막(109)에 의해 구획된 활성 영역들(A) 각각의 상부에 터널 절연막(103) 및 플로팅 게이트용 제1 도전막(105)이 적층된 반도체 기판(101)을 제공한다. 이하, 이러한 구조를 형성하는 방법의 일례를 보다 구체적으로 설명한다.
먼저, 반도체 기판(101)의 상부에 터널 절연막(103)을 형성하고, 터널 절연막(103) 상에 제1 도전막(105)을 형성한 뒤, 제1 도전막(105) 상에 소자 분리 하드 마스크 패턴(미도시)을 형성한다. 이 후, 소자 분리 하드 마스크 패턴을 식각 마스크로 제1 도전막의 노출된 영역을 제거한 후, 터널 절연막의 노출된 영역을 제거한다. 이어서, 반도체 기판의 노출된 영역(즉, 소자 분리 영역(B))을 소정 깊이로 식각하여 트렌치들(107)을 형성하고, 트렌치(107) 내부를 절연물로 채운 후 식각 공정으로 절연물의 높이를 목표 높이로 제어하여 소자 분리막(109)을 형성한다. 소자 분리막(109)의 높이는 플로팅 게이트와 컨트롤 게이트간 대면 면적을 증대시켜 플로팅 게이트와 컨트롤 게이트간 커플링 비를 개선할 수 있도록 제1 도전막(105)보다 낮은 높이로 제어되는 것이 바람직하다. 그리고, 소자 분리막(109)의 높이는 활성 영역(A)의 손상을 방지할 수 있도록 터널 절연막(103)보다 높은 높이로 제어되는 것이 바람직하다. 소자 분리막(109) 형성 후, 소자 분리 하드 마스크 패턴을 제거한다.
상술한 공정에 의해 터널 절연막(103) 및 제1 도전막(105)은 소자 분리막(109)에 의해 구획된 반도체 기판(101)의 활성 영역(A) 상에 잔여하고 소자 분리 영역(B) 상에서 제거된다. 그리고, 소자 분리막(109)이 제1 도전막(105)보다 낮은 높이로 형성되었으므로 제1 도전막들(105) 사이에 오목한 오목부가 형성된다.
상기에서 터널 절연막(103)은 실리콘 산화막으로 형성할 수 있으며, 제1 도전막(105)은 전하 저장하는 낸드 플래시 메모리 소자의 플로팅 게이트로 이용되는 막으로서 폴리 실리콘막으로 형성할 수 있다.
도 2b를 참조하면, 제1 도전막들(105) 사이의 오목부가 채워지지 않도록 제1 도전막(105) 및 소자 분리막(109)의 표면을 따라 유전체막용 제1 산화막(111a)을 형성한다. 제1 산화막(111a)은 HTO(hot temperature oxide)막으로 형성하는 것이 바람직하다, 이 후, 제1 도전막(105)들 사이의 오목부가 채워지지 않도록 제1 산화막(111a)의 표면을 따라 유전체막용 질화막(111b)을 형성한다.
도 2c를 참조하면, 제1 도전막들(105) 사이에 보이드(void)가 형성될 수 있도록 갭-필(gap-fill) 특성이 낮은 증착 물질 또는 증착 방식으로 질화막(111b)의 상부에 희생막(113)을 형성한다. 예를 들어, 희생막(113)은 PVD(Physical vapor deposition) 방식으로 증착할 수 있다. 이와 같은 방식으로 희생막(113)을 증착하면, 희생막(113)은 제1 도전막(105)의 측면 및 소자 분리막(109)의 상면 상부에서보다 제1 도전막(105)의 상면 상부에서 상대적으로 두껍게 형성되어 오버행(overhang) 구조를 발생시킨다.
한편, 희생막(113)은 후속 공정에서 제1 산화막(111a)에 대한 식각 선택비를 가질 수 있도록 제1 산화막(111a)을 형성할 때보다 낮은 온도로 산화막을 증착하여 형성할 수 있다.
도 2d를 참조하면, 이방성 식각인 건식 식각 방식으로 희생막(113)을 식각하여 보이드 저면의 질화막(111b)을 노출시킨다. 희생막(113)은 오버행 구조로 형성되었으므로 건식 식각 방식으로 희생막(113)을 식각하면 보이드 저면의 질화막(111b)은 노출시키되, 제1 도전막(105)의 상면 및 측벽 상의 질화막(111b) 상부에 형성된 희생막(113)은 잔류시킬 수 있다.
상술한 바와 같이 제1 도전막(105)의 상면 및 측벽 상의 희생막(113)이 잔류하는 상태에서 보이드 저면의 질화막(111b)의 노출된 영역을 건식 식각 방식으로 제거한다. 이로써, 소자 분리막(105) 상부에 제1 산화막(111a)을 노출시키며 질화막(111b)을 분리하는 트렌치(T)가 형성된다.
이 후, 잔류하는 희생막(113)을 제거한다. 잔류하는 희생막(113)을 제거하기 위해 HF 식각액을 이용할 수 있다. 여기서, 희생막(113)은 제1 산화막(111a)보다 낮은 온도에서 증착되었으므로 HF 식각액에서 제1 산화막(111a)에 대해 높은 식각 선택비를 가지므로 제1 산화막(111a)이 식각되기 전 제거될 수 있다.
도 2e를 참조하면, 트렌치(T)가 형성된 전체 구조의 표면을 따라 트렌치(T)를 채우도록 질화막(111b)의 상부에 제2 산화막(111c)을 형성한다. 이로써, 제1 산화막(111a), 질화막(111b), 제2 산화막(111c)이 적층된 구조의 유전체막(111)이 형성된다.
제2 산화막(111c)은 제1 도전막들(105) 사이의 공간을 채우지 않도록 형성되는 것이 바람직하다. 또한, 제2 산화막(111c) 형성 후, 제2 산화막(111c)의 치밀화를 위한 어닐 공정이 더 실시될 수 있다.
도 2f를 참조하면, 제1 도전막들(105) 사이의 공간이 채워지도록 제2 산화막(111c)의 상부에 컨트롤 게이트용 제2 도전막(115)을 형성한다. 제2 도전막(115)은 도면에 도시되지 않은 낸드 플래시 메모리 소자의 셀렉트 트랜지스터 영역의 유전체막(111)에 콘택홀을 형성하는 과정에서 셀 영역의 유전체막(111)을 보호하기 위한 캡핑 폴리 실리콘막, 캡핑 폴리 실리콘막 상부에 형성된 컨트롤 게이트용 폴리 실리콘막, 및 컨트롤 게이트용 폴리 실리콘막 상부에 형성된 금속막 또는 금속 실리사이드막의 적층 구조로 형성될 수 있다.
이 후, 도면에 도시하진 않았으나, 제2 도전막(115) 상부에 활성 영역(A) 및소자 분리 영역(B)에 교차하는 방향으로 연장된 게이트 하드 마스크 패턴을 형성한 후, 게이트 하드 마스크 패턴을 식각 마스크로 한 식각 공정으로 제2 도전막(115), 제2 산화막(111c), 질화막(111b), 제1 산화막(111a), 및 제1 도전막(105)을 식각하여 게이트 패턴을 패터닝한다. 이로써, 활성 영역(A) 상부의 터널 절연막(103) 상에 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 적층형 게이트가 형성되고, 컨트롤 게이트는 활성 영역(A) 및 소자 분리 영역(B)에 교차하는 방향으로 연결되어 워드 라인이 된다. 그리고 유전체막(111)의 제1 및 제2 산화막(111a, 111c)은 워드 라인과 동일한 패턴으로 패터닝되며, 유전체막(111)의 질화막(111b)은 각각의 메모리 셀을 구성하는 플로팅 게이트 표면에 형성되며 분리된 패턴으로 형성된다.
상술한 바와 같이 본 발명은 유전체막(111)의 질화막(111b)이 활성 영역(A)에 나란한 방향 뿐 아니라, 활성 영역(A)에 교차하는 방향으로 분리되어 행 방향 뿐 아니라 열 방향으로 인접한 셀들을 덮는 질화막(111b)이 서로 분리된다. 이에 따라 본 발명은 질화막(111b)을 통한 인접한 셀들 간 전하 이동 경로를 원천적으로 차단하여 전하 공유(charge sharing) 현상을 개선할 수 있다.
101 : 반도체 기판 A: 활성 영역
B: 소자 분리 영역 103: 터널 절연막
105: 플로팅 게이트용 제1 도전막 111a: 제1 산화막
111b: 질화막 111c: 제2 산화막
113: 희생막 T: 트렌치
115: 컨트롤 게이트용 제2 도전막

Claims (5)

  1. 소자 분리막에 의해 구획된 활성 영역들을 포함하는 반도체 기판;
    상기 활성 영역들 각각의 상부에 형성된 터널 절연막;
    상기 터널 절연막 상부에 형성된 플로팅 게이트;
    상기 플로팅 게이트들 및 상기 소자 분리막의 표면을 따라 형성된 제1 산화막;
    상기 제1 산화막의 표면을 따라 형성된 질화막;
    상기 제1 산화막이 노출되도록 상기 소자 분리막 상부에 형성되어 상기 질화막을 분리하는 트렌치;
    상기 트렌치를 채우며 상기 질화막 상부에 형성된 제2 산화막; 및
    상기 플로팅 게이트들 사이를 채우며 상기 제2 산화막 상부에 형성된 컨트롤 게이트를 포함하는 반도체 소자의 게이트 패턴.
  2. 소자 분리막에 의해 구획된 활성 영역들 각각의 상부에 터널 절연막 및 플로팅용 도전막이 적층된 반도체 기판을 제공하는 단계;
    상기 플로팅 게이트용 도전막들 및 상기 소자 분리막의 표면을 따라 제1 산화막을 형성하는 단계;
    상기 제1 산화막의 표면을 따라 형성된 질화막을 형성하는 단계;
    상기 제1 산화막이 노출되도록 상기 소자 분리막 상부에 상기 질화막을 분리하는 트렌치를 형성하는 단계;
    상기 트렌치를 채우도록 상기 질화막 상부에 제2 산화막을 형성하는 단계;
    상기 플로팅 게이트용 도전막들 사이를 채우도록 상기 제2 산화막 상부에 컨트롤 게이트용 도전막을 형성하는 단계; 및
    상기 컨트롤 게이트용 도전막, 상기 제2 산화막, 상기 질화막, 상기 제1 산화막, 및 상기 플로팅 게이트용 도전막들을 패터닝하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  3. 소자 분리막에 의해 구획된 활성 영역들 각각의 상부에 터널 절연막 및 플로팅용 도전막이 적층된 반도체 기판을 제공하는 단계;
    상기 플로팅 게이트용 도전막들 및 상기 소자 분리막의 표면을 따라 제1 산화막을 형성하는 단계;
    상기 제1 산화막의 표면을 따라 형성된 질화막을 형성하는 단계;
    상기 플로팅 게이트용 도전막들 사이에 보이드가 형성되도록 상기 질화막이 형성된 전체 구조 상부에 희생막을 형성하는 단계;
    건식 식각 공정으로 상기 보이드 저면의 상기 희생막을 제거하여 상기 질화막을 노출시키고, 상기 질화막의 노출된 영역을 제거하여 상기 소자 분리막 상부에 상기 질화막을 분리하는 트렌치를 형성하는 단계;
    상기 희생막의 잔류하는 영역을 제거하는 단계;
    상기 트렌치를 채우도록 상기 질화막 상부에 제2 산화막을 형성하는 단계;
    상기 플로팅 게이트용 도전막들 사이를 채우도록 상기 제2 산화막 상부에 컨트롤 게이트용 도전막을 형성하는 단계; 및
    상기 컨트롤 게이트용 도전막, 상기 제2 산화막, 상기 질화막, 상기 제1 산화막, 및 상기 플로팅 게이트용 도전막들을 패터닝하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  4. 소자 분리막에 의해 구획된 활성 영역들 각각의 상부에 터널 절연막 및 플로팅용 도전막이 적층된 반도체 기판을 제공하는 단계;
    상기 플로팅 게이트용 도전막들 및 상기 소자 분리막의 표면을 따라 제1 산화막을 형성하는 단계;
    상기 제1 산화막의 표면을 따라 형성된 질화막을 형성하는 단계;
    상기 플로팅 게이트용 도전막들 사이에 보이드가 형성되도록 상기 질화막이 형성된 전체 구조 상부에 PVD(Physical vapor deposition) 방식으로 희생막을 형성하는 단계;
    건식 식각 공정으로 상기 보이드 저면의 상기 희생막을 제거하여 상기 질화막을 노출시키고, 상기 질화막의 노출된 영역을 제거하여 상기 소자 분리막 상부에 상기 질화막을 분리하는 트렌치를 형성하는 단계;
    상기 희생막의 잔류하는 영역을 제거하는 단계;
    상기 트렌치를 채우도록 상기 질화막 상부에 제2 산화막을 형성하는 단계;
    상기 플로팅 게이트용 도전막들 사이를 채우도록 상기 제2 산화막 상부에 컨트롤 게이트용 도전막을 형성하는 단계; 및
    상기 컨트롤 게이트용 도전막, 상기 제2 산화막, 상기 질화막, 상기 제1 산화막, 및 상기 플로팅 게이트용 도전막들을 패터닝하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  5. 소자 분리막에 의해 구획된 활성 영역들 각각의 상부에 터널 절연막 및 플로팅용 도전막이 적층된 반도체 기판을 제공하는 단계;
    상기 플로팅 게이트용 도전막들 및 상기 소자 분리막의 표면을 따라 제1 산화막을 형성하는 단계;
    상기 제1 산화막의 표면을 따라 형성된 질화막을 형성하는 단계;
    상기 제1 산화막을 형성하는 단계에서보다 낮은 온도에서, 상기 플로팅 게이트용 도전막들 사이에 보이드가 형성되도록 상기 질화막이 형성된 전체 구조 상부에 희생막을 형성하는 단계;
    건식 식각 공정으로 상기 보이드 저면의 상기 희생막을 제거하여 상기 질화막을 노출시키고, 상기 질화막의 노출된 영역을 제거하여 상기 소자 분리막 상부에 상기 질화막을 분리하는 트렌치를 형성하는 단계;
    상기 희생막의 잔류하는 영역을 제거하는 단계;
    상기 트렌치를 채우도록 상기 질화막 상부에 제2 산화막을 형성하는 단계;
    상기 플로팅 게이트용 도전막들 사이를 채우도록 상기 제2 산화막 상부에 컨트롤 게이트용 도전막을 형성하는 단계; 및
    상기 컨트롤 게이트용 도전막, 상기 제2 산화막, 상기 질화막, 상기 제1 산화막, 및 상기 플로팅 게이트용 도전막들을 패터닝하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
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