CN104733462A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：层叠结构，具有台阶式层叠的第一导电层和插入在第一导电层之间的第一绝缘层，其中切口形成在第一导电层之下，并且第一导电层中的每个包括被第一导电层覆盖的第一区和从第一区延伸的第二区；接触焊盘，与相应的第一导电层的第二区耦接；以及内衬层，形成在接触焊盘上并且填充切口。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求在2013年12月20日提交的申请号为10-2013-0160219的韩国专利申请的优先权，其全部公开通过引用合并于此。
技术领域
本发明的各种示例性实施例总体而言涉及一种电子器件及其制造方法，并且更具体地涉及一种半导体器件及其制造方法。
背景技术
即使当电源被切断时，非易失性存储器件也能保存储存的数据。在硅衬底之上以单层制造存储单元的二维存储器件在增加其集成度方面已达到物理极限。因此，已提出了沿与硅衬底垂直的方向层叠的存储器单元的三维(3D)非易失性存储器件。
3D非易失性存储器件可以包括交替层叠的夹层绝缘层和字线、以及穿过其中的沟道层，在3D非易失性存储器件中，存储器单元可以沿着沟道层层叠。另外，可以通过将接触插塞与层叠的字线耦接来选择性地驱动期望的存储器单元。
然而，由于接触插塞需要被形成在各种深度以实现如上述配置的3D非易失性存储器件，所以难以执行制造工艺。另外，当接触插塞穿通字线时，可以形成桥。
发明内容
本发明的示例性实施例涉及一种具有简化的制造工艺和稳定的结构的半导体器件，及其制造方法。
根据本发明的一个实施例的半导体器件可以包括：层叠结构，具有台阶式层叠的第一导电层和插入在第一导电层之间的第一绝缘层，其中在第一导电层之下形成切口并且第一导电层中的每个包括被位于其之上的第一绝缘层覆盖的第一区和从第一区延伸的第二区；接触焊盘，与相应的第一导电层的第二区耦接；以及内衬层，形成在焊盘上并且填充切口。
根据本发明的一个实施例的半导体器件可以包括：层叠结构，具有台阶式层叠的第一导电层和插入在第一导电层之间的第一绝缘层，其中层叠结构包括台阶状的侧壁；以及接触焊盘，形成在暴露在层叠结构的侧壁上的第一导电层之上，其中接触焊盘中的每个包括交替层叠的一个或更多个第二导电层以及一个或更多个第二绝缘层。
根据本发明的一个实施例的半导体器件可以包括：层叠结构，具有台阶式层叠的第一导电层和插入在第一导电层之间的第一绝缘层，其中第一导电层中的每个包括被位于其之上的第一绝缘层覆盖的第一区和从第一区延伸的第二区；接触焊盘，与相应的第一导电层的第二区耦接；以及内衬层，形成在接触焊盘上并且插入在第二区的相应的第一导电层之下。
附图说明
图1A和1B说明根据本发明的一个实施例的半导体器件的结构的立体图；
图2A至2F说明根据本发明的一个实施例的半导体器件的结构的截面图；
图3A至3J说明根据本发明的一个实施例的制造半导体器件的方法的处理流程的截面图；
图4A至4D说明根据本发明的一个实施例的制造半导体器件的方法的处理流程的截面图；
图5A至5G说明根据本发明的一个实施例的制造半导体器件的方法的处理流程的截面图；
图6A至6E说明根据本发明的一个实施例的制造半导体器件的方法的处理流程的截面图；
图7是说明根据本发明的一个实施例的存储系统的配置的框图；
图8是说明根据本发明的一个实施例的存储系统的配置的框图；
图9是说明根据本发明的一个实施例的计算系统的配置的框图；以及
图10是说明根据本发明的一个实施例的计算系统的框图。
具体实施方式
将参照附图来详细地描述本公开的各种实施例。然而，本发明可以采用不同的形式实施，而不应被解释为限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分和完整，并且向本领域的技术人员充分地传达本发明的范围。在附图中，为了便于说明，对部件的厚度和长度做了夸大处理。在以下的描述中，可以省略已知相关功能和构造的详细解释，以避免不必要地混淆本发明的主题。在说明书和附图中，相同的附图标记表示相同的元件。
此外，“连接/耦接”表示一个部件与另一部件直接耦接、或可能经由中间部件与另一部件间接耦接。在本说明书中，只要未特意提及，单数形式可以包括复数形式，并且反之亦然。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作和元件。
应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅表示“直接在某物上”，还包括在具有中间特征或中间层的情况下“在某物上”的意思，并且“在…之上”的意思不仅是指“在某物之上”，还可以包括在具有中间特征或中间层的情况下在某物的顶部上的意思。
图1A和图1B说明根据本发明的一个实施例的半导体器件的配置的立体图。
如图1A和图1B中所示，根据一个实施例的半导体器件可以包括具有台阶式侧壁的层叠结构ST。层叠结构ST的每个可以包括台阶式层叠的导电层11和插入在导电层11之间的绝缘层12。导电层11可以是选择晶体管的栅电极、存储单元等。在图1A和图1B中，为了便于说明示出层叠的结构ST中的一个。
导电层11中的每个可以包括由位于其之上的导电层11覆盖的第一区A、和从第一区A延伸第二区(或接触区)B。第二区B可以暴露在结构ST的台阶式侧壁上。焊盘(或接触焊盘)13可以与导电层11的第二区B耦接。焊盘13的每个可以从导电层11的每个的顶表面沿对角线方向(见图1A)或沿与导电层11中的每个的顶表面垂直的方向(见图1B)延伸。例如，焊盘13和导电层11可以被连接为单层或不同层。另外，尽管在图1A和图1B中未示出，但是绝缘层可以被插入在焊盘13和导电层11之间。在另一个实例中，可以包括交替地层叠有焊盘13的至少一个导电层和至少一个绝缘层。
切口UC可以位于导电层11的第二区B之下。接触插塞(未示出)在第二区B中接触。因此，导电层11可以比绝缘层12突出得更多。切口UC可以在层叠的焊盘13之间延伸并且可以用内衬层(未示出)来填充。
第一缝隙SL1可以位于层叠结构ST之间。另外，层叠结构ST的每个还可以包括与导电层11耦接并且布置在与第一缝隙SL1分开的中心区中的牺牲层14。因而，导电层11可以位于经由第一缝隙SL1暴露出的层叠结构ST的侧壁上，即在其边缘区，而牺牲层14可以位于层叠结构ST的中心区中。
另外，半导体器件还可以包括沟道层CH、和穿通层叠结构ST的至少一个第二缝隙SL2。第一缝隙SL1和第二缝隙SL2可以用绝缘层来填充。
图2A至2F说明根据本发明的一个实施例的半导体器件的配置的截面图。图2B是沿A-A’截取的截面图。
如图2A至2F中所示，层叠结构ST可以包括交替层叠的第一导电层21和第一绝缘层22。切口UC可以形成在第一导电层21的第二区B之下。焊盘(或接触焊盘)23可以与第一导电层21的第二区耦接。切口UC可以在焊盘23之间延伸。
焊盘23可以包括与第一导电层21相同或不同的材料。例如，焊盘23和第一导电层21可以包括金属层。在另一个实例中，焊盘23和第一导电层21可以包括多晶硅层。在另一个实例中，第一导电层21可以包括多晶硅层，而焊盘23可以包括金属层，或者或第一导电层21可以包括金属层，而焊盘23可以包括多晶硅层。
另外，内衬层25可以形成在焊盘23的整个表面上，并且填充形成在焊盘23之下的切口UC。夹层绝缘层26可以形成在内衬层25之上。例如，内衬层25和夹层绝缘层26可以包括氧化物层。接触插塞27可以穿通夹层绝缘层26和内衬层25，并且与焊盘23耦接。
如上所述，由于焊盘23另外地形成在第一导电层21的暴露出的端部(第二区B)上，所以可以防止接触插塞27穿通第一导电层21以及与其耦接。另外，由于切口UC形成在第一导电层21之下，所以可以保证在垂直方向上相邻的焊盘23之间的充足空间。因此，即使当焊盘23的厚度增加时，也可以防止焊盘23桥接。
图2A和图2B说明焊盘23沿对角线方向延伸并且第二绝缘层24插入在焊盘23和第一导电层21之间的一个实例。
第二绝缘层24可以是经由氧化形成的氧化物层。因此，当第一导电层21和焊盘23经由第二绝缘层24而彼此电绝缘时，第一导电层21和焊盘23可以通过形成在层叠结构ST的侧壁上的耦接图案28来电耦接(见图1A和图1B)。例如，经由位于层叠结构ST之间的第一缝隙SL1暴露出的第一导电层21、第二绝缘层24和焊盘23可以包括凹槽，并且耦接图案28可以形成在凹槽中。另外，耦接图案28可以包括硅化物层。
例如，接触插塞27可以穿通焊盘23和第二绝缘层24并且接触第一导电层21。在这个实例中，可以不形成耦接图案28。
图2C说明焊盘沿着对角线方向延伸并且焊盘23和第二绝缘层24交替层叠的一个实施例。例如，焊盘23的每个可以包括顺序层叠的第2-1绝缘层24-1、第2-1导电层23-1、第2-2绝缘层24-2和第2-2导电层23-2。第2-1绝缘层24-1可以形成在第一导电层21的第二区B的表面上。第2-1导电层23-1可以包围第一导电层21的顶表面和侧壁，其之间插入有第2-1绝缘层24-1。第2-2绝缘层24-2可以形成在第2-1导电层23-1的表面上。另外，第2-2导电层23-2可以包围第2-1导电层23-1的顶表面和侧壁，其之间插入有第2-2绝缘层24-2。
另外，如以上参照图2B所述，当第一导电层21和焊盘23通过第二绝缘层24而彼此电绝缘时，第一导电层21和焊盘23可以通过耦接图案而彼此耦接。
图2D说明焊盘23沿着与第一导电层21垂直的方向延伸并且第二绝缘层24插入在焊盘23和第一导电层21之间的一个实施例。例如，第二绝缘层24可以形成在第一导电层21的第二区B上，而焊盘23可以形成在第二绝缘层24上。如以上参照图2B所述，当第一导电层21和焊盘23经由第二绝缘层24而彼此电绝缘时，第一导电层21和焊盘23可以经由耦接图案28而彼此耦接。
图2E说明焊盘23沿着与第一导电层21垂直的方向延伸并且第二绝缘层24插入在焊盘23和第一导电层21之间的一个实施例。例如，第二绝缘层24可以形成在第一导电层21的第二区B上。另外，焊盘23的每个可以包围第二绝缘层24的每个的顶表面和侧壁并且接触第一导电层21的每个。
图2F说明焊盘23与第一导电层21直接接触的一个实施例。例如，焊盘23的每个可以包围第一导电层21的第二区B的每个的顶表面和侧壁。第一导电层21和焊盘23可以彼此直接接触和电连接。
图3A至3J说明根据本发明的一个实施例的制造半导体器件的方法的处理流程的截面图。图3H说明沿着图3G的A-A’截取的截面图。图3J说明沿着图3A的A-A’截取的截面图。
如图3A中所示，可以交替地形成第一材料层31和第二材料层32。可以层叠第一材料层31来形成选择晶体管的栅电极、存储单元等。可以层叠第二材料层32以形成将层叠的导电层彼此电绝缘的绝缘层。
第一材料层31可以包括相对于第二材料层32具有高刻蚀选择性的材料。例如，第一材料层31可以包括包含氮化物的牺牲层，而第二材料层32可以包括包含氧化物的绝缘层。在另一个实例中，第一材料层31可以包括具有多晶硅的导电层，而第二材料层32可以包括具有氧化物的绝缘层。根据本实施例，将参照第一材料层31包括牺牲层而第二材料层32包括绝缘层的一个实例来进行描述。
随后，可以将层叠结构ST的侧壁台阶化。例如，可以将层叠结构ST的侧壁图案化，使得至少一个第一材料层31和至少一个第二材料层32可以形成单层。台阶式侧壁的每个台阶可以包括上第二材料层32和下第一材料层31。另外，在图案化工艺期间，可以将上第二材料层32刻蚀预定的厚度。
因而，可以形成包括台阶式层叠的第一材料层31和插入到其之间的第二材料层32的层叠结构ST。第一材料层31的每个可以包括被上第一材料层31覆盖的第一区A和从第一区A延伸的第二区B。另外，第二材料层32可以覆盖第一区A和第二区B二者、或仅覆盖位于其之下的第一材料层31的第一区A。
如图3B中所示，可以刻蚀暴露在层叠结构ST的侧壁上的第二材料层32，以在第一材料层31之下形成切口UC。例如，第二材料层32可以通过湿法刻蚀工艺来被选择性地刻蚀。结果，第一材料层31可以比第二材料层32突出得更多，并且切口UC可以形成在第一材料层31的第二区B之下。
如图3C中所示，绝缘层33可以形成在暴露在层叠结构ST的侧壁上的第一材料层31的表面上。绝缘层33可以具有比第一材料层31和第二材料层32更小的厚度，并且可以不完全填充切口UC。例如，可以经由氧化工艺将第一材料层31的表面氧化预定的厚度来形成绝缘层33。在另一个实例中，绝缘层33可以通过沉积工艺而形成在第一材料层31和第二材料层32的表面上。
如上参照图2F所述，当焊盘与栅导电层直接接触时，可以省略形成绝缘层33的工艺。
如图3D中所示，第三材料层34可以形成在绝缘层33上。考虑到焊盘的目标厚度和第三材料层34在后续刻蚀工艺期间被刻蚀的厚度，第三材料层34可以被形成为具有充足的厚度。
第三材料层34可以形成在暴露在层叠结构ST的侧壁上的第一材料层31的表面上，并且还可以形成在切口UC中。这里，切口UC可以不被完全填充，而可以在其中形成接缝S。接缝S可以表示当第三材料层34形成在具有较小宽度的切口UC中时产生的空间。接缝S可以是窄的空间并且从外部延伸至切口UC中。例如，可以通过具有差台阶覆盖的气相沉积，诸如低压化学气相沉积(LPCVD)和等离子体增强化学气相沉积(PECVD)来形成第三材料层34。
第三材料层34可以包括与第一材料层31相同的材料。例如，第三材料层34和第一材料层31可以包括诸如氮化物层的牺牲层。在另一个实例中，第三材料层34可以包括相对于第一材料层31具有高刻蚀选择性的材料。例如，第三材料层34可以包括诸如氮化物层的牺牲层，而第一材料层31可以包括具有诸如掺杂的多晶硅层的导电层。
如图3E中所示，第三材料层34可以被刻蚀以形成第三材料图案34A。例如，可以通过湿法刻蚀工艺去除形成在切口UC中的第三材料层34来形成第三材料图案34A。当刻蚀第三材料层34时，可以控制第三材料层34的厚度，使得上第三材料图案和下第三材料图案34A在形成接触插塞的后续工艺期间可以不连接和可以不穿通。因此，第三材料图案34A可以与暴露在层叠结构ST的侧壁上的第一材料层31耦接，并且从第一材料层31的顶表面沿着对角线方向延伸。
如图3F中所示，内衬层35可以形成在第三材料图案34A的整个表面上并且填充切口UC，以及夹层绝缘层36可以随后形成在内衬层35之上。例如，内衬层35和夹层绝缘层36可以包括诸如氧化物层的绝缘层。
如在图3G和图3H中所示，缝隙SL可以形成为穿通层叠结构ST。随后，经由缝隙SL暴露出的第三材料图案34A可以被去除以形成第一开口OP1，以及第一材料层31可以被去除以形成第二开口OP2。
尽管在图3G和图3H中未示出，但是第一材料层31可以不完全从层叠结构中去除。例如，如以上参照图1A和图1B所述，可以仅去除相邻于与缝隙SL相邻的边缘区的第一材料层31，并且可以保留中心区中的第一材料层31。
另外，可以根据第一材料层31和第三材料图案34A的材料来改变工艺。例如，当第一材料层31和第三材料图案34A包括相同的材料(例如，牺牲层)时，可以同时形成第一开口OP1和第二开口OP2。在另一个实例中，当第一材料层31包括导电层，并且第三材料图案34A包括牺牲层时，可以仅形成第一开口OP1。在另一个实例中，当第一材料层31包括牺牲层，并且第三材料图案34A包括诸如多晶硅的导电层时，可以仅形成第二开口OP2。
如图3I和图3J中所示，导电层可以形成在第一开口OP1和第二开口OP2中。例如，第二导电层(即，接触焊盘)37可以形成在第一开口OP1中，而第一导电层38可以形成在第二开口OP2中。第一导电层38和第二导电层37可以同时形成或单独形成。另外，第一导电层38和第二导电层37可以包括相同或不同的材料。例如，第一材料层38和第二材料层37可以包括诸如钨的金属层。
随后，接触插塞39可以形成为穿通夹层绝缘层36和内衬层35，并且与第二导电层37耦接。接触插塞39可以被布置成锯齿形图案。另外，接触插塞39可以根据其深度同时形成或经由不同工艺而形成。
随后，可以通过将经由缝隙SL暴露出的导电层38、绝缘层33和接触焊盘37刻蚀预定的厚度来形成凹槽。例如，当绝缘层33和第二材料层32都包括绝缘层时，可以使用具有比第二材料层32更高的刻蚀率的材料来形成绝缘层33，使得凹槽可以选择性地形成在绝缘层33中。随后，耦接图案40可以形成在凹槽中。
在形成第一材料层38和第二材料层37之前，可以去除第一开口OP1和第二开口OP2之间存在的第二绝缘层33，使得第一开口OP1和第二开口OP2可以彼此耦接。因而，可以省略形成耦接图案40的工艺。
根据上述工艺，可以通过使用切口UC，来将接触焊盘容易地形成在层叠的栅电极的端部上。因此，通过选择性地增加栅电极的端部的厚度，可以防止栅电极在形成接触插塞39时被穿通和桥接。另外，由于形成在栅电极的端部处的第一材料层38和第二材料层37防止击穿现象，所以可以防止层叠的栅电极彼此耦接。
可以根据第一材料层31、第二材料层32和第三材料层34的类型来部分地改变上述工艺。例如，第一材料层31可以包括诸如多晶硅的导电层，第二材料层32可以包括绝缘层，以及第三材料层34可以包括诸如氮化层的牺牲层。在这个实例中，可以省略形成绝缘层33的工艺。另外，在形成缝隙之后，可以仅形成第一开口OP1。随后，可以在第一开口OP1中形成与第一材料层31相同或不同的导电层。当第一材料层31和第二导电层37包括多晶硅层时，耦接图案40可以包括硅化物层。在另一个实例中，第一材料层31可以包括多晶硅层，而第二导电层37可以包括金属层。
将参照第一材料层31和第三材料层34包括诸如多晶硅的导电层，而第二材料层32包括绝缘层的另一个实例来进行描述。在这个实例中，在形成缝隙之后，可以将经由缝隙暴露出的第一材料层31和第三材料层34硅化。另外，可以省略形成第一开口OP1和第二开口OP2的工艺。
图4A至4D说明根据本发明的一个实施例的制造半导体器件的方法的工艺流程的截面图。图4D说明沿图4C的A-A’截取的截面图。在下文中，省略与先前描述的实施例共同的内容的描述。
如图4A中所示，可以交替地层叠第一材料层41和第二材料层42以形成层叠结构ST，并且可以将层叠结构ST的侧壁台阶化。随后，可以刻蚀暴露在层叠结构ST的侧壁上的第二材料层42，以在第一材料层41之下形成切口UC，并且可以在暴露在层叠结构ST的侧壁上的第一材料层41的表面上形成第1-1绝缘层43-1。随后，可以在第1-1绝缘层43-1上形成第3-1材料层，并且可以去除形成在切口UC中的第3-1材料层以形成第3-1材料图案44-1。
随后，可以在第3-1材料图案44-1的表面上形成第1-2绝缘层43-2。例如，可以将第3-1材料图案44-1的表面氧化预定的厚度以形成第1-2绝缘层43-2。随后，可以在第1-2绝缘层43-2上形成第3-2材料层，并且可以去除形成在切口UC中的第3-2材料层以形成第3-2材料图案44-2。
如图4B中所示，内衬层45可以形成在第3-2材料图案44-2的整个表面上并且填充切口UC，以及夹层绝缘层46可以形成在内衬层45上。
如图4C和图4D中所示，在缝隙SL被形成为穿通第一材料层41和第二材料层42之后，可以经由缝隙SL来去除第一材料层41、第3-1材料图案44-1和第3-2材料图案44-2以形成开口。例如，可以通过去除第3-1材料图案44-1来形成第1-1开口，可以通过去除第3-2材料图案44-2来形成第1-2开口，以及可以通过去除第一材料层41来形成第二开口。
随后，导电层可以形成在开口中。例如，第1-1导电层48-1可以形成在第1-1开口中，第1-2导电层48-2可以形成在第1-2开口中，以及第二导电层47可以形成在第二开口中。结果，焊盘可以包括顺序层叠的第1-1绝缘层43-1、第1-1导电层48-1、第1-2绝缘层43-2和第1-2导电层48-2。另外，这些焊盘可以与暴露在层叠结构ST的侧壁上的第二导电层47耦接。
随后，接触插塞49可以被形成为穿通夹层绝缘层46和内衬层45并且与焊盘耦接。此后，可以通过将经由缝隙SL暴露出的第二导电层47、第1-1绝缘层43-1、第1-1导电层48-1、第1-2绝缘层43-2和第1-2导电层48-2刻蚀预定的厚度来形成凹槽，以及耦接图案50可以形成在凹槽中。
根据上述工艺，可以形成包括交替层叠的导电层和绝缘层的焊盘。因此，可以选择性地增加焊盘的厚度。另外，可以通过交替地层叠相对于彼此具有高刻蚀选择性的两种材料层来形成焊盘，使得可以有效地防止焊盘在形成接触插塞49时被穿通。
图5A至5G说明根据本发明的一个实施例的制造半导体器件的方法的工艺流程的截面图。图5E说明沿着图5D的A-A’截取的截面图。图5G说明图5F的A-A’的截面图。在下文中，省略与先前描述的实施例共同的内容的描述。
如图5A中所示，可以交替地层叠第一材料层51和第二材料层52以形成层叠结构ST，以及可以将层叠结构ST的侧壁台阶化。随后，可以将暴露在层叠结构ST的侧壁上的第二材料层52刻蚀以在第一材料层51之下形成切口UC，以及可以在暴露在层叠结构ST的侧壁上的第一材料层51的表面上形成绝缘层53。更具体地，可以在切口UC中形成包括接缝S的绝缘层53。
如在图5B中所示，可以去除形成在切口UC中的绝缘层53，以形成绝缘图案53A。绝缘图案53A可以形成在暴露在层叠结构ST的侧壁上的第一材料层51之上。另外，绝缘图案53A和第一材料层51可以具有相同或不同的厚度。
如图5C中所示，第二绝缘层58可以形成在暴露在层叠结构ST的侧壁上的第一材料层51上。例如，第二绝缘层58可以是通过将第一材料层51的表面氧化预定的厚度形成的氧化物层。
随后，第三材料层可以形成在绝缘图案53A的表面上，并且填充切口UC。随后，可以通过去除形成在切口UC中的第三材料层来形成第三材料图案54。由于暴露出的第一材料层51被第二绝缘层58保护，所以当去除第三材料层时，可以不破坏第一材料层51。另外，第三材料图案54和绝缘图案53A可以具有相同或不同的厚度。
如图5D和图5E中所示，内衬层55可以形成在第三材料图案54的表面上并且填充切口UC，以及随后，夹层绝缘层56可以形成在内衬层55上。随后，缝隙SL可以被形成为穿通层叠结构ST，以及第三材料图案54和第一材料层51可以经由缝隙SL去除以形成第一开口OP1和第二开口OP2。去除第三材料图案54的第一开口OP1和去除第一材料层51的第二开口OP2可以彼此分开。
随后，可以将经由缝隙SL暴露出的绝缘图案53A刻蚀预定的厚度。这时，还可以去除第二绝缘层58。例如，可以通过湿法刻蚀工艺来选择性地刻蚀绝缘图案53A。结果，第一开口OP1和第二开口OP2可以彼此连接。
如图5F和图5G中所示，导电层57可以经由缝隙SL被形成在第一开口OP1和第二开口OP2中。导电层57可以在彼此连接的第一开口OP1和第二开口OP2中被形成为单层。随后，接触插塞59可以被形成为穿通夹层绝缘层56和内衬层55并且与导电层57耦接。
根据上述工艺，焊盘和被配置为栅电极的导电层可以被连接为单层。因此，可以不需要形成单独的耦接图案。
图6A至6G说明根据本发明的一个实施例的制造半导体器件的方法的工艺流程的截面图。图6C说明沿着图6B的A-A’截取的截面图。图6E说明沿着图6D的A-A’截取的截面图。在下文中，省略与先前描述的实施例共同的内容的描述。
如在图6A中所示，可以将第一材料层61和第二材料层62交替地层叠以形成层叠结构ST，并且可以将层叠结构ST的侧壁台阶化。随后，可以刻蚀暴露在层叠结构ST的侧壁上的第二材料层62以在第一材料层61之下形成切口UC。
随后，第一绝缘层可以形成在暴露在层叠结构ST的侧壁上的第一材料层61的表面上，以及可以去除形成在切口UC中的第一绝缘层以形成第一绝缘图案63。与以上参照图5B所述的实施例相比，还可以刻蚀第一绝缘层以形成具有较小宽度的第一绝缘图案63。
随后，第二绝缘层68可以形成在暴露在层叠结构ST的侧壁上的第一材料层61上。此后，第三材料层可以形成在第一绝缘图案63之上，并且可以去除形成在切口UC中的第三材料层以形成第三材料图案64。随后，内衬层65可以形成在第三材料图案64的整个表面上并且填充切口UC。然后，夹层绝缘层66可以形成在内衬层65上。
如图6B和图6C中所示，缝隙SL可以被形成为穿通层叠结构ST，并且可以经由缝隙SL来去除第三材料图案64和第一材料层61。
随后，可以将第一绝缘图案63刻蚀至预定的厚度。还可以去除第二绝缘层68。结果，第一开口和第二开口可以彼此连接，使得可以形成具有“C”形状的开口OP。
如图6D和图6E中所示，导电层67可以经由缝隙SL形成在开口OP中。随后，接触插塞69可以被形成为穿通夹层绝缘层66和内衬层65并且与焊盘耦接。
根据上述工艺，焊盘和被配置为栅电极的导电层可以被连接为单层。因此，可以不需要形成单独的耦接图案。
图7是说明根据本发明的一个实施例的存储系统的配置的框图。
如图7中所示，根据本发明的一个实施例的存储系统1000可以包括存储器件1200和控制器1100。
存储器件1200可以用来储存诸如文本、图形和软件代码的各种数据类型。存储器件1200可以是非易失性存储器并且包括以上参照图1A至6E所述的存储串。另外，存储器件1200可以包括：层叠结构，包括台阶式层叠的第一导电层和插入在第一导电层之间的第一绝缘层，其中第一绝缘层包括形成在第一导电层之下的切口；焊盘，与暴露在层叠结构的侧壁上的第一导电层耦接；以及内衬层，形成在焊盘的整个表面上并且填充切口。由于存储器件1200采用上述方式形成和制造，所以将省略其详细描述。
控制器1100可以与主机和存储器件1200耦接，并且可以响应于来自主机的请求而访问存储器件1200。例如，控制器1100可以控制存储器件1200的读取、写入、擦除和背景操作。
控制器1100可以包括：随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误校正码(ECC)电路1140和存储器接口1150。
RAM1110可以用作CPU1120的操作存储器，存储器件1200和主机之间的高速缓冲存储器、以及存储器件1200和主机之间的缓冲存储器。RAM1110可以用静态随机存取存储器(SRAM)或只读存储器来代替。
CPU1120可以适于控制控制器1100的整体操作。例如，CPU1120可以适于操作诸如储存在RAM1110中的FTL(闪存转换层)的固件。
主机接口1130可以是与主机的接口。例如，控制器1100可以经由如下各种接口协议中的一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、外围组件互连-快速(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型设备接口(ESDI)协议、智能驱动电子(IDE)协议和私有协议。
ECC电路1140可以通过使用错误校正码(ECC)来检测并且校正包括在从存储器件1200读出的数据中的错误。
存储器接口1150可以是与存储器件1200的接口。例如，存储器接口1150可以包括与非(NAND)接口、或或非(NOR)接口。
例如，控制器1100还可以包括被配置为暂时储存数据的缓冲存储器(未示出)。缓冲存储器可以暂时储存经由主机接口1130从外部传送的数据、或者暂时储存经由存储器接口1150从存储器件1200传送的数据。另外，控制器1100还可以包括储存代码数据的ROM，以作为与主机的接口。
由于根据本发明的一个实施例的存储系统1000包括具有增加的集成度的存储器件1200，所以还可以增加存储系统1000的集成度。
图8是说明根据本发明的一个实施例的存储系统的配置的框图。在下文中，省略与先前描述的实施例共同的内容的描述。
如图8中所示，根据本发明的一个实施例的存储系统1000’可以包括存储器件1200’和控制器1100。另外，控制器1100可以包括：RAM1110、CPU1120、主机接口1130、ECC电路1140和存储器接口1150。
存储器件1200’可以是非易失性存储器件。存储器件1200’可以是以上参照图1A至1D所述的半导体器件。另外，存储器件1200’可以包括：第一层叠结构，包括彼此交替形成的第一导电层和第一绝缘层；第一半导体图案，穿通第一层叠结构；耦接图案，与第一半导体图案耦接；以及缝隙，穿过第一层叠结构和耦接图案。由于存储器件1200’采用上述制造方法来形成和制造，所以将省略其详细描述。
另外，存储器件1200’可以是由多个存储器芯片组成的多芯片封装体。多个存储器芯片可以被分成多个组。多个组可以经由第一通道CH1至第k通道CHk与控制器1100通信。另外，包括在单个组中的存储器芯片可以适于经由公共通道与控制器1100通信。存储系统1000’可以被修改，使得单个存储器芯片可以与单个通道耦接。
如上所述，根据本发明的一个实施例，由于存储系统1000’包括具有改善特性(例如，单元电流)的存储器件1200’，所以还可以改善存储系统1000’的特性。另外，还可以通过使用多芯片封装形成存储器件1200’来增加存储系统1000’的数据储存容量和驱动速度。
图9是说明根据本发明的一个示例性实施例的计算系统的配置的框图。在下文中，省略与先前描述的实施例共同的内容的描述。
如图9中所示，根据本发明的一个实施例的计算系统2000可以包括：存储器件2100、CPU2200、随机存取存储器(RAM)2300、用户接口2400、电源2500和系统总线2600。
存储器件2100可以储存经由用户接口2400输入的数据、和通过CPU2200处理的数据。另外，存储器件2100可以与CPU2200、RAM2300、用户接口2400和电源2500电耦接。例如，存储器件2100可以经由控制器(未示出)与系统总线2600耦接，或者与系统总线2600直接耦接。当存储器件2100与系统总线2600直接耦接时，可以通过CPU2200和RAM2300来执行控制器的功能。
存储器件2100可以是非易失性存储器。另外，存储器件2100可以是以上参照图1A至图6E所述的半导体存储器件。存储器件2100可以包括：层叠结构，包括台阶式层叠的第一导电层和插入在第一导电层之间的第一绝缘层，其中第一绝缘层包括形成在第一导电层之下的切口；焊盘，与暴露在层叠结构的侧壁上的第一导电层耦接；以及内衬层，形成在焊盘的整个表面上并且填充切口。由于存储器件2100采用上述方式形成和制造，所以将省略其详细描述。
另外，如以上参照图8所述，存储器件2100可以是由多个存储器芯片组成的多芯片封装体。
具有上述配置的计算系统2000可以是如下的电子设备的各种部件之一：电子设备诸如计算机、超级移动个人计算机(UMPC)、工作站、网络书、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑盒子、数码照相机、三维(3D)电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、在无线环境中用于发送/接收信息的设备、用于家庭网络的各种电子设备之一、用于计算机网络的各种电子设备之一、用于远程信息处理网络的各种电子设备之一、射频识别(RFID)设备、和/或用于计算系统的各种设备之一等。
如上所述，由于根据本发明的一个实施例的计算系统2000包括具有增强的集成度的存储器件2100，所以可以相应地增加计算系统2000的集成度。
图10是说明根据本发明的一个实施例的计算系统的框图。
如图10中所示，根据本发明的一个实施例的计算系统3000可以包括具有操作系统3200、应用3100、文件系统3300和转换层3400的软件层。另外，计算系统3000可以包括诸如存储器件3500的硬件层。
操作系统3200管理计算系统3000的软件和硬件资源。操作系统3200可以控制中央处理单元的程序执行。应用3100可以包括计算系统3000执行的各种应用程序。应用3100可以是通过操作系统3200执行的功用。
文件系统3300可以指被配置成管理在计算系统3000中存在的数据和文件的逻辑结构。文件系统3300可以根据规则来组织被储存在存储器件3500中的文件或数据。可以根据用于计算系统3000中的操作系统3200来确定文件系统3300。例如，当操作系统3200是基于微软Windows的系统时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。另外，当操作系统3200是基于Unix/Linux的系统时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
图10以单独的块来说明操作系统3200、应用3100和文件系统3300。然而，应用3100和文件系统3300可以包括在操作系统3200中。
转换层3400可以响应于来自文件系统3300的请求而将地址转换成适于存储器件3500。例如，转换层3400可以将由文件系统3300产生的逻辑地址转换成存储器件3500的物理地址。逻辑地址和物理地址的映射信息可以被储存在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)或通用闪存储存链路层(ULL)等。
存储器件3500可以是非易失性存储器。存储器件3500可以是以上参照图1A至图6E描述的半导体存储器件。另外，存储器件3500可以包括：层叠结构，包括台阶式层叠的第一导电层和插入在第一导电层之间的第一绝缘层，其中第一绝缘层包括形成在第一导电层之下的切口；焊盘，与暴露在层叠结构的侧壁上的第一导电层耦接；以及内衬层，形成在焊盘的整个表面上并且填充切口。由于存储器件3500采用上述方式来形成和制造，所以将省略其详细描述。
具有上述配置的计算系统3000可以被分成在上层区中操作的操作系统层和在下级区中操作的控制层。应用3100、操作系统3200和文件系统3300可以包括在操作系统层中并且通过操作存储器来驱动。另外，转换层3400可以包括在操作系统层或控制器层中。
如上所述，由于根据本发明的一个实施例的计算系统3000包括具有增加的集成度的存储器件3500，所以也可以改善计算系统3000的数据储存容量。
根据本发明的一个实施例，当形成接触插塞时，可以防止桥接。另外，由于选择性地增加层叠的栅电极的端部的厚度，所以可以降低层叠结构的高度。因此，可以增加半导体器件的集成度。
尽管已参照特定的实施例描述了本发明，但对于本领域的技术人员显然的是，在不脱离在所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
层叠结构，包括台阶式层叠的第一导电层和插入在所述第一导电层之间的第一绝缘层，其中，切口形成在所述第一导电层之下，并且所述第一导电层中的每个包括被位于其之上的第一导电层覆盖的第一区和从所述第一区延伸的第二区；
接触焊盘，与相应的所述第一导电层的所述第二区耦接；以及
内衬层，形成在所述接触焊盘上并且填充所述切口。
技术方案2.如技术方案1所述的半导体器件，还包括第二绝缘层，插入在相应的所述第一导电层的所述第二区和所述接触焊盘之间。
技术方案3.如技术方案2所述的半导体器件，还包括：
缝隙，位于相邻的层叠结构之间；
凹槽，形成在经由所述缝隙暴露出的所述第一导电层、所述第二绝缘层和所述接触焊盘中；以及
耦接图案，形成在所述凹槽中，并且将位于所述第二绝缘层之上的所述接触焊盘与位于所述第二绝缘层之下的所述第一导电层耦接。
技术方案4.如技术方案1所述的半导体器件，其中，所述切口在所述焊盘之间延伸。
技术方案5.如技术方案1所述的半导体器件，其中，所述第一导电层和所述接触焊盘包括相同的材料。
技术方案6.如技术方案1所述的半导体器件，其中，所述第一导电层和所述接触焊盘被连接为单层。
技术方案7.如技术方案1所述的半导体器件，其中，所述第一导电层和所述接触焊盘包括不同的材料。
技术方案8.如技术方案7所述的半导体器件，其中，所述第一导电层包括多晶硅层，而所述接触焊盘包括金属层。
技术方案9.如技术方案1所述的半导体器件，其中，所述接触焊盘包围相应的所述第一导电层的所述第二区的顶表面和侧壁。
技术方案10.如技术方案9所述的半导体器件，其中，所述接触焊盘从所述第一导电层的所述顶表面沿着对角线方向延伸。
技术方案11.如技术方案1所述的半导体器件，其中，所述接触焊盘形成在相应的所述第一导电层的所述第二区之上。
技术方案12.如技术方案11所述的半导体器件，其中，所述接触焊盘从所述第一导电层的所述顶表面沿着与所述第一导电层的所述顶表面垂直的方向延伸。
技术方案13.如技术方案1所述的半导体器件，其中，所述接触焊盘中的每个包括：
第二绝缘层，形成在所述第一导电层的所述第二区的表面上；以及
第二导电层，包围所述第一导电层的顶表面和侧壁，所述第二绝缘层插入在所述第一导电层和所述第二导电层之间。
技术方案14.如技术方案1所述的半导体器件，其中，所述接触焊盘中的每个包括：
第2-1绝缘层，形成在所述第一导电层的所述第二区的表面上；
第2-1导电层，包围所述第一导电层的所述第二区的顶表面和侧壁，所述第2-1绝缘层插入在所述第一导电层和所述第2-1导电层之间；
第2-2绝缘层，形成在所述第2-1导电层的表面上；以及
第2-2导电层，包围所述第2-1导电层的顶表面和侧壁，所述第2-2绝缘层插入在所述第2-1导电层和所述第2-2导电层之间。
技术方案15.如技术方案1所述的半导体器件，其中，所述接触焊盘中的每个包括：
第二绝缘层，形成在所述第一导电层的所述第二区之上；以及
第二导电层，形成在所述第二绝缘层之上。
技术方案16.如技术方案1所述的半导体器件，其中，所述接触焊盘中的每个包括：
第二绝缘层，形成在所述第一导电层的所述第二区之上；以及
第二导电层，包围所述第二绝缘层的顶表面和侧壁并且与所述第一导电层的顶表面接触。
技术方案17.一种半导体器件，包括：
层叠结构，包括台阶式层叠的第一导电层和插入在所述第一导电层之间的第一绝缘层，其中，所述层叠结构包括台阶状的侧壁；以及
接触焊盘，形成在暴露在所述层叠结构的侧壁上的所述第一导电层之上，其中，所述接触焊盘中的每个包括交替层叠的一个或更多个第二导电层和一个或更多个第二绝缘层。
技术方案18.如技术方案17所述的半导体器件，其中，切口形成在所述第一导电层之下并且在所述焊盘之间延伸。
技术方案19.如技术方案17所述的半导体器件，还包括内衬层，形成在所述接触焊盘上并且插入在形成有所述接触焊盘的接触区的所述第一导电层之下。
技术方案20.如技术方案17所述的半导体器件，还包括：
缝隙，位于相邻的层叠结构之间；
凹槽，形成在经由所述缝隙暴露出的所述第一导电层、所述第二绝缘层和所述第二导电层中；以及
耦接图案，形成在所述凹槽中并且将位于所述第二绝缘层之上的所述接触焊盘与位于所述第二绝缘层之下的所述第一导电层耦接。
技术方案21.一种半导体器件，包括：
层叠结构，包括台阶式层叠的第一导电层和插入在所述第一导电层之间的第一绝缘层，其中，所述第一导电层中的每个包括被位于其之上的第一导电层覆盖的第一区和从所述第一区延伸的第二区；
接触焊盘，与相应的所述第一导电层的所述第二区耦接；以及
内衬层，形成在所述接触焊盘上，并且插入在所述第二区的相应的所述第一导电层之下。
技术方案22.如技术方案21所述的半导体器件，其中，所述第一绝缘层包括形成在所述第一导电层之下的切口，并且所述切口被所述内衬层填充。
技术方案23.一种制造半导体器件的方法，所述方法包括以下步骤：
形成包括台阶式层叠的第一材料层和插入在所述第一材料层之间的第二材料层的层叠结构，其中，所述第一材料层中的每个包括被位于其之上的第一材料层覆盖的第一区、和从所述第一区延伸的第二区；
通过部分地去除暴露在所述层叠结构的侧壁上的所述第二材料来在相应的所述第一材料层的所述第二区之下形成切口；以及
形成与相应的所述第一材料层的所述第二区耦接的第三材料图案。
技术方案24.如技术方案23所述的方法，还包括在相应的所述第一材料层的所述第二区的表面上形成第一绝缘层的步骤。
技术方案25.如技术方案23所述的方法，其中，形成所述第三材料图案的步骤包括以下步骤：
在相应的所述第一材料层的所述第二区上形成第三材料层；以及
去除形成在所述切口中的所述第三材料层以形成所述第三材料图案。
技术方案26.如技术方案23所述的方法，其中，形成所述第三材料图案的步骤包括以下步骤：
在相应的所述第一材料层的所述第二区的表面上形成第2-1绝缘层；
在所述第2-1绝缘层的表面上形成第3-1材料层；
通过去除形成在所述切口中的所述第3-1材料层来形成第3-1材料图案；
在所述第3-1材料图案的表面上形成第2-2绝缘层；
在所述第2-2绝缘层的表面上形成第3-2材料层；以及
通过去除形成在所述切口中的所述第3-2材料层来形成第3-2材料图案。
技术方案27.如技术方案23所述的方法，其中，形成所述第三材料图案的步骤包括以下步骤：
在相应的所述第一材料层的所述第二区的表面上形成第二绝缘层；
通过去除形成在所述切口中的所述第二绝缘层来形成第二绝缘图案；
在所述第二绝缘图案的表面上形成第三材料层；以及
通过去除形成在所述切口中的所述第三材料层来形成第三材料图案。
技术方案28.如技术方案23所述的方法，还包括在形成所述第三材料图案的步骤之后，在填充所述切口时，在所述第三材料图案的整个表面上形成内衬层。
技术方案29.如技术方案23所述的方法，还包括以下步骤：
通过经由位于相邻的层叠结构之间的缝隙去除所述第三材料图案来形成第一开口；以及
在所述第一开口中形成接触焊盘。
技术方案30.如技术方案29所述的方法，还包括以下步骤：
通过经由所述缝隙去除所述第一材料层来形成第二开口；以及
在所述第二开口中形成导电层。
技术方案31.如技术方案30所述的方法，还包括以下步骤：
通过将经由所述缝隙暴露出的所述接触焊盘和所述导电层刻蚀预定的厚度来形成凹槽；以及
在所述凹槽中形成耦接图案。

Claims (10)

1.一种半导体器件，包括：
层叠结构，包括台阶式层叠的第一导电层和插入在所述第一导电层之间的第一绝缘层，其中，切口形成在所述第一导电层之下，并且所述第一导电层中的每个包括被位于其之上的第一导电层覆盖的第一区和从所述第一区延伸的第二区；
接触焊盘，与相应的所述第一导电层的所述第二区耦接；以及
内衬层，形成在所述接触焊盘上并且填充所述切口。
2.如权利要求1所述的半导体器件，还包括第二绝缘层，插入在相应的所述第一导电层的所述第二区和所述接触焊盘之间。
3.如权利要求2所述的半导体器件，还包括：
缝隙，位于相邻的层叠结构之间；
凹槽，形成在经由所述缝隙暴露出的所述第一导电层、所述第二绝缘层和所述接触焊盘中；以及
耦接图案，形成在所述凹槽中，并且将位于所述第二绝缘层之上的所述接触焊盘与位于所述第二绝缘层之下的所述第一导电层耦接。
4.如权利要求1所述的半导体器件，其中，所述切口在所述焊盘之间延伸。
5.如权利要求1所述的半导体器件，其中，所述第一导电层和所述接触焊盘包括相同的材料。
6.如权利要求1所述的半导体器件，其中，所述第一导电层和所述接触焊盘被连接为单层。
7.如权利要求1所述的半导体器件，其中，所述第一导电层和所述接触焊盘包括不同的材料。
8.一种半导体器件，包括：
层叠结构，包括台阶式层叠的第一导电层和插入在所述第一导电层之间的第一绝缘层，其中，所述层叠结构包括台阶状的侧壁；以及
接触焊盘，形成在暴露在所述层叠结构的侧壁上的所述第一导电层之上，其中，所述接触焊盘中的每个包括交替层叠的一个或更多个第二导电层和一个或更多个第二绝缘层。
9.一种半导体器件，包括：
层叠结构，包括台阶式层叠的第一导电层和插入在所述第一导电层之间的第一绝缘层，其中，所述第一导电层中的每个包括被位于其之上的第一导电层覆盖的第一区和从所述第一区延伸的第二区；
接触焊盘，与相应的所述第一导电层的所述第二区耦接；以及
内衬层，形成在所述接触焊盘上，并且插入在所述第二区的相应的所述第一导电层之下。
10.一种制造半导体器件的方法，所述方法包括以下步骤：
形成包括台阶式层叠的第一材料层和插入在所述第一材料层之间的第二材料层的层叠结构，其中，所述第一材料层中的每个包括被位于其之上的第一材料层覆盖的第一区、和从所述第一区延伸的第二区；
通过部分地去除暴露在所述层叠结构的侧壁上的所述第二材料来在相应的所述第一材料层的所述第二区之下形成切口；以及
形成与相应的所述第一材料层的所述第二区耦接的第三材料图案。
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