CN105023927B - 具有三维结构的半导体器件及其制造方法 - Google Patents

具有三维结构的半导体器件及其制造方法 Download PDF

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Abstract

一种半导体器件包括：半导体图案；导电层，每个导电层包括半导体图案穿通的第一部分和具有大于第一部分的厚度的第二部分，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案以及形成在第一阻挡图案中且具有相对于第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。

Description

具有三维结构的半导体器件及其制造方法
相关申请的交叉引用
本发明要求2014年4月16日提交的申请号为10-2014-0045557的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本发明的各种实施例涉及半导体器件，并且更具体地涉及具有三维(3D)结构的半导体器件及其制造方法。
背景技术
非易失性存储器件即使在未通电时也能够保持其中储存的数据。在硅衬底上制造为单层的二维存储器件已接近用于提高集成度的物理极限。因此，已提议使3D非易失性存储器件具有在硅衬底上沿垂直方向层叠的存储器单元。
3D非易失性存储器件包括彼此交替层叠的层间绝缘层和栅电极，以及将层间绝缘层和栅电极穿通的沟道层。存储器单元沿沟道层层叠。通过交替层叠例如氧化层的多个层间绝缘层和诸如氮化层的多个牺牲层、然后使用多个导电层来替换牺牲层以形成层叠的栅电极，来制造3D非易失性存储器件。
然而，使用导电层来替换牺牲层可能是困难的工艺。在替换牺牲层的工艺之后，反应气体可能保留在层叠结构中且可能损坏导电层。结果，存储器件的特性可能会恶化。
发明内容
本发明的各种实施例针对能够保证器件特性的半导体器件及其制造方法。
根据本发明的一个示例性实施例的半导体器件可以包括：半导体图案；导电层，每个导电层包括第一部分和第二部分，半导体图案穿通第一部分，第二部分具有大于第一部分的厚度，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案和形成在第一阻挡图案中且具有相对第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。
根据本发明的另一个实施例的半导体器件可以包括：以台阶式层叠的绝缘层；设置在绝缘层之间的导电层，其中，每个导电层包括与单元区相对应且被上部导电层覆盖的第一部分、与焊盘区相对应的第二部分、以及与连接区相对应并且位于第一部分和第二部分之间的第三部分，并且其中，第一部分和第三部分的每个导电层包括与第二部分的每个导电层不同的材料；沟道层，其穿通每个导电层的第一部分；以及接触插塞，其连接至每个导电层的第二部分。
根据本发明的一个实施例的制造半导体器件的方法可以包括：形成层叠结构，所述层叠结构包括半导体图案以及交替层叠以包围半导体图案的第一材料层和第二材料层；形成穿通层叠结构的缝隙；通过经由缝隙去除第一材料层来形成第一开口；在第一开口和缝隙中形成第一阻挡层；在形成有第一阻挡层的第一开口和缝隙中形成第三材料层，其中第三材料层具有相对于第一阻挡层的刻蚀选择性，并且包括位于第一开口中的接缝；形成填充接缝的牺牲图案；通过部分地刻蚀形成在第一开口中的第一阻挡层、第三材料层以及牺牲图案来形成第二开口；以及在第二开口中形成导电图案。
附图说明
图1A是说明根据本发明的一个实施例的半导体器件的立体图；
图1B是说明图1A中所示的半导体器件中包括的导电层的结构的实例的布局图；
图1C是说明图1B中所示的导电层的结构沿A-A’的布局图；
图1D是说明图1B中所示的导电层的结构沿B-B’的布局图；
图1E是说明图1B中所示的导电层的结构沿C-C’的布局图；
图2A是说明图1A中所示的半导体器件中包括的导电层的结构的另一个实例的布局图；
图2B是说明图2A中所示的导电层的结构沿A-A’的布局图；
图2C是说明图2A中所示的导电层的结构沿B-B’的布局图；
图2D是说明图2A中所示的导电层的结构沿C-C’的布局图；
图3A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图3B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图4A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图4B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图5A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图5B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图6A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图6B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图7A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图7B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图8A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图8B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图9A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图9B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图10A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图10B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图11是说明根据本发明的一个实施例的存储系统的框图；
图12是说明根据本发明的一个实施例的存储系统的框图；
图13是说明根据本发明的一个实施例的计算系统的框图；以及
图14是说明根据本发明的一个实施例的计算系统的框图。
具体实施方式
在下文中，将参照附图详细描述本发明的各种示例性实施例。
附图可能不一定按比例，并且在一些情况下，附图中的至少一些结构的比例可能被夸大以清楚地说明所描述的实例或实施方式的某些特征。在附图或说明书中呈现具有为多层结构的两层或更多层的特定实例时，所示的这些层的相对位置关系或布置这些层的顺序反映所描述的或所说明的示例的特定实施方式，并且也可能存在不同的相对位置关系或布置层的顺序。另外，所描述的或所说明的多层结构的实例可能未反映特定多层结构中存在的所有层，例如，在两个所示的层之间可以存在一个或更多个另外的层。作为特定实例，当所描述的或所说明的多层结构中的第一层被称作为在第二层“上”或“之上”、或在衬底“上”或“之上”时，第一层可以是直接形成在第二层或衬底上，但也可以表示在第一层和第二层或衬底之间可以存在一个或更多个其他中间层的结构。还应注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要在句中未被特意提及，单数形式可以包括复数形式。
在附图中，为了图示的简洁，部件的厚度和距离与实际的物理厚度和间隔相比被夸大。在以下说明中，已知相关功能和组成的详细描述可能被省略以避免对本发明主题的不必要混淆。在本说明书和附图中，相似的附图标记表示相似的元件。
图1A是说明根据本发明的一个实施例的半导体器件的立体图。
如在图1A中所示，半导体器件可以包括：层叠结构ST，其中导电层10和绝缘层14交替形成在层叠结构ST中；以及半导体图案15，其穿通层叠结构ST。导电层10可以是诸如单元晶体管和存储器单元的栅电极，或选择线或字线。此外，半导体图案15可以是沟道层。
每个导电层10包括：第一部分R1，其包围半导体图案15；以及第二部分R2，其自第一部分R1延伸。每个导电层10的第二部分R2可以具有大于第一部分R1的厚度，即，T2>T1。例如，第一部分R1可以与存储器单元所位于的单元区相对应，第二部分R2可以与连接至接触插塞(contact plug)的焊盘区相对应。上部导电层可以被层叠为覆盖下部导电层10的第一部分R1并且暴露出导电层10的第二部分R2。
每个导电层10还可以包括位于第一部分R1和第二部分R2之间的第三部分R3。第三部分R3可以具有与第一部分R1大体相同的厚度。例如，第三部分(R3)可以与位于单元区和焊盘区之间的连接区相对应。上部导电层10可以被层叠为覆盖下部导电层10的第一部分R1和第三部分R3，并且暴露出下部导电层10的第二部分R2。此外，下部导电层10的第三部分R3可以位于上部导电层10的第二部分R2和第三部分R3之下。在具有上述结构的半导体器件中，下部导电层10具有大于上部导电层10的长度，并且下部导电层10的第三部分R3可以具有大于上部导电层10的第三部分R3的长度。例如，上部导电层10的第一部分R1和下部导电层10的第一部分R1具有相同的长度，而下部导电层10的第三部分R3具有大于上部导电层10的第三部分R3的长度。
在图1A中，示出了位于最下部分的导电层10的第一部分R1至第三部分R3，并且所述导电层10的第一部分R1至第三部分R3被限定为具有不同长度。此外，最上部导电层10可以不包括第三部分R3。
图1B至图1E是说明图1A中所示的半导体器件中包括的导电层10的结构的实例的图。图1B是布局图，图1C是沿A-A’的截面图，图1D是沿B-B’的截面图，以及图1E是沿C-C’的截面图。在下文中，省略了先前描述的一般功能和实施例的详细描述。
如在图1B中所示，在导电层10中，第一部分R1和第三部分R3可以具有大体相同的结构，而第一部分R1和第二部分R2可以具有不同结构。即，第一部分R1和第三部分R3可以由相同材料形成，而第一部分R1和第二部分R2可以由不同材料形成。例如，导电层10的第一部分R1和第三部分R3可以包括阻挡图案11和位于阻挡图案11中的材料图案12，而导电层10的第二部分R2可以包括导电图案13。
此外，导电层10可以具有中心区CR和位于中心区CR两侧的侧区SR。形成在第二部分R2中的导电图案13可以延伸至第一部分R1和第三部分R3的侧区SR。阻挡图案11和材料图案12形成在第一部分R1和第三部分R3的中心区CR中，导电图案13形成在第一部分R1和第三部分R3的侧区SR中。
材料图案12可以包括具有相对于阻挡图案11的刻蚀选择性的材料。例如，材料图案12可以包括氧化物、氮化物、氧化硅、氮化硅、多晶硅、锗和锗硅中的至少一种。阻挡图案11可以包括钛，氮化钛，钽和氮化钽中的至少一种。此外，导电图案13可以包括钨和氮化钨中的至少一种。
如在图1C中所示，至少一个半导体图案15穿通第一部分R1。例如，半导体图案15可以穿通图1B中所示的第一部分R1的中心区CR或图1B中所示的中心区CR的边界和侧区SR的边界。
如在图1D和图1E中所示，接触插塞CP连接至导电层10的第二部分R2。通过将接触插塞连接至相对较厚的第二部分R2，可以保证覆盖余量且防止导电层10穿孔和形成桥。图1D说明了接触插塞CP位于第二部分R2的侧面。然而，接触插塞CP可以位于第二部分R2的中心。
尽管在图1B至图1D中未示出，但导电层10可以在其一部分中包括气隙。例如，气隙可以位于第一部分R1至第三部分R3的中心区CR中或位于材料图案12内。
图2A至图2D是说明图1A中所示的导电层10的结构的另一个实例的图。图2A是布局图，图2B是沿A-A’的截面图，图2C是沿B-B’的截面图，以及图2D是沿C-C’的截面图。以下，将省略先前描述的一般功能和实施例的描述。
如在图2A至图2D中所示，导电层10可以包括：阻挡图案11，其填充第一部分R1和第三部分R3；以及导电图案13，其形成在第二部分R2中。此外，第一部分R1和第三部分R3的中心区CR可以被阻挡图案11填充，导电图案13可以形成在侧区SR中。尽管在这些附图中未示出，但气隙可以位于阻挡图案11中。
图3A和图3B至图10A和图10B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A是沿图1A的A-A’截取的截面图，图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B是沿图1A的B-B’截取的截面图。以下，将省略先前描述的一般功能和实施例的详细描述。
如在图3A和图3B中所示，交替形成多个第一材料层31和多个第二材料层32。第一材料层31可以形成诸如选择晶体管和存储器单元晶体管的栅电极，第二材料层32可以形成与层叠的栅电极电断开的绝缘层。
第一材料层31可以包括具有高于第二材料层32的刻蚀选择性的材料。例如，第一材料层31可以形成为包括氮化物的牺牲层，第二材料层32可以形成为包括氧化物的绝缘层。可替选地，第一材料层31可以形成为包括氮化物的第一牺牲层，第二材料层32可以形成为包括氧化物的第二牺牲层。
此外，第一材料层31可以形成为具有与第二材料层32相同的厚度，或与第二材料层32不同的厚度。根据本发明的一个实施例，可以选择性地增加导电层的第二部分的厚度。因此，当形成层叠结构ST时，第一材料层31可以具有小于第二材料层32的厚度，使得层叠结构的总高度可以被减小，且可以更容易地减少制造工艺。
随后，形成穿通层叠结构ST的半导体图案33。例如，形成穿通第一材料层31和第二材料层32的孔H，然后在孔H中形成半导体图案33。半导体图案33可以具有开放的中心、填充的中心或其组合。开放的中心可以使用绝缘层填充。此外，在形成半导体图案33之前，可以在孔H中形成电介质层(未示出)。例如，电介质层可以包括电荷阻挡层、数据存储层和隧道绝缘层中的至少一个。数据存储层可以包括多晶硅、氮化物、相变材料和纳米点(nanodot)等。
随后，形成穿通第一材料层31和第二材料层32的缝隙SL，且缝隙SL可以具有足够的深度以暴露出所有的第一材料层31。此外，缝隙SL可以形成为诸如线形或岛形的各种形状。
尽管在附图中未示出，但在形成缝隙SL之前或之后，可以以台阶式来将层叠结构ST的侧壁图案化。例如，每个台阶可以包括上部第二材料层32和下部第一材料层31。此外，每个第一材料层31包括在图1中所示的第一部分R1和第三部分R3以及在图1中所示的第二部分R2。第二部分R2中的第一材料层31可以延伸超出上部第一材料层31。
如在图4A和图4B中所示，去除由缝隙SL暴露出的第一材料层31以形成第一开口OP1。第一开口OP1具有第一厚度T3。由于经由缝隙SL来去除第一材料层31，随着第一开口OP1更靠近缝隙SL，第一开口OP1的厚度可以增加。即，随着第二材料层32更靠近缝隙SL，第二材料层32的厚度可以减小，使得第二材料层32可以具有梯形。
随后，选择性地增加每个第一开口OP1的第二部分R2的厚度，即，T4>T3。如图1中所示，选择性地增加与台阶式图案化的第二部分R2相对应的部分的厚度。例如，将第二材料层32的以台阶式图案化且暴露出的第二部分R2掺入杂质。由于掺入杂质的区域可以具有比未掺杂的区域更高的刻蚀速率，当第一材料层31被去除时，第二材料层32的掺杂区域也可以被去除。因此，第二部分R2的第一开口OP1可以具有比第一部分R1和第三部分R3更大的厚度，即，T4>T3。
如在图5A和图5B中所示，在图4A和图4B中所示的第一开口OP1中形成第一阻挡层34。第一阻挡层34可以沿着第一开口OP1的内表面和缝隙SL形成。例如，第一阻挡层34包括钛，氮化钛，钽和氮化钽中的至少一种。可以在形成第一阻挡层34之前形成电介质层(未示出)。电介质层可以包括电荷阻挡层、数据存储层和隧道绝缘层中的至少一个。电介质层可以包括多晶硅、氮化物、相变材料、纳米点等。
随后，在形成有第一阻挡层34的第一开口OP1中形成具有相对于第一阻挡层34的刻蚀选择性的第三材料层35。第三材料层35可以沿着第一开口OP1的内表面和缝隙SL形成。第三材料层35可以包括氧化物、氮化物、氧化硅、氮化硅、多晶硅、锗和锗硅中的至少一种。
第三材料层35可以包括沿着第一开口OP1的厚度在一部分中的接缝S(seam)。例如，在如图4B中所示的具有相对较小厚度T3的第一部分R1和第三部分R3中，第三材料层35包括完全填充第一开口OP1的中心且位于侧面的接缝S。另外，在如图4B中所示的具有相对较大厚度T4的第二部分R2中，第三材料层35被形成为具有沿着第一阻挡层34的表面的均匀厚度，且未完全填充第一开口OP1。接缝S的深度可以根据第一开口OP1的厚度而不同。
随后，在形成有第三材料层35的第一开口OP1中形成牺牲层36。牺牲层36可以沿着第一开口OP1的内表面和缝隙SL形成。例如，牺牲层36可以包括钛，氮化钛，钽和氮化钽中的至少一种。
在具有相对较小厚度T3的第一部分R1和第三部分R3中，牺牲层36被形成为填充第三材料层35中的接缝S。此外，在具有相对较大厚度T4的第二部分R2中，牺牲层36被形成为具有沿着开口OP1的表面的均匀厚度，且未完全填充第一开口OP1(见附图标记“C”)。
如在图6A和图6B中所示，部分地刻蚀图5A和图5B中所示的牺牲层36，使得第三材料层35被暴露。例如，使用干法刻蚀或清洁工艺来选择性地刻蚀牺牲层36。从第一部分R1和第三部分R3中去除缝隙SL中的牺牲层36。然而，不去除填充第三材料层35的接缝S的牺牲层36。结果，形成填充图5A中所示的第三材料层35的接缝S的牺牲图案36A。由于牺牲层36未完全填充第二部分R2中的第一开口OP1，所以更大的区域暴露于刻蚀气体。由于牺牲层36以相对较快的速度被刻蚀，因此可以从第二部分R2中完全去除牺牲层36，并且可以暴露出第一开口OP1中的第三材料层35。
如在图7A和图7B中所示，部分地刻蚀第三材料层35以形成初步第三材料图案35A。例如，通过使用干法刻蚀或清洁工艺来刻蚀第三材料层35，在第一部分R1和第三部分R3中形成初步第三材料图案35A。通过刻蚀形成在缝隙SL中的第三材料层35，在每个第一开口OP1中形成初步材料图案35A。由于第三材料层35以相对较快的速度从第二部分R2刻蚀，所以第三材料层35可以被完全去除，并且可以被暴露出第一开口OP1中的第一阻挡层34。
如在图8A和图8B中所示，刻蚀图7A和图7B中所示的第一阻挡层34和牺牲图案36A。例如，可以使用湿法刻蚀工艺刻蚀第一阻挡层34和牺牲图案36A。在第一部分R1和第三部分R3中，形成第一阻挡图案34A且去除牺牲图案36A。在第二部分R2中，可以去除所有的第一阻挡层34以形成第二开口OP2。
如在图9A和图9B中所示，可以通过刻蚀图8A和图8B中所示的初步材料图案35A来形成材料图案35B，使得形成第三开口OP3。第二开口OP2和第三开口OP3是形成有导电图案的区域。位于每个层级的第二开口OP2和第三开口OP3可以互相连接。此外，根据刻蚀条件，材料图案35B可以相对于第一阻挡图案34A突出，或第一阻挡图案34A可以相对于材料图案35B突出。
如在图10A和图10B中所示，在图9A和图9B中所示的第二开口OP2和第三开口OP3中形成导电图案38。在形成导电图案38之前，可以在第二开口OP2和第三开口OP3中形成第二阻挡图案37。第二阻挡图案37可以包括钛，氮化钛，钽和氮化钽中的至少一种。此外，导电图案38可以包括钨和氮化钨中的至少一种。
当第三材料图案35B相对于第一阻挡图案34A突出时，将第二阻挡图案37形成为包围材料图案35B的突出区域。即，材料图案35B的一部分可以相对于第一阻挡图案34A突出，且可以嵌入至第二阻挡图案37中。
尽管在附图中未示出，但当第一材料层31是第一牺牲层、且第二材料层32是第二牺牲层时，可以执行使用绝缘层来替换第二材料层32的额外工艺。例如，在通过经由缝隙SL去除第二材料层32来形成开口之后，可以在开口中形成绝缘层。
此外，取代形成第三材料层35，可以将第一阻挡层34形成得非常厚。另外，可以形成以上参照前述图2A至图2C来描述的导电层。
图11是说明根据本发明的一个实施例的存储系统1000的框图。
如在图11中所示，存储系统1000可以包括存储器件1200和控制器1100。
存储器件1200可以储存具有各种数据格式的数据信息，所述各种数据格式诸如文本、图形、软件代码等。存储器件1200可以是非易失性存储器，且可以包括以上在图1至图10B中描述的结构。此外，存储器件1200可以包括：半导体图案；导电层，每个导电层包括半导体图案穿通的第一部分和具有大于第一部分的厚度的第二部分，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案和形成在第一阻挡图案中并且具有相对于第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。由于存储器件1200的结构和制造方法与上述相同，所以将省略进一步的描述。
控制器1100可以耦接至主机和半导体存储器件1200。控制器1100可以响应于来自主机的请求而访问半导体存储器件1200。例如，存储器控制器1100可以控制半导体存储器件1200的读取、写入、擦除和后台操作。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1150和错误校正码块1140。
RAM 1110可以作为以下至少一种：处理单元1120的操作存储器、半导体存储器件1200和主机之间的高速缓冲存储器、半导体存储器件1200和主机之间的缓冲存储器。此外，可以使用只读存储器(ROM)代替RAM 1110。
CPU 1120可以控制控制器1100的整体操作。例如，CPU 1120可以包括固件，诸如储存在RAM 1110中的快闪转换层(FTL)。
主机接口1130可以执行与主机的接口。例如，控制器1100可以经由各种接口协议之一与主机通信，所述各种接口协议包括：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议。
ECC电路1140可以使用错误校正码(ECC)电路1140来检测从存储器件1200读出的数据中包括的错误，然后校正该错误。
存储器接口1150可以执行与存储器件1200的连接。例如，存储器接口1150包括与非(NAND)快闪存储器接口或或非(NOR)快闪存储器接口。
控制器1100还可以包括用于暂时储存数据的缓冲存储器(未示出)。缓冲存储器可以暂时储存经由主机接口1130从外部发送的数据或暂时储存经由存储器接口1150从存储器件1200发送的数据。此外，控制器1110还可以包括用于储存与主机接口的码数据的ROM。
由于存储系统1000包括集成度改善的存储器件1200，所以存储系统1000的集成度可以改善。
图12是说明根据本发明的一个实施例的存储系统1000的框图。在下文中，将省略先前描述的一般功能和实施例的详细描述。
如在图12中所示，存储系统1000可以包括存储器件1200’和控制器1100。此外，控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
存储器件1200’可以是非易失性存储器，并且可以包括以上参照图1至图10B描述的存储串。此外，存储器件1200’可以包括：半导体图案；导电层，每个导电层包括半导体图案穿通的第一部分和具有比第一部分更大的厚度的第二部分，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案和形成在第一阻挡图案中并且具有相对于第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。由于存储器件1200’的结构和制造方法与前述相同，所以省略其进一步的描述。
此外，存储器件1200’可以是由多个存储器芯片构成的多芯片封装体。存储器芯片被划分为多个组，所述多个组被配置成经由1至k通道CH1至CHk与控制器1100通信。此外，属于一个组的存储器芯片可以经由公共通道与控制器1100通信。可以修改存储系统1000’，使得一个存储器芯片连接至一个通道。
如上所述，由于存储系统1000’包括具集成度改善的存储器件1200’，所以存储系统1000’的集成度可以改善。由于存储器件1200’被配置为多芯片封装体，所以存储系统1000’的数据存储能力和驱动速度可以提高。
图13是说明根据本发明的一个实施例的计算系统2000的框图。在下文中，将省略先前描述的一般功能和实施例的详细描述。
如在图13中所示，计算系统2000可以包括存储器件2100、CPU 2200、RAM 2300、用户接口2400、电源2500和系统总线2600。
存储器件2100储存经由用户接口2400提供的数据和由CPU 2200处理的数据。此外，存储器件2100经由系统总线2600电连接至CPU 2200、RAM 2300、用户接口2400和电源2500。例如，存储器件2100可以直接或经由控制器(未示出)连接至系统总线2600。当存储器件2100直接连接至系统总线2600时，可以由CPU 2200和RAM 2300执行控制器的功能。
存储器件2100可以是非易失性存储器，以及可以包括上述参照图1至图10B描述的存储串。此外，存储器件2100可以包括：半导体图案；导电层，每个导电层包括半导体图案穿通的第一部分和具有大于第一部分的厚度的第二部分，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案和形成在第一阻挡图案中以及具有相对于第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。由于存储器件2100的结构和制造方法与前述相同，所以省略详细描述。
此外，如参照图12所述，存储器件2100可以是包括多个存储器芯片的多芯片封装体。
具有这种配置的计算系统2000可以用作以下电子设备的各种部件之一，所述电子设备诸如计算机、超移动PC(UMPC)、工作站、网络书、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑盒子、数码相机、3D电视、数字音频录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中发送/接收信息的设备，用于家庭网络的各种电子设备之一、用于计算机网络的各种电子设备之一、用于远程信息处理网络的各种电子设备之一、RFID设备和/或用于计算系统的各种设备之一等。
如上所述，由于根据本发明的实施例的计算系统2000包括具有集成度改善的存储器件，所以计算系统2000的数据存储能力可以改善。
图14是说明根据本发明的实施例的计算系统的框图。
如在图14中所示，根据本发明的实施例的计算系统3000包括操作系统3200、应用3100、文件系统3300和包括转换层3400的软件层。此外，计算系统3000包括诸如存储器件3500的硬件层。
操作系统3200可以管理计算系统3000的软件和硬件资源。操作系统3200可以控制中央处理单元的程序执行。应用3100可以包括由操作系统3200执行的各种应用程序。
文件系统3300可以涉及被配置成管理计算系统3000中存在的数据和文件的逻辑结构。文件系统3300可以根据规则来组织要储存在存储器件3500中的文件或数据。可以根据在计算系统3000中使用的操作系统3200来确定文件系统3300。例如，当操作系统3200是基于微软Windows的系统时，文件系统3300可以是文档分配表(FAT)或NT文件系统(NTFS)。另外，当操作系统3200是基于Unix/Linux的系统时，文件系统3300可以是扩展文件系统(EXT)、UNIX文件系统(UFS)或日志文件系统(JFS)。
图14以不同的块来说明操作系统3200、应用3100和文件系统3300。然而，应用3100和文件系统3300可以被包括在操作系统3200中。
转换层3400可以响应于来自文件系统3300的请求而转换地址以适于存储器件3500。例如，转换层3400可以将文件系统3300产生的逻辑地址转换成存储器件3500的物理地址。逻辑地址和物理地址的映射信息可以储存在地址转换表格中。例如，转换层3400可以是快闪转换层(FTL)、通用快闪存储链接层(ULL)等。
存储器件3500可以是非易失性存储器，以及可以包括上面参照图1至图10B描述的存储串。此外，存储器件3500可以包括：半导体图案；导电层，每个导电层包括半导体图案穿通的第一部分和具有大于第一部分的厚度的第二部分，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案和形成在第一阻挡图案中以及具有相对于第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。存储器件3500的结构和制造方法与前述相同，因而省略了进一步的描述。
具有上述配置的计算系统3000可以被划分成：操作系统层，其在上层区域中操作；以及控制器层，其在下层区域中操作。应用3100、操作系统3200和文件系统3300可以被包括在操作系统层中并且由操作存储器驱动。此外，转换层3400可以被包括在操作系统层或控制器层中。
如上所述，由于计算系统3000包括集成度改善的存储器件3500，所以计算系统3000的数据存储能力可以改善。
根据本发明的一个实施例，可以降低制造半导体器件的难度，并且防止在制造工艺期间损坏相邻的层。因此，可以确保半导体器件的特性。在附图和说明书中，公开了本发明的示例性实施例，尽管使用了特定术语，但它们仅用于一般和描述性意义，而非出于限制目的。关于本发明的范围，将在所附权利要求中列出。因此，本领域中的普通技术人员将理解的是，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以作出形式和细节上的各种改变。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
半导体图案；
导电层，每个导电层包括所述半导体图案穿通的第一部分和具有大于所述第一部分的厚度的第二部分，其中，每个导电层的所述第一部分包括包围所述半导体图案的第一阻挡图案以及形成在所述第一阻挡图案中并且具有相对于所述第一阻挡图案的刻蚀选择性的材料图案，每个导电层的所述第二部分包括导电图案；以及
接触插塞，其连接至每个导电层的所述第二部分。
技术方案2.如技术方案1所述的半导体器件，还包括第二阻挡图案，所述第二阻挡图案被包括在每个导电层的所述第二部分中且包围所述导电图案。
技术方案3.如技术方案1所述的半导体器件，其中，所述第一部分与单元区相对应，所述第二部分与焊盘区相对应。
技术方案4.如技术方案1所述的半导体器件，其中，所述材料图案包括非导电材料。
技术方案5.如技术方案1所述的半导体器件，其中，所述材料图案包括氧化物、氮化物、氧化硅、氮化硅、多晶硅、锗和锗硅中的至少一种。
技术方案6.如技术方案1所述的半导体器件，其中，所述第一阻挡图案包括钛、氮化钛、钽和氮化钽中的至少一种，所述导电图案包括钨和氮化钨中的至少一种。
技术方案7.如技术方案1所述的半导体器件，其中，所述导电层的下部导电层的第一部分被上部导电层覆盖，所述导电层的下部导电层的第二部分未被所述上部导电层覆盖。
技术方案8.如技术方案1所述的半导体器件，其中，所述导电图案部分地延伸至所述第一部分。
技术方案9.如技术方案8所述的半导体器件，其中，所述第二部分中包括的所述导电图案具有比所述第一部分中包括的所述导电图案更大的厚度。
技术方案10.如技术方案1所述的半导体器件，其中，每个导电层包括位于所述第一部分和所述第二部分之间的第三部分，并且所述导电层被层叠为使得下部导电层的所述第三部分位于上部导电层的所述第二部分之下。
技术方案11.一种半导体器件，包括：
绝缘层，其以台阶式层叠；
导电层，其设置在所述绝缘层之间，其中，每个导电层包括：第一部分，其与单元区相对应且被上部导电层覆盖；第二部分，其与焊盘区相对应；以及第三部分，其与连接区相对应且位于所述第一部分和所述第二部分之间，并且其中，每个导电层的所述第一部分和所述第三部分包括与所述第二部分不同的材料；
沟道层，其穿通每个导电层的所述第一部分；以及
接触插塞，其连接至每个导电层的所述第二部分。
技术方案12.如技术方案11所述的半导体器件，其中，所述第一部分和所述第三部分中的每个导电层包括：第一阻挡图案；以及材料图案，所述材料图案位于所述第一阻挡图案中且具有相对于所述第一阻挡图案的刻蚀选择性，并且每个导电层的所述第二部分包括导电图案。
技术方案13.如技术方案12所述的半导体器件，还包括形成在每个导电层的所述第二部分中并且包围所述导电图案的第二阻挡图案。
技术方案14.如技术方案11所述的半导体器件，其中，所述第一部分和所述第三部分中的每个导电层包括第一阻挡图案，并且导电图案被包括在所述第二部分中。
技术方案15.如技术方案11所述的半导体器件，其中，每个导电层的所述第二部分具有比每个导电层的所述第一部分和所述第三部分更大的厚度。
技术方案16.如技术方案11所述的半导体器件，
其中，所述导电层被层叠成使得下部导电层的所述第三部分位于上部导电层的所述第二部分之下。
技术方案17.一种制造半导体器件的方法，所述方法包括：
形成层叠结构，所述层叠结构包括半导体图案以及交替层叠以包围所述半导体图案的第一材料层和第二材料层；
形成穿通所述层叠结构的缝隙；
通过经由所述缝隙去除所述第一材料层来形成第一开口；
在所述第一开口和所述缝隙中形成第一阻挡层；
在形成有所述第一阻挡层的所述第一开口和所述缝隙中形成第三材料层，其中，所述第三材料层具有相对于所述第一阻挡层的刻蚀选择性，并且包括位于所述第一开口中的接缝；
形成填充所述接缝的牺牲图案；
通过部分地刻蚀形成在所述第一开口中的所述第一阻挡层、所述第三材料层和所述牺牲图案来形成第二开口；以及
在所述第二开口中形成导电图案。
技术方案18.如技术方案17所述的方法，其中，形成所述第二开口包括：
通过刻蚀由所述牺牲图案暴露出的所述第三材料层来形成初步第三材料图案；
通过刻蚀所述第一阻挡层的一部分来形成第一阻挡图案；
去除所述牺牲图案；以及
通过刻蚀由所述第一阻挡图案暴露出的所述初步第三材料图案来形成第三材料图案。
技术方案19.如技术方案17所述的方法，还包括：以台阶式将所述层叠结构的侧壁图案化，使得每个第一材料层的第一部分设置在上部第一材料层和下部第一材料层之间，并且暴露出从所述第一部分延伸的第二部分。
技术方案20.如技术方案19所述的方法，其中，每个第一开口包括设置在所述上部第二材料层和所述下部第二材料层之间的第三部分，以及从所述第三部分延伸且具有比所述第一部分更大的厚度的第四部分。
技术方案21.如技术方案20所述的方法，其中，所述第三材料层包括接缝，所述接缝位于所述第三部分的侧面中且具有开放所述第四部分的厚度。
技术方案22.如技术方案21所述的方法，其中，形成所述牺牲图案包括：
在所述第一开口和所述缝隙中形成牺牲层，使得所述牺牲层具有填充所述接缝且开放所述第四部分的厚度；以及
通过去除形成在所述缝隙和所述第四部分中的所述牺牲层来形成所述牺牲图案。
技术方案23.如技术方案20所述的方法，其中，在形成所述第四开口期间，完全去除形成在所述第四开口中的所述第一阻挡层和所述第三材料层。
技术方案24.如技术方案20所述的方法，其中，每个导电图案包括：第五部分，所述半导体图案穿通所述第五部分；第六部分，其从所述第五部分延伸且具有比所述第五部分更大的厚度；第七部分，其位于所述第五部分和所述第六部分之间。
技术方案25.如技术方案24所述的方法，还包括：形成连接至每个导电图案的所述第六部分的接触插塞。
技术方案26.如技术方案17所述的方法，还包括：在形成所述导电图案之前，形成包围所述导电图案的第二阻挡图案。

Claims (26)

1.一种半导体器件，包括：
半导体图案；
导电层，每个导电层包括所述半导体图案穿通的第一部分和具有大于所述第一部分的厚度的第二部分，其中，每个导电层的所述第一部分包括包围所述半导体图案的第一阻挡图案以及形成在所述第一阻挡图案中并且具有相对于所述第一阻挡图案的刻蚀选择性的材料图案，每个导电层的所述第二部分包括导电图案；以及
接触插塞，其连接至每个导电层的所述第二部分。
2.如权利要求1所述的半导体器件，还包括第二阻挡图案，所述第二阻挡图案被包括在每个导电层的所述第二部分中且包围所述导电图案。
3.如权利要求1所述的半导体器件，其中，所述第一部分与单元区相对应，所述第二部分与焊盘区相对应。
4.如权利要求1所述的半导体器件，其中，所述材料图案包括非导电材料。
5.如权利要求1所述的半导体器件，其中，所述材料图案包括氧化物、氮化物、多晶硅、锗和锗硅中的至少一种。
6.如权利要求1所述的半导体器件，其中，所述第一阻挡图案包括钛、氮化钛、钽和氮化钽中的至少一种，所述导电图案包括钨和氮化钨中的至少一种。
7.如权利要求1所述的半导体器件，其中，所述导电层的下部导电层的第一部分被上部导电层覆盖，所述导电层的下部导电层的第二部分未被所述上部导电层覆盖。
8.如权利要求1所述的半导体器件，其中，所述导电图案部分地延伸至所述第一部分。
9.如权利要求8所述的半导体器件，其中，所述第二部分中包括的所述导电图案具有比所述第一部分中包括的所述导电图案更大的厚度。
10.如权利要求1所述的半导体器件，其中，每个导电层包括位于所述第一部分和所述第二部分之间的第三部分，并且所述导电层被层叠为使得下部导电层的所述第三部分位于上部导电层的所述第二部分之下。
11.一种半导体器件，包括：
绝缘层，其以台阶式层叠；
导电层，其设置在所述绝缘层之间，其中，每个导电层包括：第一部分，其与单元区相对应且被上部导电层覆盖；第二部分，其与焊盘区相对应；以及第三部分，其与连接区相对应且位于所述第一部分和所述第二部分之间，并且其中，每个导电层的所述第一部分和所述第三部分包括与所述第二部分不同的材料；
沟道层，其穿通每个导电层的所述第一部分；以及
接触插塞，其连接至每个导电层的所述第二部分。
12.如权利要求11所述的半导体器件，其中，所述第一部分和所述第三部分中的每个导电层包括：第一阻挡图案；以及材料图案，所述材料图案位于所述第一阻挡图案中且具有相对于所述第一阻挡图案的刻蚀选择性，并且每个导电层的所述第二部分包括导电图案。
13.如权利要求12所述的半导体器件，还包括形成在每个导电层的所述第二部分中并且包围所述导电图案的第二阻挡图案。
14.如权利要求11所述的半导体器件，其中，所述第一部分和所述第三部分中的每个导电层包括第一阻挡图案，并且导电图案被包括在所述第二部分中。
15.如权利要求11所述的半导体器件，其中，每个导电层的所述第二部分具有比每个导电层的所述第一部分和所述第三部分更大的厚度。
16.如权利要求11所述的半导体器件，
其中，所述导电层被层叠成使得下部导电层的所述第三部分位于上部导电层的所述第二部分之下。
17.一种制造半导体器件的方法，所述方法包括：
形成层叠结构，所述层叠结构包括半导体图案以及交替层叠以包围所述半导体图案的第一材料层和第二材料层；
形成穿通所述层叠结构的缝隙；
通过经由所述缝隙去除所述第一材料层来形成第一开口；
在所述第一开口和所述缝隙中形成第一阻挡层；
在形成有所述第一阻挡层的所述第一开口和所述缝隙中形成第三材料层，其中，所述第三材料层具有相对于所述第一阻挡层的刻蚀选择性，并且包括位于所述第一开口中的接缝；
形成填充所述接缝的牺牲图案；
通过部分地刻蚀形成在所述第一开口中的所述第一阻挡层、所述第三材料层和所述牺牲图案来形成第二开口；以及
在所述第二开口中形成导电图案。
18.如权利要求17所述的方法，其中，形成所述第二开口包括：
通过刻蚀由所述牺牲图案暴露出的所述第三材料层来形成初步第三材料图案；
通过刻蚀所述第一阻挡层的一部分来形成第一阻挡图案；
去除所述牺牲图案；以及
通过刻蚀由所述第一阻挡图案暴露出的所述初步第三材料图案来形成第三材料图案。
19.如权利要求17所述的方法，还包括：以台阶式将所述层叠结构的侧壁图案化，使得每个第一材料层的第一部分设置在上部第一材料层和下部第一材料层之间，并且暴露出从所述第一部分延伸的第二部分。
20.如权利要求19所述的方法，其中，每个第一开口包括设置在上部第二材料层和下部第二材料层之间的第三部分，以及从所述第三部分延伸且具有比所述第一部分更大的厚度的第四部分。
21.如权利要求20所述的方法，其中，所述第三材料层包括接缝，所述接缝位于所述第三部分的侧面中且具有开放所述第四部分的厚度。
22.如权利要求21所述的方法，其中，形成所述牺牲图案包括：
在所述第一开口和所述缝隙中形成牺牲层，使得所述牺牲层具有填充所述接缝且开放所述第四部分的厚度；以及
通过去除形成在所述缝隙和所述第四部分中的所述牺牲层来形成所述牺牲图案。
23.如权利要求20所述的方法，其中，在形成所述第二开口期间，完全去除形成在所述第四部分中的所述第一阻挡层和所述第三材料层。
24.如权利要求20所述的方法，其中，每个导电图案包括：第五部分，所述半导体图案穿通所述第五部分；第六部分，其从所述第五部分延伸且具有比所述第五部分更大的厚度；第七部分，其位于所述第五部分和所述第六部分之间。
25.如权利要求24所述的方法，还包括：形成连接至每个导电图案的所述第六部分的接触插塞。
26.如权利要求17所述的方法，还包括：在形成所述导电图案之前，形成包围所述导电图案的第二阻挡图案。
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