CN105304637A - 互连结构、半导体器件及其制造方法 - Google Patents

互连结构、半导体器件及其制造方法 Download PDF

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Abstract

互连结构可以包括台阶式层叠的绝缘层和介于所述绝缘层之间的电介质层。所述互连结构可以包括分别介于所述绝缘层与所述电介质层的围绕式侧壁之间的导电层。所述互连结构可以包括接触插塞，其各自耦接到所述导电层中的一个。接触插塞可以至少部分地穿过所述电介质层。

Description

互连结构、半导体器件及其制造方法
相关申请的交叉引用
本申请主张2014年7月28日提申到韩国知识产权局的韩国专利申请第10-2014-0096003号的优先权，其穿过引用将其整体并入本文中。
技术领域
各种实施例总体涉及互连结构、半导体器件及其制造方法，更具体地说，涉及具有三维结构的互连结构、半导体器件及其制造方法。
背景技术
非易失性存储器件在没有电源供应的情况下保留存储的数据。具有单层制作在硅衬底之上的存储单元的二维存储器件当涉及增加其集成度时已达到其极限。因此，已经提出了具有以垂直方向层叠在硅衬底之上的存储单元的三维非易失性存储器件。
三维非易失性存储器件具备具有彼此交替地层叠的层间绝缘层和栅电极的结构，以及贯穿其通道层。存储单元可以沿着通道层来层叠。此外，所希望的存储单元可以通过将接触插塞耦接到层叠的字线来分别选择性地驱动。
然而，为了实现具有上述结构的三维非易失性存储器件，接触插塞被形成以具有不同的深度。在接触插塞的不同的深度可能使得更难以制造存储器件。此外，接触插塞可以穿过字线，以形成桥接。
发明内容
根据一实施例的一种互连结构可以包括：台阶式层叠的绝缘层；介于所述绝缘层之间的电介质层；以及导电层，其分别介于所述绝缘层与所述电介质层的围绕式侧壁之间。所述互连结构可以包括接触插塞，其各自耦接到所述导电层中的一个。所述接触插塞可以至少部分地穿过所述电介质层。
根据一实施例的半导体器件可以包括：第一层叠结构，其包括彼此交替层叠的第一绝缘层至第n绝缘层和第一电介质层至第n电介质层。所述半导体器件可以包括分别介于所述第一绝缘层至第n绝缘层与所述第一电介质层至第n电介质层的围绕式侧壁之间的第一导电层至第n导电层。N可以是2或更大的自然数。所述第一层叠结构可以具有台阶式结构，第二层叠结构包括：彼此交替地层叠的第一绝缘层至第2n绝缘层与第一电介质层至第2n电介质层，以及分别介于所述第一绝缘层至第2n绝缘层与所述第一电介质层至第2n电介质层的围绕式侧壁之间的第一导电层至第2n导电层。第n+1绝缘层至第2n绝缘层、第n+1电介质层至第2n电介质层与第n+1导电层至第2n导电层可以具有台阶式结构，以及狭缝绝缘层位于所述第一层叠结构与所述第二层叠结构之间。
根据一实施例的制造半导体器件的方法可以包括形成层叠结构，其包括台阶式层叠的绝缘层和介于所述绝缘层之间的牺牲层。所述方法可以包括通过部分地移除暴露在所述层叠结构的侧壁上的所述牺牲层以形成第一开口；以及形成层间绝缘层在所述层叠结构之上。所述层间绝缘层可以包括位在所述第一开口中的空隙。所述方法可以包括形成穿过所述层间绝缘层和所述层叠结构的狭缝；通过部分地移除穿过所述狭缝的所述牺牲层以形成第二开口；以及形成在所述第二开口中的导电层。
根据一实施例的互连结构可以包括台阶式层叠的绝缘层以及介于所述绝缘层之间的电介质层。所述互连结构可以包括导电层，其分别介于所述绝缘层与所述电介质层的围绕式侧壁之间。所述互连结构可以包括接触插塞，各自耦接到所述导电层中的一个。每个导电层可以包括围绕所述电介质层中的每个电介质层的末端侧壁的衬垫区域。
根据一实施例的互连结构可以包括上导电层，其包括上电介质层和围绕所述上电介质层的末端侧壁的衬垫区域。所述互连结构可以包括下导电层，其包括下电介质层和围绕所述下电介质层的末端侧壁的衬垫区域，所述下导电层位于所述上导电层之下。所述互连结构可以包括接触插塞，其耦接到所述上导电层的所述衬垫区域和所述下电介质层。
附图说明
图1A至1C是说明根据一实施例的互连结构的结构的表示的立体图。
图2A至2F是说明根据一实施例的互连结构的结构的表示的布局和横截面图。
图3A和图3B是说明根据一实施例的互连结构的结构的表示的立体图和布局。
图4至图10B是说明根据一实施例的制造半导体器件的方法的表示的布局和横截面图。
图11A到13B是说明根据一实施例的制造半导体器件的方法的表示的布局和横截面图。
图14A和14B是说明根据一实施例的互连结构所应用的半导体器件的表示的横截面图。
图15和16是说明根据一实施例的存储系统的配置的表示的框图。
图17和18是说明根据一实施例的计算系统的配置的表示的框图。
具体实施方式
在下文中，各种实施例将参照附图来描述。在附图中，为便于图示说明而将厚度和构件的距离相对于实际的物理厚度和间隔夸大了。在以下的说明中，省略了已知相关功能和构成的详细说明，以避免不必要地混淆本文所公开的主题。类似的附图标记代表整个说明书和附图中的相似的元件。
各种实施例总体而言可以涉及具有简化的制造过程和稳定结构的半导体器件以及其制造方法。
图1A至1C是说明根据一实施例的互连结构的结构的表示的立体图。
图1A是说明根据一实施例的互连结构的整体结构的表示的立体图。参照图1A，每个互连结构C1到C3可以包括台阶式层叠的绝缘层11、介于绝缘层11之间的电介质层12以及分别介于绝缘层11和电介质层12的围绕式侧壁之间的导电层13。
导电层13可以包括多晶硅或钨以形成衬垫部分，以将偏压传送到层叠的字线。绝缘层11可以隔离层叠的导电层13并且包括氧化物。另外，电介质层12可以由在制造过程中使用的牺牲层的剩余部分来形成，并且包括氮化物。
半导体器件可以包括多个互连结构C1至C3。互连结构C1到C3可以在第一方向I-I'上彼此平行或彼此实质上平行布置。此外，狭缝SL可以位于相邻的互连结构C1到C3之间。狭缝绝缘层(未示出)可以形成在狭缝SL中。
互连结构C1到C3可以具有不同的高度。例如，第一互连结构C1可以包括第一绝缘层至第n绝缘层11、第一电介质层至第n电介质层12以及第一导电层至第n导电层13。第二互连结构C2可以包括第一绝缘层至第2n绝缘层11、第一电介质层至第2n电介质层12以及第一导电层至第2n导电层13。第三互连结构C3可以包括第一绝缘层至第3n绝缘层11、第一电介质层至第3n电介质层12以及第一导电层至第3n导电层13。此处的n可以是2或更大的自然数。
第一互连结构C1可以具有台阶结构，其包括第一绝缘层至第n绝缘层11、第一电介质层至第n电介质层12和第一导电层至第n导电层13。第二互连结构C2的第n+1绝缘层至第2n绝缘层11、第n+1电介质层至第2n电介质层12以及第n+1导电层至第2n导电层13可以具有台阶式结构。然而，第二互连结构C2的第一绝缘层至第n绝缘层11、第一电介质层至第n电介质层12和第一导电层至第n导电层13可以不具有台阶式结构。此外，第三互连结构C3的第2n+1至第3n绝缘层11、第2n+1至第3n电介质层12和第2n+1至第3n导电层13可以具有台阶式结构。然而，第一绝缘层至第2n绝缘层11、第一电介质层至第2n电介质层12和第一导电层至第2n导电层13可以不具有台阶式结构。根据包括上述结构的第一至第三互连结构，布置在第一至第3n层上的衬垫部分可以在三个互连结构C1至C3之间扩展。因此，与当在第一至第3n层上的所有衬垫部分被布置在单一互连上时比较，互连结构的面积可以减小。
此外，在图1A中，形成所述台阶式结构的每一个台阶(S)可以包括上电介质层12、上导电层13和下绝缘层11。然而，单一台阶(S)可以包括上绝缘层11、下电介质层12和下导电层13。
图1B是示出根据一实施例的互连结构的一部分的表示的放大立体图。参照图1B，上电介质层U_12的侧壁可以被上导电层U_13围绕，以及下电介质层L_12的侧壁可以被下导电层L_13围绕。此外，绝缘层11可以介于在上导电层U_13和上电介质层U_12之间和在下导电层L_13和下电介质层L_12之间。然而，在图1B中，为了便于说明，绝缘层11被移除。
上电介质层U_12和上导电层U_13的结构说明如下。例如，上电介质层U_12可以包括四个侧壁<1>到<4>。第一侧壁<1>可以耦接到存储单元结构，并且可以不被上导电层U_13所围绕。第三侧壁<3>可以是面对第一侧壁<1>的末端侧壁并且被上导电层U_13所围绕。另外，彼此面对的第二侧壁<2>和第四侧壁<4>可以接触狭缝绝缘层(未示出)。第二和第四侧壁<2>和<4>中的至少一个可以被上导电层U_13所围绕。根据一实施例，只有第二侧壁<2>可以被上导电层U_13所围绕。上导电层U_13可以围绕包括上电介质层U_12的末端侧壁的至少两个侧壁。例如，上导电层U_13可以具有L形。
上导电层U_13可以包括围绕末端第三侧壁<3>的衬垫区域U_13A和围绕第二侧壁<2>的连接区域U_13B。例如，衬垫区域U_13A可以接触接触插塞CP，并且连接区域U_13B可以耦接衬垫区域U_13A和包括在存储单元结构中的栅电极。
接触插塞CP可以耦接到导电层U_13和L_13。根据一实施例，仅图示了接触插塞CP耦接到上导电层U_13。接触插塞CP可以被耦接到导电层U_13的衬垫区域U_13A并且接触其顶表面和侧壁。此外，为了确保重叠容限，则接触插塞CP的直径R可以大于衬垫区域U_13A的宽度W。因此，不与衬垫区域U_13A重叠的接触插塞CP的区域可以从衬垫区域U_13A向下延伸并且穿过位于耦接导电层U_13下的电介质层L_12和绝缘层11。此外，为了使上导电层U_13A的衬垫区域U_13A可以不与下导电层L_13的衬垫区域L_13A重叠，电介质层L_12可以位于上导电层U_13的衬垫区域U_13A下。因此，即使当接触插塞CP向下延伸，接触插塞CP可以不耦接到下导电层L_13，并且可以免于在上导电层U_13和下导电层L_13之间形成桥接。下导电层L_13的连接区域L_13B可以耦接衬垫区域L_13A和包括在存储单元结构中的栅电极。
图1C是示出了根据一实施例的耦接到另一结构的互连的表示的立体图。参照图1C，半导体器件可以包括单元区域CELL和接触区域CONTACT。另外，包括彼此交替层叠的栅电极16和绝缘层(未示出)的存储单元结构MC可以位于单元区域CELL中，并且互连结构C可以位于接触区域CONTACT中。
包括在存储单元结构MC中的栅电极16可以分别耦接至导电层13。例如，每个栅电极16和每个导电层13可以以单一主体连接。存储单元结构MC进一步可以包括穿过栅极16的通道层14和介于通道层14和栅电极16之间的存储层15。另外，存储层可以包括隧穿绝缘层、数据存储层和电荷阻挡层。数据存储层可以包括硅、氮化物、相变材料、纳米点或类似物。因此，存储单元可形成在通道层14和栅电极16之间的交叉处。
图2A是示出根据一实施例的互连的表示的布局。图2B是沿着图2A的线A-A'所截取的横截面图。图2C是沿着图2A的线B-B'所截取的横截面图。图2D是沿着图2A的线C-C'所截取的横截面图。图2E是沿着2A的线D-D'所截取的横截面图。图2F是沿着图2A的线E-E'所截取的横截面图。然而，一些较低层被从图2B到2F的横截面图中省略。
参考图2A和2B，每个接触插塞CP可以穿过层间绝缘层28以接触每个导电层23，并且至少部分地穿过下绝缘层21和下电介质层22。导电层23和接触插塞CP彼此接触的位置取决于覆盖容限而可以不同。例如，由于第一接触插塞CP_1倾斜或偏置到左侧(即朝向II方向)并且接触导电层23，第一接触插塞CP_1的右侧可以更深地穿过下绝缘层21和下电介质层22。在另一个例子中，由于第N接触插塞CP_N倾斜或偏置到右侧(即向着Ⅱ'方向)并且接触导电层23，第N接触插塞CP_N的左侧可以更深地穿过下绝缘层21和下电介质层22。另外，由于互连结构C1到C3之间的间隙用狭缝绝缘层27来填充，形成在同一平面上的导电层23可以藉由狭缝绝缘层27而彼此绝缘。
参考图2C，在第二方向II-II'上导电层23的衬垫区域可以围绕电介质层22的末端侧壁。另外，参考图2D，导电层23的连接区域可以与绝缘层21交替地层叠。
参考图2E，接触导电层23的顶表面的接触插塞CP的区域可以不进一步向下延伸。另一方面，参考图2F，接触插塞CP的不与导电层23接触的区域可以至少部分地穿过下绝缘层21和下电介质层22。
根据具有上述结构的互连，即使当接触插塞CP穿过下层，由于接触插塞CP穿过下绝缘材料层，接触插塞CP可以不与下导电层23形成桥接。
图3A是示出根据一实施例的互连结构的结构的表示的立体图。图3B是其布局。在下文中，省略与先前描述的实施例共同的内容的描述。
参考图3A和3B，互连结构C1到C3可以包括台阶式层叠的绝缘层31、介于绝缘层31之间的电介质层32以及分别介于绝缘层31和电介质层32的围绕式侧壁之间的导电层33。
半导体器件可以包括互连结构C1至C3。互连结构C1至C3可以在第一方向I-I'上彼此平行或实质上彼此平行布置。另外，狭缝SL可以位于相邻的互连结构C1至C3之间。狭缝绝缘层37可以位于狭缝SL中。
导电层33可以围绕电介质层32的第二、第三和第四侧壁<2>、<3>和<4>。换句话说，导电层33可以围绕包括电介质层32的末端侧壁的至少三个侧壁。例如，导电层33可以具有C形。导电层33可以包括围绕第三侧壁<3>的衬垫区域33A以及围绕第二和第四侧壁<2>和<4>的连接区域33B，其中第三侧壁<3>是末端侧壁。例如，连接区域33B可以形成在狭缝绝缘层37的两侧处。在具有上述结构的互连结构中，所述衬垫区域33A可以接触接触插塞CP，并且连接区域33B可以将衬垫区域33A耦接到包括在存储单元结构中的栅电极。
图4至图10B是示出根据一实施例的制造半导体器件的方法的表示。图4和5是立体图。图6A至图10B是沿着图2的线A-A'、C-C'和D-D'或布局所截取的横截面图。
参考图4，层叠结构ST可以形成为包括彼此交替层叠的绝缘层41和牺牲层42。牺牲层42可以在随后的过程期间通过导电层代替。牺牲层42可以包括具有相对于绝缘层41的高刻蚀选择性。例如，牺牲层42可以包括氮化物，以及绝缘层41可以包括氧化物材料。
随后，在掩模图案(未示出)被形成在层叠结构ST之上后，刻蚀过程可以重复，同时逐渐减小掩模图案在第二方向II-II'的尺寸。结果，层叠结构ST的顶表面的一部分可以被台阶式图案化。层叠结构ST可被图案化，使得单一绝缘层41和单一牺牲层42可以形成单一台阶。
参考图5，掩模图案(未示出)被形成在层叠结构ST之上后，刻蚀过程可以重复，同时逐渐减小掩模图案的在第一方向I-I'上的尺寸。层叠结构ST可以被图案化，使得M个绝缘层41和M个牺牲层42可以形成单一台阶。例如，M可以是自然数，并且M＝4可以满足。因此，层叠结构ST可以在第一方向I-I'和第二方向II-II'上台阶化，并且第一至第三互连结构C1至C3可以被定义。
第一至第三互连结构C1、C2和C3的宽度W1、W2和W3分别可以通过掩模图案的缩小尺寸来确定。第一至第三互连结构C1至C3可以具有实质上相同的宽度(W1＝W2＝W3)或不同的宽度(例如，但不限于，W1>W2>W3、W1<W2<W3或随机组合)。
参考图6A至6C，第一开口OP1可以通过部分地移除暴露在层叠结构ST的侧壁上的牺牲层42来形成。例如，牺牲层42可以被移除400到600埃。因为牺牲层42沿着台阶式图案化的侧壁被移除，牺牲层42可以在各自层上以L形移除。
参考图7A和7B，层间绝缘层43可以形成在层叠结构ST之上。第一开口OP1可以用层间绝缘层43部分地填充。层间绝缘层43可以包括位于第一开口OP1中的空隙V。
在层间绝缘层43形成之前，具有比牺牲层42还高的刻蚀速率的牺牲图案44可以形成在第一开口OP1中。例如，牺牲图案44可以包括氧化物，例如，通过保形式沉积(conformaldeposition，CFD)所形成的氧化层、通过等离子增强原子层沉积(PE-ALD)所形成的氧化物层或超低温氧化物层。
参考图8A至8D，在第一狭缝SL1穿过层叠结构ST形成之后，第一狭缝绝缘层45可以形成在第一狭缝SL1中。第一狭缝绝缘层45可以位于相邻的互连结构C1至C3之间。
接着，第二狭缝SL2可以在第一狭缝绝缘层45与互连结构C1至C3之间形成。第二狭缝SL2可以位于第一狭缝SL1的一组侧边上。因此，第一狭缝绝缘层45可以被暴露于第二狭缝SL2的一组侧壁上，以及互连结构C1至C3可以位于第二狭缝SL2的于另一组侧壁上。此外，互连结构C1至C3的空隙V可以在第二狭缝SL2的另一组侧壁上暴露。
随后，可以透过第二狭缝SL2和空隙V部分地移除牺牲层42，以形成第二开口OP2。例如，牺牲层42可以通过执行湿刻蚀过程来移除。在湿刻蚀过程期间，刻蚀剂可以通过第二狭缝SL2和空隙V被引入以部分地刻蚀牺牲层42。另外，当第二开口OP2形成时，第一狭缝绝缘层可以用作为残留的绝缘层41的支撑体。如参照图7A上面所述，当牺牲图案44形成在第一开口OP1中时，由于牺牲图案44具有比牺牲层42还高的刻蚀速率，牺牲图案44可以提供以实质上类似于空隙V的方式让刻蚀剂通过而被引入的路径。.
根据一实施例，由于第一狭缝绝缘层45暴露在第二狭缝SL2的一组侧壁上，仅位于第二狭缝SL2的另一组侧壁上的互连结构C1至C3的牺牲层42可以被移除。换句话说，第二开口OP2可以具有实质上L形。
参考图9A和9B，在导电层46形成在第二开口OP2中之后，第二狭缝绝缘层47可以形成在第二狭缝SL2中。因此，导电层46可具有实质上L形。此外，当第二开口OP2形成时，未移除的牺牲层42可以保持在互连结构C1至C3中。
参考图10A和10B，接触插塞47可以形成，使得接触插塞47可以耦接到导电层46。接触插塞47可以接触导电层46的顶表面和侧壁，并且至少部分穿过下绝缘层41和下牺牲层42。
图11A至图13B是示出根据一实施例的制造半导体器件的方法的表示的图。图11A至11C、图12A和12B以及图13A和13B是沿着图3B的线A-A'和D-D'或布局所截取的横截面图。
参考图4至图7B的上面描述，包括彼此交替层叠的绝缘层51和牺牲层52的层叠结构ST、第一开口OP1以及包括位于第一开口OP1中的空隙V的层间绝缘层53可以依序地形成。然而，省略了形成根据前面所述实施例中的第一狭缝SL1和第一狭缝绝缘层45的过程的描述。
参考图11A至11C，第二狭缝SL2可以穿过层叠结构ST来形成。例如，第二狭缝SL2可以位于相邻的互连结构C1至C3之间，以及在第二狭缝SL2两侧的互连结构C1至C3可以在其两个侧壁暴露。
随后，透过第二狭缝SL2和空隙V，牺牲层52可以部分地移除。由于在第二狭缝的两侧SL2牺牲层52被移除，具有实质上C形的第二开口OP2可以形成。
参考图12A和12B，导电层54可以形成在第二开口OP2中。每个导电层54可以具有实质上C形。接着，第二狭缝绝缘层55可以形成在第二狭缝SL2中。因此，包含在相邻的互连结构C1至C3中的导电层54可以被第二狭缝绝缘层55彼此绝缘。
参考图13A和13B，接触插塞56可以形成以使得接触插塞56可以接触导电层54并且至少部分地穿过下绝缘层41和下牺牲层42。
图14A和14B示出了根据一实施例的互连结构所应用的半导体器件的表示的横截面图。
参考图14A和14B，外围区域PERI可以位于单元区域CELL和接触区域CONTACT下。单元区域CELL可以包括层叠在衬底上的存储单元，并且存储串可以以直线形、或U形等等布置。图14A示出了实质上布置成U形的存储串。图14B示出了实质上布置成直线形的存储串。
接触区域CONTACT可以包括其中具有实质上C形或L形的导电层所层叠的互连结构。接触插塞可以被分别耦接到导电层。此外，接触插塞可以穿过下绝缘层和下电介质层。
外围区域PERI可以包括晶体管TR和耦接到晶体管TR的金属线M。晶体管TR可以提供成驱动存储串。晶体管TR可以将位于外围区域PERI的晶体管与形成在接触区域CONTACT中的衬垫彼此耦接。因此，根据一实施例，接触插塞CP可以完全穿过下绝缘层和下电介质层并且被耦接到在外围区域PERI中的金属线M。在具有上述结构的半导体器件中，可以通过接触区域CONTACT以及单元区域CELL的栅电极而将偏压提供到外围区域PERI中的晶体管TR。因此，用于提供偏压到外围区域PERI中的晶体管TR的独立的接触插塞可能是不必要的，因此，半导体器件的面积可以减小。
图15是说明根据一实施例的存储系统的配置的框图。
如图15所示，根据一实施例的存储系统1000可以包括存储器件1200和控制器1100。
存储器件1200可以被用来存储包括各种数据的数据信息，诸如文本、图形和软件代码。存储器件1200可以是非易失性存储器，并且可以是，例如，参考图1A至14上述的半导体器件。此外，存储器件1200可以包括台阶式层叠的绝缘层和介于绝缘层之间的电介质层。存储器件1200可以包括分别介于绝缘层与电介质层的围绕式侧壁之间的导电层。存储器件1200可以包括接触插塞，每个接触插塞耦接到导电层中的一个、并且至少部分地穿过在下部的绝缘层和电介质层。由于存储器件1200如上所述而配置和制造，其详细描述将被省略。
控制器1100可以连接到主机和存储器件1200并且可适用于响应来自主机的请求而存取存储器件1200。例如，控制器1100可以是适用于控制存储器件1200的读取、写入、擦除和后台操作。
控制器1100可以包括随机存取存储器(randomaccessmemory，RAM)1110、中央处理单元(centralprocessingunit，CPU)1120、主机接口1130、错误校正码(errorcorrectioncode，ECC)1140以及存储接口1150。
RAM1110可以被用作操作存储器、在存储器件1200和主机之间的高速缓冲存储器(cachememory)和在存储器件1200和主机之间的缓冲存储器。RAM1110可以由静态随机存取存储器(StaticRandomAccessMemory，SRAM)、只读存储器(ReadOnlyMemory，ROM)或类似物来代替。
CPU1120可以适用于控制控制器1100的整体操作。例如，CPU1120可以是适用于操作诸如存储在RAM1110中的快闪转换层(FlashTranslationLayer，FTL)的固件。
主机接口1130可以适用于执行与主机对接。例如，控制器1100可以通过各种协议中的至少一种来与主机通信，其中所述协议例如通用串行总线(UniversalSerialBus，USB)协议、多媒体卡(MultiMediaCard，MMC)协议、外围组件互连(peripheralcomponentinterconnection，PCI)协议、PCI快速(PCI-express，PCI-E)协议、先进技术附件(AdvancedTechnologyAttachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SmallComputerSmallInterface，SCSI)协议、增强型小型磁盘接口(EnhancedSmallDiskInterface，ESDI)协议、集成驱动电子(IntegratedDriveElectronic，IDE)协议和专用协议。
ECC电路1140可以适用于利用ECC来检测和修正从存储器件1200读取的数据的错误。
存储接口1150可以适用于执行与存储器件1200对接。例如，存储接口1150可以包括NAND接口或者NOR接口。
控制器1100可以进一步包括缓冲存储器(未示出)，以便暂时存储数据。此处，缓冲存储器可以用于暂时存储透过主机接口1130传递到外部的数据，或者暂时存储透过存储接口1150从存储器件1200所传递的数据。另外，控制器1100可以进一步包括ROM以存储用于与主机对接的代码数据。
如上所述，由于根据一实施例的存储系统1000包括具有改善特性的存储器件1200，存储系统1000的特性可以得到改善。
图16是示出了根据一实施例的存储系统的配置的框图。在下文中，省略与先前描述的实施例共同的内容的描述。
如图16所示，根据一实施例的存储系统1000可以包括存储器件1200'和控制器1100。另外，控制器1100可以包括RAM1110、CPU1120、主机接口1130、ECC电路1140和存储接口1150。
存储器件1200'可以是非易失性存储器，并且可以是，例如，如上参考图1A至14的半导体器件。此外，存储器件1200'可以包括台阶式层叠的绝缘层和介于绝缘层之间的电介质层。存储器件1200'可以包括分别介于绝缘层与电介质层的围绕式侧壁之间的导电层。存储器件1200'可以包括接触插塞，每个接触插塞耦接到导电层中的一个、并且至少部分地穿过在下部的绝缘层和电介质层。由于存储器件1200'如上所述来配置和制造，其详细描述将被省略。
此外，存储器件1200'可以是包括多个存储芯片的多芯片封装。多个存储芯片可以被划分成多个群组，并且多个群组可以适用于透过第一至第k通道CH1至CHK与控制器1100通信。属于一个群组的存储芯片可以适用于透过共同通道与控制器1100通信。存储系统1000'可以被修改，使得单一存储芯片可以耦接到单一通道。
如上所述，由于根据一实施例的存储系统1000'包括具有改善特性的存储器件1000'，存储系统1000'的特性也可改善。通过形成作为多芯片封装的存储器件1200'，存储系统1000'的数据存储容量和驱动速度可以增加。
图17是示出了根据一实施例的计算系统的配置的框图。在下文中，省略与先前描述的实施例共同的内容的描述。
如图17所示，根据一实施例的计算系统2000可以包括存储器件2100、CPU2200和RAM2300。计算系统2000可以包括用户接口2400、电源2500和系统总线2600。
存储器件2100可以存储透过用户接口2400所提供的数据和通过CPU2200处理的数据。存储器件2100可以通过系统总线2600而电连接到CPU2200、RAM2300、用户接口2400和电源2500。例如，存储器件2100可以通过控制器(未示出)而连接到系统总线2600，或者直接连接到系统总线2600。当存储器件2100被直接连接到系统总线2600时，控制器的功能可以通过CPU2200和RAM2300来执行。
存储器件2100可以是非易失性存储器，并且可以是，例如，如上参考图1A至14的半导体器件。存储器件2100可以包括台阶式层叠的绝缘层和介于绝缘层之间的电介质层。存储器件2100可以包括分别介于绝缘层与电介质层的围绕式侧壁之间的导电层。存储器件2100可以包括接触插塞，每个接触插塞耦接到导电层中的一个、并且至少部分地穿过在下部的绝缘层和电介质层。由于存储器件2100如上所述来配置和制造，其详细描述将被省略。
此外，存储器件2100可以是由参考图16描述的多个存储芯片所构成的多芯片封装。
具有这种配置的计算系统2000可以是计算机、UMPC(超移动个人电脑)、工作站、网书(net-book)、PDA(个人数字助理)、便携式电脑、网络平板电脑、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、便携式游戏控制台、导航设备、黑盒子、数字照相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、用于无线发送和接收信息的设备、配置家庭网络的各种电子设备中的至少一个、配置电脑网络的各种电子设备中的至少一个、配置远程信息服务网络的各种电子设备中的至少一个和RFID器件。
如上所述，由于根据一实施例的计算系统2000包括具有改善特性的存储器件2100，计算系统2000的数据存储容量可以得到改善。
图18示出了根据一实施例的计算系统的框图。
如图18所示，根据一实施例的计算系统3000可以包括具有操作系统3200的软件层、应用程序3100以及文档系统3300。计算系统300可以包括转换层3400以及诸如存储器件3500的硬件层。
操作系统3200可以通过CPU管理计算机系统3000的软件资源和硬件资源并且控制程序执行。应用程序3100可以是在计算系统3000中执行的各种应用程序，并且可以是通过操作系统3200所执行的公用程序。
文档系统3300可以涉及逻辑结构来管理计算系统3000中所存在的数据和文件。文档系统3300可以根据规则老组织文件或数据以存储于存储器件3500中。文档系统3300可以通过用在计算系统3000中的操作系统3200所确定。例如，当操作系统3200是微软视窗(MicrosoftWindows)时，文档系统3300可以是文档分配表(FileAllocationTable，FAT)或NT文档系统(NTfilesystem，NTFS)。此外，当操作系统3200是Unix/Linux时，文档系统3300可以是扩展文档系统(ExtendedFileSystem，EXT)、Unix文档系统(UnixFileSystem，UFS)或日志文档系统(JournalingFileSystem，JFS)。
在图18中，操作系统3200、应用程序3100和文档系统3300是以独立的框来说明的。但是，应用程序3100和文档系统3300可以被包括在操作系统3200中。
转换层3400可以响应于来自文档系统3300的请求而将地址转换成用于存储器件3500的合适类型。例如，转换层3400可以将通过文档系统3300所建立的逻辑地址转换成存储器件3500的物理地址。逻辑地址和物理地址的映射信息可以被存储在地址转换表中。例如，转换层3400可以是快闪转换层(flashtranslationlayer，FTL)、通用快闪储存链路层(universalflashstoragelinklayer，ULL)。
存储器件3500可以是非易失性存储器，并且可以是，例如，如上所述参考图1A至14的半导体器件。此外，存储器件3500可以包括：第一半导体图案，其包括形成在其侧壁上的突起；以及第二半导体图案，其耦接到第一半导体图案并且具有从底部到顶部在宽度上增加的宽度。由于存储器件3500如上所述来配置和制造，其详细描述将被省略。
具有这种配置的计算系统3000可被分离成在上部区域中所执行的操作系统层和在下部区域中所执行的控制器层。应用程序3100、操作系统3200和文档系统3300可以被包括在操作系统层中，并且可以通过计算系统3000的操作存储器来驱动。此外，转换层3400可以包括在操作系统层或者控制器层中。
如上所述，由于根据一实施例的计算系统3000包括具有改善特性的存储器件3500，计算系统3000的数据存储容量也可以得到改善。
接触插塞形成过程可能会更容易执行，并且可以防止在层叠的导电层之间形成桥接。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种互连结构，包括：
台阶式层叠的绝缘层；
介于绝缘层之间的电介质层；
导电层，其分别介于绝缘层与电介质层的围绕式侧壁之间；以及
接触插塞，每个接触插塞耦接到导电层中的一个，其中，接触插塞至少部分地穿过电介质层。
技术方案2.根据技术方案1所述的互连结构，
其中，每个导电层包括围绕每个电介质层的末端侧壁的衬垫区域，以及
其中，接触插塞与衬垫区域的顶表面和两个侧壁接触。
技术方案3.根据技术方案2所述的互连结构，其中，接触插塞的直径大于衬垫区域的宽度。
技术方案4.根据技术方案1所述的互连结构，其中，每个导电层围绕每个电介质层的包括末端侧壁的至少两个侧壁。
技术方案5.根据技术方案4所述的互连结构，进一步包括：
狭缝绝缘层，其与电介质层的暴露侧壁接触，
其中，导电层围绕每个电介质层的包括末端侧壁的至少两个侧壁，留出电介质层的暴露侧壁以接触狭缝绝缘层。
技术方案6.根据技术方案5所述的互连结构，其中狭缝绝缘层与导电层的与电介质层的暴露侧壁相对的侧壁接触。
技术方案7.根据技术方案4所述的互连结构，其中，导电层包括实质上“L”形。
技术方案8.根据技术方案1所述的互连结构，其中，每个导电层围绕每个所述电介质层的包括末端侧壁的至少三个侧壁。
技术方案9.根据技术方案8所述的互连结构，其中，围绕所述三个侧壁中的至少两个的导电层是连接区域，所述连接区域接触且位于所述电介质层的侧壁和狭缝绝缘层之间。
技术方案10.根据技术方案8所述的互连结构，其中，导电层包括实质上“C”形。
技术方案11.根据技术方案1所述的互连结构，其中，每个接触插塞分别接触每个导电层的顶表面和侧壁。
技术方案12.根据技术方案1所述的互连结构，其中，导电层分别耦接到被包括在单元结构中的层叠的栅电极。
技术方案13.根据技术方案12所述的互连结构，其中，每个导电层包括：
衬垫区域，其围绕电介质层的末端侧壁且接触所述接触插塞；以及
连接区域，其将衬垫区域耦接到栅电极。
技术方案14.一种半导体器件，包括：
第一层叠结构，其包括彼此交替层叠的第一绝缘层至第n绝缘层和第一电介质层至第n电介质层，以及分别介于第一绝缘层至第n绝缘层与第一电介质层至第n电介质层的围绕式侧壁之间的第一导电层至第n导电层，其中n是2或更大的自然数，其中第一层叠结构具有台阶式结构；
第二层叠结构，其包括彼此交替地层叠的第一绝缘层至第2n绝缘层与第一电介质层至第2n电介质层，以及分别介于第一绝缘层至第2n绝缘层与第一电介质层至第2n电介质层的围绕式侧壁之间的第一导电层至第2n导电层，其中第n+1绝缘层至第2n绝缘层、第n+1电介质层至第2n电介质层与第n+1导电层至第2n导电层具有台阶式结构；以及
狭缝绝缘层，其位于第一层叠结构与第二层叠结构之间。
技术方案15.根据技术方案14所述的半导体器件，进一步包括：
第一接触插塞，其分别耦接到第一层叠结构的第一导电层至第n导电层，其中第一接触插塞至少部分地穿过位于所耦接的第一导电层至第n导电层之下的第一绝缘层至第n绝缘层和第一电介质层至第n电介质层；以及
第二接触插塞，其分别耦接到第二层叠结构的第n+1导电层至第2n导电层，其中第二接触插塞至少部分地穿过位于所耦接的第一导电层至第2n导电层之下的第一绝缘层至第2n绝缘层和第一电介质层至第2n电介质层。
技术方案16.根据技术方案15所述的半导体器件，进一步包括外围区域，外围区域位于第一层叠结构和第二层叠结构下，并且包括晶体管和连接到晶体管的金属线，
其中，第一接触插塞和第二接触插塞完全穿过位于所耦接的导电层之下的绝缘层和电介质层并且被耦接到金属线。
技术方案17.根据技术方案14所述的半导体器件，进一步包括位于单元区域中的单元结构，单元结构包括彼此交替层叠的栅电极和绝缘层，其中栅电极被分别耦接至导电层。
技术方案18.根据技术方案16所述的半导体器件，其中，每个导电层围绕每个电介质层的包括末端侧壁的至少两个侧壁。
技术方案19.根据技术方案16所述的半导体器件，其中，每个导电层围绕每个电介质层的包括末端侧壁的至少三个侧壁。
技术方案20.一种制造半导体器件的方法，所述方法包括：
形成层叠结构，所述层叠结构包括台阶式层叠的绝缘层和介于绝缘层之间的牺牲层；
通过部分地移除暴露在层叠结构的侧壁上的牺牲层以形成第一开口；
在层叠结构之上形成层间绝缘层，其中层间绝缘层包括位在第一开口中的空隙；
形成穿过层间绝缘层和层叠结构的狭缝；
透过狭缝部分地移除牺牲层以形成第二开口；以及
在第二开口中形成导电层。
技术方案21.根据技术方案20所述的方法，进一步包括形成接触插塞，每个接触插塞耦接到导电层中的一个并且至少部分地穿过位于所耦接的导电层之下的绝缘层和牺牲层。
技术方案22.根据技术方案20所述的方法，进一步包括在形成层间绝缘层之前在第一开口中形成牺牲图案，其中牺牲图案具有比牺牲层还高的刻蚀速率。
技术方案23.根据技术方案20所述的方法，进一步包括：在形成狭缝之前形成穿过层叠结构的支撑绝缘层。
技术方案24.根据技术方案23所述的方法，其中在狭缝的一侧支撑绝缘层暴露，在狭缝的另一侧层叠结构暴露。
技术方案25.根据技术方案24所述的方法，其中，每个导电层围绕每个牺牲层的包括末端侧壁的至少两个侧壁。
技术方案26.根据技术方案20所述的方法，其中在狭缝的两侧层叠结构被暴露。
技术方案27.根据技术方案26所述的方法，其中每个导电层围绕每个牺牲层的包括末端侧壁的至少三个侧壁。
技术方案28.一种互连结构，包括：
台阶式层叠的绝缘层；
介于绝缘层之间的电介质层；
导电层，其分别介于绝缘层与电介质层的围绕式侧壁之间；以及
接触插塞，每个接触插塞耦接到导电层中的一个，
其中，每个导电层包括围绕每个电介质层的末端侧壁的衬垫区域。
技术方案29.根据技术方案28所述的互连结构，其中，接触插塞部分地穿过电介质层。
技术方案30.根据技术方案28所述的互连结构，其中，接触插塞的直径大于衬垫区域的宽度。
技术方案31.一种互连结构，包括：
上导电层，其包括上电介质层和围绕上电介质层的末端侧壁的衬垫区域；
下导电层，其包括下电介质层和围绕下电介质层的末端侧壁的衬垫区域，下导电层位于上导电层之下；以及
接触插塞，其耦接到上导电层的衬垫区域和下电介质层。
技术方案32.根据技术方案31所述的互连结构，其中，接触插塞至少部分地穿过上电介质层。
技术方案33.根据技术方案31所述的互连结构，其中，接触插塞至少部分地穿过下电介质层。
技术方案34.根据技术方案31所述的互连结构，其中，接触插塞与上导电层的衬垫区域的顶表面和两个侧壁接触。
技术方案35.根据技术方案31所述的互连结构，其中，上导电层围绕上电介质层的至少两个侧壁。
技术方案36.根据技术方案31所述的互连结构，其中，下导电层围绕下电介质层的至少两个侧壁。

Claims (10)

1.一种互连结构，包括：
台阶式层叠的绝缘层；
介于绝缘层之间的电介质层；
导电层，其分别介于绝缘层与电介质层的围绕式侧壁之间；以及
接触插塞，每个接触插塞耦接到导电层中的一个，其中，接触插塞至少部分地穿过电介质层。
2.根据权利要求1所述的互连结构，
其中，每个导电层包括围绕每个电介质层的末端侧壁的衬垫区域，以及
其中，接触插塞与衬垫区域的顶表面和两个侧壁接触。
3.根据权利要求2所述的互连结构，其中，接触插塞的直径大于衬垫区域的宽度。
4.根据权利要求1所述的互连结构，其中，每个导电层围绕每个电介质层的包括末端侧壁的至少两个侧壁。
5.根据权利要求4所述的互连结构，进一步包括：
狭缝绝缘层，其与电介质层的暴露侧壁接触，
其中，导电层围绕每个电介质层的包括末端侧壁的至少两个侧壁，留出电介质层的暴露侧壁以接触狭缝绝缘层。
6.根据权利要求5所述的互连结构，其中狭缝绝缘层与导电层的与电介质层的暴露侧壁相对的侧壁接触。
7.一种半导体器件，包括：
第一层叠结构，其包括彼此交替层叠的第一绝缘层至第n绝缘层和第一电介质层至第n电介质层，以及分别介于第一绝缘层至第n绝缘层与第一电介质层至第n电介质层的围绕式侧壁之间的第一导电层至第n导电层，其中n是2或更大的自然数，其中第一层叠结构具有台阶式结构；
第二层叠结构，其包括彼此交替地层叠的第一绝缘层至第2n绝缘层与第一电介质层至第2n电介质层，以及分别介于第一绝缘层至第2n绝缘层与第一电介质层至第2n电介质层的围绕式侧壁之间的第一导电层至第2n导电层，其中第n+1绝缘层至第2n绝缘层、第n+1电介质层至第2n电介质层与第n+1导电层至第2n导电层具有台阶式结构；以及
狭缝绝缘层，其位于第一层叠结构与第二层叠结构之间。
8.一种制造半导体器件的方法，所述方法包括：
形成层叠结构，所述层叠结构包括台阶式层叠的绝缘层和介于绝缘层之间的牺牲层；
通过部分地移除暴露在层叠结构的侧壁上的牺牲层以形成第一开口；
在层叠结构之上形成层间绝缘层，其中层间绝缘层包括位在第一开口中的空隙；
形成穿过层间绝缘层和层叠结构的狭缝；
透过狭缝部分地移除牺牲层以形成第二开口；以及
在第二开口中形成导电层。
9.一种互连结构，包括：
台阶式层叠的绝缘层；
介于绝缘层之间的电介质层；
导电层，其分别介于绝缘层与电介质层的围绕式侧壁之间；以及
接触插塞，每个接触插塞耦接到导电层中的一个，
其中，每个导电层包括围绕每个电介质层的末端侧壁的衬垫区域。
10.一种互连结构，包括：
上导电层，其包括上电介质层和围绕上电介质层的末端侧壁的衬垫区域；
下导电层，其包括下电介质层和围绕下电介质层的末端侧壁的衬垫区域，下导电层位于上导电层之下；以及
接触插塞，其耦接到上导电层的衬垫区域和下电介质层。
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