TWI632664B - 互連結構、半導體裝置及製造其之方法 - Google Patents

互連結構、半導體裝置及製造其之方法 Download PDF

Info

Publication number
TWI632664B
TWI632664B TW104100534A TW104100534A TWI632664B TW I632664 B TWI632664 B TW I632664B TW 104100534 A TW104100534 A TW 104100534A TW 104100534 A TW104100534 A TW 104100534A TW I632664 B TWI632664 B TW I632664B
Authority
TW
Taiwan
Prior art keywords
layer
layers
conductive
dielectric
dielectric layer
Prior art date
Application number
TW104100534A
Other languages
English (en)
Other versions
TW201605015A (zh
Inventor
李南宰
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201605015A publication Critical patent/TW201605015A/zh
Application granted granted Critical
Publication of TWI632664B publication Critical patent/TWI632664B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

互連結構可以包括階梯式地疊堆的絕緣層和插入在所述絕緣層之間的介電層。所述互連結構可以包括分別插入在所述絕緣層與所述介電層的周圍側壁之間的導電層。所述互連結構可以包括接觸插塞，其各自耦接到所述導電層中的一個。接觸插塞可以至少部分地通過所述介電層。

Description

互連結構、半導體裝置及製造其之方法
各種實施例一般涉及互連結構、半導體裝置及製造其之方法，更具體地說，涉及具有三維結構的互連結構、半導體裝置及製造其之方法。
相關申請案的交叉參考
本申請案主張2014年7月28日提申到韓國知識產權局的韓國專利申請案第10-2014-0096003號的優先權，其通過引用將其整體併入本文中。
非易失性記憶體裝置在沒有電源供應下保留存儲的數據。具有在矽基板之上單層製作的記憶體胞的二維記憶體裝置當涉及增加其整合度時已達到其極限。因此，已經提出了在矽基板之上具有以垂直方向堆疊的記憶胞的三維非易失性記憶體裝置。
三維非易失性記憶體裝置具備具有彼此交替地堆疊的層間絕緣層和閘極電極的結構，以及貫穿其之通道層。記憶胞可以沿著通道層來堆疊。此外，所希望的記憶胞可以藉由耦接接觸插塞到堆疊的字線來分別選擇性地驅動。
然而，為了實現具有上述結構的三維非易失性記憶體裝置，接觸插塞被形成以具有不同的深度。在接觸插塞的不同的深度可能使其更難以製造記憶體裝置。此外，接觸插塞可以穿過字線，以形成橋接。
根據一實施例的一種互連結構可以包括：階梯式地堆疊的絕緣層；插入在所述絕緣層之間的介電層；以及導電層，其分別插入在所述絕緣層與所述介電層的周圍側壁之間。所述互連結構可以包括接觸插塞，其各自耦接到所述導電層中的一個。所述接觸插塞可以至少部分地通過所述介電層。
根據一實施例的半導體裝置可以包括：第一堆疊結構，其包括彼此交替堆疊的第一至第n絕緣層和第一至第n介電層。所述半導體裝置可以包括分別插入在所述第一至第n絕緣層與所述第一至第n介電層的周圍側壁之間的第一至第n導電層。N可以是2或更大的自然數。所述第一堆疊結構可以具有階梯式結構，第二堆疊結構包括：彼此交替地堆疊的第一至第2n絕緣層和第一至2n介電層，以及分別插入在所述第一至第2n絕緣層與所述第一至第2n介電層的周圍側壁之間的第一至第2n導電層。第n+1至第2n絕緣層、第n+1至2n介電層與第n+1至2n導電層可以具有階梯式結構，以及縫隙絕緣層位於所述第一堆疊結構與所述第二堆疊結構之間。
根據一實施例的製造半導體裝置的方法可以包括形成堆疊結構，其包括階梯式地堆疊的絕緣層和插入在所述絕緣層之間的犧牲層。所述方法可以包括藉由部分地移除暴露在所述堆疊結構的側壁上的所述犧牲層以形成第一開口；以及形成層間絕緣層在所述堆疊結構之上。所述層 間絕緣層可以包括位在所述第一開口中的空隙。所述方法可以包括形成通過所述層間絕緣層和所述堆疊結構的狹縫；藉由部分地移除通過所述狹縫的所述犧牲層以形成第二開口；以及形成在所述第二開口中的導電層。
根據一實施例的互連結構可以包括階梯式地堆疊的絕緣層以及插入在所述絕緣層之間的介電層。所述互連結構可以包括導電層，其分別插入在所述絕緣層與所述介電層的周圍側壁之間。所述互連結構可以包括接觸插塞，各自耦接到所述導電層中的一個。每個所述導電層可以包括圍繞每個所述介電層的端子側壁的襯墊區域。
根據一實施例的互連結構可以包括上導電層，其包括上介電層和圍繞所述上介電層的端子側壁的襯墊區域。所述互連結構可以包括下導電層，其包括下介電層和圍繞所述下介電層的端子側壁的襯墊區域，所述下導電層位於所述上導電層之下。所述互連結構可以包括接觸插塞，其耦接到所述上導電層的所述襯墊區域和所述下介電層。
11‧‧‧絕緣層/上絕緣層/下絕緣層
12‧‧‧介電層/上介電層/下介電層
13‧‧‧導電層/上導電層/下導電層
14‧‧‧通道層
15‧‧‧記憶體層
16‧‧‧閘極電極
21‧‧‧下絕緣層/絕緣層
22‧‧‧下介電層/介電層
23‧‧‧導電層
27‧‧‧狹縫絕緣層
28‧‧‧層間絕緣層
31‧‧‧絕緣層
32‧‧‧介電層
33‧‧‧導電層
33A‧‧‧襯墊區域
33B‧‧‧連接區域
37‧‧‧狹縫絕緣層
41‧‧‧下絕緣層
42‧‧‧下犧牲層
43‧‧‧層間絕緣層
45‧‧‧第一狹縫絕緣層
44‧‧‧犧牲圖案
46‧‧‧導電層
47‧‧‧接觸插塞
51‧‧‧絕緣層
52‧‧‧犧牲層
53‧‧‧層間絕緣層
54‧‧‧導電層
55‧‧‧第二狹縫絕緣層
56‧‧‧接觸插塞
1000‧‧‧記憶體系統
1000'‧‧‧記憶體系統
1100‧‧‧控制器
1110‧‧‧RAM
1120‧‧‧CPU
1130‧‧‧主機介面
1140‧‧‧ECC電路
1150‧‧‧記憶體介面
1200‧‧‧記憶體裝置
1200'‧‧‧記憶體裝置
2000‧‧‧計算系統
2100‧‧‧記憶體裝置
2200‧‧‧CPU
2300‧‧‧RAM
2400‧‧‧用戶界面
2500‧‧‧電源
2600‧‧‧匯流排
3000‧‧‧計算系統
3100‧‧‧應用程式
3200‧‧‧作業系統
3300‧‧‧檔案系統
3400‧‧‧轉換層
3500‧‧‧記憶體裝置
圖1A至1C是說明根據一實施例的互連結構的結構的表示的立體圖。
圖2A至2F是說明根據一實施例的互連結構的結構的表示的佈局和橫截面圖。
圖3A和圖3B是說明根據一實施例的互連結構的結構的表示的立體圖和佈局。
圖4至圖10B是說明根據一實施例的製造半導體裝置的方法的表示的佈局和橫截面圖。
圖11A到13B是說明根據一實施例的製造半導體裝置的方法的表示的佈局和橫截面圖。
圖14A和14B是說明根據一實施例的互連結構所應用的半導體裝置的表示的橫截面圖。
圖15和16是說明根據一實施例的記憶體系統的配置的代表的方框圖。
圖17和18是說明根據一實施例的計算系統的配置的表示的方框圖。
在下文中，各種實施例將參照附圖來描述。在附圖中，相對於實際的物理厚度和間隔，為便於圖示說明而將厚度和構件的距離誇大了。在以下的說明中，省略了已知相關功能和構成的詳細說明，以避免不必要地混淆本文所揭示的標的物。類似的元件符號代表整個說明書和附圖中的相似的元件。
各種實施例一般可以涉及具有簡化的製造製程和穩定結構的半導體裝置以及製造其之方法。
圖1A至1C是說明根據一實施例的互連結構的結構的表示的立體圖。
圖1A是說明根據一實施例的互連結構的整體結構的表示的立體圖。參照圖1A，每個互連結構C1到C3可以包括階梯式地堆疊的絕緣層11、插入在絕緣層11之間的介電層12以及分別插入在絕緣層11和介電層12的周圍側壁之間的導電層13之間。
導電層13可以包括多晶矽或鎢以形成襯墊部分，以將偏壓傳送到堆疊的字線。絕緣層11可以隔離堆疊的導電層13並且包括氧化物。另外，介電層12可以由在製造製程中使用的犧牲層的剩餘部分來形成，並且包括氮化物。
半導體裝置可以包括複數個互連結構C1至C3。互連結構C1到C3可以在第一方向I-I'上彼此平行或彼此實質上平行佈置。此外，狹縫SL可以位於相鄰的互連結構C1到C3之間。狹縫絕緣層(未示出)可以形成在狹縫SL中。
互連結構C1到C3可以具有不同的高度。例如，第一互連結構C1可以包括第一至第n絕緣層11、第一至第n介電層12以及第一至第n導電層13。第二互連結構C2可以包括第一至2n絕緣層11、第一至2n介電層12以及第一至2n導電層13。第三互連結構C3可以包括第一至3n絕緣層11、第一至3n介電層12以及第一至3n導電層13。此處的n可以是2或更大的自然數。
第一互連結構C1可以具有階梯結構，其包括第一至第n絕緣層11、第一至第n介電層12和第一至第n導電層13。第二互連結構C2的第n+1至2n絕緣層11、第n+1至2n介電層12以及第n+1至2n導電層13可以具有階梯式結構。然而，第二互連結構C2的第一至第n絕緣層11、第一至第n介電層12和第一至第n導電層13可以不具有階梯式結構。此外，第三互連結構C3的第2n+1至3n絕緣層11、第2n+1至3n介電層12和第2n+1至3n導電層13可以具有階梯式結構。然而，第一至2n絕緣層11、第一至2n介電層12和第一至2n導電層13可以不具有階梯式結構。根據包括上述結構的第一至第三互連結構，排列在第一至3n層上的襯墊部分可以在三個互連結構C1至C3之間擴散。因 此，與當在第一至第3n層上的所有襯墊部分被排列在單一互連上時比較，互連結構的區域可以減小。
此外，在圖1A中，形成所述階梯式結構的每一個步驟(S)可以包括上介電層12、上導電層13和下絕緣層11。然而，單一步驟(S)可以包括上絕緣層11、下介電層12和下導電層13。
圖1B是示出根據一實施例的互連結構的一部分的表示的放大立體圖。參照圖1B，上介電層U_12的側壁可以藉由上導電層U_13圍繞，以及下介電層L_12的側壁可以藉由下導電層L_13圍繞。此外，絕緣層11可以在上導電層U_13和上介電層U_12之間和在下導電層L_13和下介電層L_12之間。然而，在圖1B中，為了便於說明，絕緣層11被移除。
上介電層U_12和上導電層U_13的結構說明如下。例如，上介電層U_12可以包括四個側壁<1>到<4>。第一側壁<1>可以耦接到記憶胞結構，並且可以不藉由上導電層U_13所圍繞。第三側壁<3>可以是面對第一側壁<1>的端子側壁並且藉由上導電層U_13所圍繞。另外，彼此面對的第二側壁<2>和第四側壁<4>可以接觸狹縫絕緣層(未示出)。第二和第四側壁<2>和<4>中的至少一個可以藉由上導電層U_13所圍繞。根據一實施例，只有第二側壁<2>可以藉由上導電層U_13所圍繞。上導電層U_13可以圍繞包括上介電層U_12的端子側壁的至少兩個側壁。例如，上導電層U_13可以具有L形狀。
上導電層U_13可以包括圍繞端子第三側壁<3>的襯墊區域U_13A和圍繞第二側壁<2>的連接區域U_13B。例如，襯墊區域U_13A可以接觸接觸插塞CP，並且連接區域U_13B可以耦接襯墊區域U_13A和包括在記憶胞結構中的閘極電極。
接觸插塞CP可以耦接到導電層U_13和L_13。根據一實施例，僅圖示了接觸插塞CP耦接到上導電層U_13。接觸插塞CP可以被耦接到導電層U_13的襯墊區域U_13A並且接觸其之頂表面和側壁。此外，為了確保重疊容限，則接觸插塞CP的直徑R可以大於襯墊區域U_13A的寬度W。因此，不與襯墊區域U_13A重疊的接觸插塞CP的區域可以從襯墊區域U_13A向下延伸並且通過位於耦接導電層U_13下的介質層L_12和絕緣層11。此外，為了使上導電層U_13A的襯墊區域U_13A可以不與下導電層L_13的襯墊區域L_13A重疊，介電層L_12可以位於上導電層U_13的襯墊區域U_13A下。因此，即使當接觸插塞CP向下延伸，接觸插塞CP可以不耦接到下導電層L_13，並且橋接可以免於在上導電層U_13和下導電層L_13之間形成。下導電層L_13的連接區域L_13B可以耦接襯墊區域L_13A和包括在記憶胞結構中的閘極電極。
圖1C是示出了根據一實施例的耦接到另一結構的互連的表示的立體圖。參照圖1C，半導體裝置可以包括單元區域CELL和接觸區域CONTACT。另外，包括彼此交替堆疊的閘極電極16和絕緣層(未示出)之記憶胞結構MC可以位於單元區域CELL中，並且互連結構C可以位於接觸區域CONTACT中。
包括在記憶胞結構MC中的閘極電極16可以分別耦接至導電層13。例如，每個閘極電極16和每個導電層13可以單一主體連接。記憶胞結構MC進一步可以包括穿過閘極16的通道層14和插入在通道層14和閘極電極16之間的記憶體層15。另外，記憶體層可以包括隧道絕緣層、數據存儲層和電荷阻擋層。數據存儲層可以包括矽、氮化物、相變材料、奈米點或類似 物。因此，記憶體單元可形成在通道層14和閘極電極16之間的交叉處。
圖2A是示出根據一實施例的互連的表示的佈局。圖2B是沿著圖2A的線A-A'所截取的橫截面圖。圖2C是沿著圖2A的線B-B'所截取的橫截面圖。圖2D是沿著圖2A的線C-C'所截取的橫截面圖。。圖2E是沿著2A的線D-D'所截取的橫截面圖。圖2F是沿著圖2A的線E-E'所截取的橫截面圖。然而，一些較低層被從圖2B到2F的橫截面圖中省略。
參考圖2A和2B，每個接觸插塞CP可以通過層間絕緣層28以接觸每個導電層23，並且至少部分地通過下絕緣層21和下介電層22。導電層23和接觸插塞CP彼此接觸的位置取決於覆蓋容限而可以不同。例如，由於第一接觸插塞CP_1傾斜或偏置到左側(即朝向II方向)並且接觸導電層23，第一接觸插塞CP_1的右側可以更深入通過下絕緣層21和下介電層22。在另一個例子中，由於第N接觸插塞CP_N傾斜或偏置到右側(即向著Ⅱ'方向)並且接觸導電層23，第N接觸插塞CP_N的左側可以更深入地通過下絕緣層21和下介電層22。另外，由於互連結構C1到C3之間的間隙有縫隙絕緣層27來填充，形成在同一平面上的導電層23可以藉由狹縫絕緣層27而彼此絕緣。
參考圖2C，導電層23的襯墊區域可以在第二方向II-II'上圍繞介電層22的端子側壁。另外，參考圖2D，導電層23的連接區域可以與絕緣層21交替地堆疊。
參考圖2E，接觸導電層23的頂表面的接觸插塞CP的區域可以不進一步向下延伸。另一方面，參考圖2F，不與導電層23接觸的接觸插塞CP的區域可以至少部分地通過下絕緣層21和下介電層22。
根據具有上述結構的互連，即使當接觸插塞CP通過下層， 由於接觸插塞CP通過下絕緣材料層，接觸插塞CP可以不與下導電層23形成橋接。
圖3A是示出根據一實施例的互連結構的結構的表示的立體圖。圖3B是其之佈局。在下文中，省略與先前描述的實施例共同的內容的描述。
參考圖3A和3B，互連結構C1到C3可以包括階梯式堆疊的絕緣層31、插入在絕緣層31之間的介電層32以及分別插入在絕緣層31和介電層32的周圍側壁之間的導電層33。
半導體裝置可以包括互連結構C1至C3。互連結構C1至C3可以在第一方向I-I'上彼此平行或實質上彼此平行排列。另外，狹縫SL可以位於相鄰的互連結構C1至C3之間。狹縫絕緣層37可以位於狹縫SL中。
導電層33可以圍繞介電層32的第二、第三和第四側壁<2>、<3>和<4>。換句話說，導電層33可以圍繞包括介電層32的端子側壁的至少三個側壁。例如，導電層33可以具有C形狀。導電層33可以包括圍繞第三側壁<3>的襯墊區域33A以及圍繞第二和第四側壁<2>和<4>的連接區域33B，其中第三側壁<3>是端子側壁。例如，連接區域33B可以形成在狹縫絕緣層37的兩側處。在具有上述結構的互連結構中，所述襯墊區域33A可以接觸接觸插塞CP，並且連接區域33B可以耦接襯墊區域33A到包括在記憶胞結構中的閘極電極。
圖4至圖10B是示出根據一實施例的製造半導體裝置的方法的表示。圖4和5是立體圖。圖6A至圖10B是沿著圖2的線A-A'、C-C'和D-D'或佈局所截取的橫截面圖。
參考圖4，堆疊結構ST可以形成為包括彼此交替堆疊的絕緣層41和犧牲層42。犧牲層42可以在隨後的製程期間藉由導電層代替。犧牲層42可以包括具有相對於絕緣層41的高蝕刻選擇性。例如，犧牲層42可以包括氮化物，以及絕緣層41可以包括氧化物材料。
隨後，在遮罩圖案(未示出)被形成在堆疊結構ST之上後，蝕刻製程可以重複，同時逐漸減少在第二方向II-II'中的遮罩圖案的尺寸。結果，堆疊結構ST的頂表面的一部分可以被階梯式圖案化。堆疊結構ST可被圖案化，使得單一絕緣層41和單一犧牲層42可以形成單一階梯。
參考圖5，遮罩圖案(未示出)被形成在堆疊結構ST之上後，蝕刻製程可以重複，同時逐漸減小在第一方向I-I'上的遮罩圖案的尺寸。堆疊結構ST可以被圖案化，以便M絕緣層41和M犧牲層42可以形成單一階梯。例如，M可以是自然數，並且可以滿足M=4。因此，堆疊結構ST可以在第一方向I-I'和第二方向II-II'上階梯化，並且可以定義第一至第三互連結構C1至C3。
第一至第三互連結構C1、C2和C3的寬度W1、W2和W3分別可以藉由遮罩圖案的縮小尺寸來決定。第一至第三互連結構C1至C3可以具有實質上相同的寬度(W1=W2=W3)或不同的寬度(例如，但不限於，W1>W2>W3、W1<W2<W3或隨機組合)。
參考圖6A至6C，第一開口OP1可以藉由部分地移除暴露在堆疊結構ST的側壁上的犧牲層42來形成。例如，犧牲層42可以移除400到600埃。因為犧牲層42沿著階梯式圖案化的側壁除去，犧牲層42可以在各自層上以L形狀除去。
參考圖7A和7B，層間絕緣層43可以形成在堆疊結構ST之上。第一開口OP1可以層間絕緣層43部分地填充。層間絕緣層43可以包括位於第一開口OP1中的空穴V。
在層間絕緣層43形成之前，具有比犧牲層42還高的蝕刻速率的犧牲圖案44可以形成在第一開口OP1中。例如，犧牲圖案44可以包括氧化物，例如，藉由保形式沉積(conformal deposition，CFD)所形成的氧化層、通過等離子增強原子層沉積(PE-ALD)所形成的氧化物層或超低溫氧化物層。
參考圖8A至8D，在第一狹縫SL1穿過堆疊結構ST形成之後，第一狹縫絕緣層45可以形成在第一狹縫SL1中。第一狹縫絕緣層45可以位於相鄰的互連結構C1至C3之間。
接著，第二狹縫SL2可以在第一狹縫絕緣層45和互連結構C1至C3之間形成。第二狹縫SL2可以位於第一狹縫SL1的一組側邊上。因此，第一狹縫絕緣層45可以被暴露於第二狹縫SL2的一組側壁上，以及互連結構C1至C3可以位於第二狹縫SL2的於另一組側壁上。此外，互連結構C1至C3的空隙V可以在第二狹縫SL2的另一組側壁上暴露。
隨後，可以透過第二狹縫SL2和空隙V部分地移除犧牲層42，以形成第二開口OP2。例如，犧牲層42可以通過執行濕蝕刻製程來移除。在濕蝕刻製程期間，蝕刻劑可以通過第二狹縫SL2和空隙V引入而部分地蝕刻犧牲層42。另外，當第二開口OP2形成時，第一狹縫絕緣層可以作為殘留的絕緣層41的支撐體來運作。如參照圖7A上面所述，當犧牲圖案44形成在第一開口OP1中時，由於犧牲圖案44具有比犧牲層42還高的蝕刻速率，犧牲 圖案44可以提供讓蝕刻劑引入穿過的路徑，在實質上類似於空隙V的方式。
根據一實施例，由於第一狹縫絕緣層45暴露在第二狹縫SL2的一組側壁上，僅位於第二狹縫SL2的另一組側壁上的互連結構C1至C3的犧牲層42可以被去除。換句話說，第二開口OP2可以具有實質上為L形狀。
參考圖9A和9B，在導電層46形成在第二開口OP2之後，第二狹縫絕緣層47可以形成在第二狹縫SL2中。因此，導電層46可具有實質上為L形狀。此外，當第二開口OP2形成時，未去除的犧牲層42可以保持在互連結構C1至C3中。
參考圖10A和10B，接觸插塞47可以形成，使得接觸插塞47可以耦接到導電層46。接觸插塞47可以接觸導電層46的頂表面和側壁，並且至少部分通過下絕緣層41和下犧牲層42。
圖11A至圖13B是示出根據一實施例的製造半導體裝置的方法的表示的圖。圖11A至11C、圖12A和12B以及圖13A和13B是沿著圖3B的線A-A'和D-D'或佈局所截取的橫截面圖。
參考圖4至圖7B的上面描述，包括彼此交替堆疊的絕緣層51和犧牲層52的堆疊結構ST、第一開口OP1以及包括位於第一開口OP1中的空隙V的層間絕緣層53可以依序地形成。然而，省略了形成根據前面所述實施例中的第一狹縫SL1和第一狹縫絕緣層45的製程的描述。
參考圖11A至11C，第二狹縫SL2可以通過堆疊結構ST來形成。例如，第二狹縫SL2可以位於相鄰的互連結構C1至C3之間，以及在第二狹縫SL2的兩個側壁處的互連結構C1至C3可以在其之兩側暴露。
隨後，透過第二狹縫SL2和空隙V，犧牲層52可以部分地移 除。由於犧牲層52在第二狹縫的兩側SL2上移除，具有實質上為C形狀的第二開口OP2可以形成。
參考圖12A和12B，導電層54可以形成在第二開口OP2中。每個導電層54可以具有實質上為C形狀。接著，第二狹縫絕緣層55可以形成在第二狹縫SL2中。因此，包含在相鄰的互連結構C1至C3中的導電層54可以藉由第二狹縫絕緣層55而彼此絕緣。
參考圖13A和13B，接觸插塞56可以形成以使得接觸插塞56可以接觸導電層54並且至少部分地通過下絕緣層41和下犧牲層42。
圖14A和14B示出了根據一實施例的互連結構所應用的半導體裝置的代表的橫截面圖。
參考圖14A和14B，外圍區域PERI可以位於單元區域CELL和接觸區域CONTACT下。單元區域CELL可以包括堆疊在基板上的記憶胞，並且記憶體串可以以一直線狀、U字狀等等排列。圖14A示出了實質上排列成U形狀的記憶體串。圖14B示出了實質上排列成直線形狀的記憶體串。
接觸區域CONTACT可以包括其中具有實質上為C形狀或L形狀的導電層所堆疊之互連結構。接觸插塞可以被分別耦接到導電層。此外，接觸插塞可以通過下絕緣層和下介電層。
外圍區域PERI可以包括電晶體TR和耦接到電晶體TR的金屬線M。電晶體TR可以提供成驅動記憶體串。電晶體TR可以是將位在外圍區域PERI的電晶體與形成在接觸區域CONTACT中的襯墊彼此耦接。因此，根據一實施例，接觸插塞CP可以完全通過下絕緣層和下介電層並且被耦接到在外圍區域PERI中的金屬線M。在具有上述結構的半導體裝置中，偏壓可以 通過接觸區域CONTACT以及單元區域CELL的閘極電極而提供到在外圍區域PERI中的電晶體TR。因此，用於提供偏壓到外圍區域PERI中的電晶體TR之獨立的接觸插塞可能是不必要的，因此，半導體裝置的面積可以減小。
圖15是說明根據一實施例的記憶體系統的配置的方框圖。
如圖15所示，根據一實施例的記憶體系統1000可以包括記憶體裝置1200和控制器1100。
記憶體裝置1200可以被用來存儲包括各種數據的數據資訊，諸如文本、圖形和軟體代碼。記憶體裝置1200可以是非易失性記憶體，並且可以是，例如，參考圖1A至14上述的半導體裝置。此外，記憶體裝置1200可以包括階梯式堆疊的絕緣層和插入在絕緣層之間的介電層。記憶體裝置1200可以分別包括插入在絕緣層和介電層的周圍側壁之間的導電層。記憶體裝置1200可以包括接觸插塞，每個接觸插塞耦接到導電層中的一個，並且至少部分地通過在較低部分處的絕緣層和介電層。由於記憶體裝置1200如上所述而配置和製造，其詳細描述將被省略。
控制器1100可以連接到主機和記憶體裝置1200並且可適用於響應來自主機的請求而存取記憶體裝置1200。例如，控制器1100可以是適用於控制記憶體裝置1200的讀出、寫入、擦除和後台操作。
控制器1100可以包括隨機存取記憶體(random access memory，RAM)1110、中央處理單元(central processing unit，CPU)1120、主機介面1130、錯誤校正碼(error correction code，ECC)1140以及記憶體介面1150。
RAM 1110可以被用作操作記憶體、在記憶體裝置1200和主 機之間的快取記憶體(cache memory)和在記憶體裝置1200和主機之間的緩衝記憶體。RAM 1110可以藉由靜態隨機存取記憶體(Static Random Access Memory，SRAM)、唯讀記憶體(Read Only Memory，ROM)或類似物來代替。
接著，CPU 1120可以適用於控制控制器1100的整體操作。例如，CPU 1120可以是適用於操作諸如存儲在RAM 1110中的快閃轉換層(Flash Translation Layer，FTL)的韌體。
主機介面1130可以適用於執行與主機連繫。例如，控制器1100可以通過各種協定中的至少一者來與主機通訊，其中所述協定例如通用序列匯流排(Universal Serial Bus，USB)協定、多媒體卡(MultiMedia Card，MMC)協定、周邊組件互連(peripheral component interconnection，PCI)協定、PCI快速(PCI-express，PCI-E)協定、先進技術附件(Advanced Technology Attachment，ATA)協定、序列ATA協定、平行ATA協定、小型計算機小介面(Small Computer Small Interface，SCSI)協定、增強型小型磁碟介面(Enhanced Small Disk Interface，ESDI)協定、整合驅動電子(Integrated Drive Electronic，IDE)協定和專用協定。
ECC電路1140可以適用於使用ECC檢測和修正從記憶體裝置1200讀出的數據的錯誤。
介面1150可以適用於執行與記憶體裝置1200連繫。例如，記憶體介面1150可以包括NAND介面或者NOR介面。
控制器1100可以進一步包括緩衝記憶體(未示出)，以便暫時存儲數據。此處，緩衝記憶體可以用於暫時存儲透過主機介面1130遞送到 外的數據，或者暫時存儲從記憶體裝置1200透過記憶體介面1150所遞送的數據。另外，控制器1100可以進一步包括ROM以存儲用於與主機連繫的代碼數據。
如上所述，由於根據一實施例的記憶體系統1000包括具有改善特性之記憶體裝置1200，記憶體系統1000的特性可以得到改善。
圖16是示出了根據一實施例的記憶體系統的配置的方框圖。在下文中，省略與先前描述的實施例共同的內容的描述。
如圖15所示，根據一實施例的記憶體系統1000可以包括記憶體裝置1200'和控制器1100。另外，控制器1100可以包括RAM 1110、CPU 1120、主機介面1130、ECC電路1140和記憶體介面1150。
記憶體裝置1200'可以是非易失性記憶體，並且可以是，例如，如上參考圖1A至14的半導體裝置。此外，記憶體裝置1200'可以包括階梯式堆疊的絕緣層和插入在絕緣層之間的介電層。記憶體裝置1200'可以包括分別插入在絕緣層和介電層的周圍側壁之間的導電層。記憶體裝置1200'可以包括接觸插塞，每個接觸插塞耦接到導電層中的一個，並且至少部分地通過在較低的部分處的絕緣層和介電層。由於記憶體裝置1200'如上所述來配置和製造，其詳細描述將被省略。
此外，記憶體裝置1200'可以是包括複數個記憶體晶片的多晶片封裝。複數個記憶體晶片可以被劃分成複數個群組，並且複數個群組可以適用於透過第一至第k通道CH1至CHK與控制器1100通訊。屬於一個群組的記憶體晶片可以適用於透過共同通道與控制器1100通訊。記憶體系統1000'可以被修改，使得單一記憶體晶片可以耦接到單一通道。
如上所述，由於根據一實施例的記憶體系統1000'包括具有改善特性的記憶體裝置1000'，記憶體系統1000'的特性也可改善。通過形成作為多晶片封裝的記憶體裝置1200'，記憶體系統1000'的數據存儲容量和驅動速度可以增加。
圖17是示出了根據一實施例的計算系統的配置的方框圖。在下文中，省略與先前描述的實施例共同的內容的描述。
如圖17所示，根據一實施例的計算系統2000可以包括記憶體裝置2100、CPU 2200和RAM 2300。計算系統2000可以包括用戶介面2400、電源2500和系統匯流排2600。
記憶體裝置2100可以存儲透過用戶介面2400所提供的數據並且藉由CPU 2200處理的數據。記憶體裝置2100可以通過系統匯流排2600而電連接到CPU 2200、RAM 2300、用戶介面2400和電源2500。例如，記憶體裝置2100可以通過控制器(未示出)而連接到系統匯流排2600，或者直接連接到系統匯流排2600。當記憶體裝置2100被直接連接到系統匯流排2600時，控制器的功能可以藉由CPU 2200和RAM 2300來執行。
存儲裝置2100可以是非易失性記憶體，並且可以是，例如，如上參考圖1A至14的半導體裝置。記憶體裝置2100可以包括階梯式堆疊的絕緣層和插入在絕緣層之間的介電層。記憶體裝置2100可以包括分別插入在絕緣層和介電層的周圍側壁之間的導電層。記憶體裝置2100可以包括接觸插塞，每個接觸插塞耦接到導電層中的一個，並且至少部分地通過在較低的部分處的絕緣層和介電層。由於記憶體裝置2100如上所述來配置和製造，其詳細描述將被省略。
此外，記憶體裝置2100可以是由參考圖16描述的複數個記憶體晶片所構成的多晶片封裝。
具有這種配置的計算系統2000可以是計算機、UMPC(超移動個人電腦)、工作站、網書(net-book)、PDA(個人數位助理)、便攜式電腦、網絡平板電腦、無線電話、行動電話、智慧電話、電子書、PMP(便攜式多媒體播放器)、便攜式遊戲控制台、導航裝置、黑盒子、數位照相機、三維電視、數位音頻記錄器、數位音頻播放器、數位圖像記錄器、數位圖像播放器、數位視頻記錄器、數位視頻播放器、用於無線發送和接收資訊的裝置、配置家庭網絡的各種電子設備中的至少一個、配置電腦網絡的各種電子設備中的至少一個、配置遠程資訊服務網絡的各種電子設備中的至少一個和RFID裝置。
如上所述，由於根據一實施例的計算系統2000包括具有改善特性的記憶體裝置2100，計算系統2000的數據存儲容量可以得到改善。
圖18示出了根據一實施例的計算系統的方框圖。
如圖18所示，根據一實施例的計算系統3000可以包括具有作業系統3200的軟體層、應用程式3100以及檔案系統3300。計算系統300可以包括轉換層3400以及諸如記憶體裝置3500的硬體層。
作業系統3200可以藉由CPU管理計算機系統3000的軟體資源和硬體資源以及控制程序執行。應用程式3100可以是在計算系統3000中執行的各種應用程式，並且可以是藉由作業系統3200所執行的公用程式。
檔案系統3300可以涉及邏輯結構來管理存在計算系統3000中的數據和文件。檔案系統3300可以組織文件或數據，以根據規則存儲於記 憶體裝置3500中。檔案系統3300可以藉由使用於計算系統3000中的作業系統3200所決定。例如，當作業系統3200是微軟視窗(Microsoft Windows)時，檔案系統3300可以是檔案配置表(File Allocation Table，FAT)或NT檔案系統(NT file system，NTFS)。此外，當作業系統3200是Unix/Linux時，檔案系統3300可以是擴展檔案系統(Extended File System，EXT)、Unix檔案系統(Unix File System，UFS)或日誌檔案系統(Journaling File System，JFS)。
在圖18中，作業系統3200、應用程式3100和檔案系統3300是以個別的方框來說明。但是，應用程式3100和檔案系統3300可以被包括在作業系統3200中。
轉換層3400可以響應於從檔案系統3300的請求而將位址轉換成用於記憶體裝置3500的合適類型。例如，轉換層3400可以將藉由檔案系統3300所建立的邏輯位址轉換成記憶體裝置3500的物理位址。邏輯位址和物理位址的映射資訊可以被存儲在位址轉換表中。例如，轉換層3400可以是快閃轉換層(flash translation layer，FTL)、通用快閃儲存鏈路層(universal flash storage link layer，ULL)。
記憶體裝置3500可以是非易失性記憶體，並且可以是，例如，如上所述參考圖1A至14的半導體裝置。此外，記憶體裝置3500可以包括：第一半導體圖案，其包括形成在其之側壁上的突起；以及第二半導體圖案，其耦接到第一半導體圖案並且具有從底部到頂部在寬度上增加的寬度。由於記憶體裝置3500如上所述來配置和製造，其詳細描述將被省略。
具有這種配置的計算系統3000可被分離成在上部區域中所執行的作業系統層和在下部區域中所執行的控制器層。應用程式3100、作業 系統3200和檔案系統3300可以被包括在作業系統層中，並且可以藉由計算系統3000的操作記憶體來驅動。此外，轉換層3400可以包括在作業系統層或者控制器層中。
如上所述，由於根據一實施例的計算系統3000包括具有改善特性的記憶體裝置3500，計算系統3000的數據存儲容量也可以得到改善。
接觸插塞形成製程可能會更容易執行，並且橋接可以防止在堆疊的導電層之間形成。

Claims (36)

  1. 一種互連結構，包括：階梯式地堆疊的絕緣層；插入在所述絕緣層之間的介電層；導電層，其分別插入在所述絕緣層與所述介電層的周圍側壁之間；以及接觸插塞，其分別耦接到所述導電層，其中，耦接到所述導電層中的一個導電層之所述接觸插塞中的一個接觸插塞通過位在所述導電層中的所述一個導電層下方的所述介電層的至少一個介電層。
  2. 根據申請專利範圍第1項的互連結構，其中，每個所述導電層圍繞包括每個所述介電層的端子側壁的至少兩個側壁。
  3. 根據申請專利範圍第2項的互連結構，進一步包括：狹縫絕緣層，其與所述介電層的暴露側壁接觸，其中，所述導電層圍繞包括每個所述介電層的所述端子側壁的所述至少兩個側壁，其保留所述介電層的所述暴露側壁以接觸所述狹縫絕緣層。
  4. 根據申請專利範圍第3項的互連結構，其中所述縫隙絕緣層與所述介電層的所述暴露側壁相對之所述導電層的側壁接觸。
  5. 根據申請專利範圍第2項的互連結構，其中，所述導電層包括實質上為“L”形狀。
  6. 一種互連結構，包括：階梯式地堆疊的絕緣層； 插入在所述絕緣層之間的介電層；導電層，其分別插入在所述絕緣層與所述介電層的周圍側壁之間；以及接觸插塞，其各自耦接到所述導電層中的一個導電層，其中所述接觸插塞至少部分地通過所述介電層，其中，每個所述導電層包括圍繞每個所述介電層的端子側壁的襯墊區域，以及其中，所述接觸插塞是與所述襯墊區域的頂表面和兩個側壁接觸。
  7. 根據申請專利範圍第6項的互連結構，其中，所述接觸插塞的直徑大於所述襯墊區域的寬度。
  8. 一種互連結構，包括：階梯式地堆疊的絕緣層；插入在所述絕緣層之間的介電層；導電層，其分別插入在所述絕緣層與所述介電層的周圍側壁之間；以及接觸插塞，其各自耦接到所述導電層中的一個導電層，其中所述接觸插塞至少部分地通過所述介電層，其中每個所述導電層圍繞包括每個所述介電層的端子側壁的至少三個側壁。
  9. 根據申請專利範圍第8項的互連結構，其中，圍繞所述三個側壁中的至少兩個的所述導電層是連接區域，所述連接區域接觸且位於所述介電層的側壁和縫隙絕緣層之間。
  10. 根據申請專利範圍第8項的互連結構，其中，所述導電層包括實質上為“C”形狀。
  11. 一種互連結構，包括：階梯式地堆疊的絕緣層；插入在所述絕緣層之間的介電層；導電層，其分別插入在所述絕緣層與所述介電層的周圍側壁之間；以及接觸插塞，其各自耦接到所述導電層中的一個導電層，其中所述接觸插塞至少部分地通過所述介電層，其中，每個所述接觸插塞分別接觸每個所述導電層的頂面和側壁。
  12. 一種互連結構，包括：階梯式地堆疊的絕緣層；插入在所述絕緣層之間的介電層；導電層，其分別插入在所述絕緣層與所述介電層的周圍側壁之間；以及接觸插塞，其各自耦接到所述導電層中的一個導電層，其中所述接觸插塞至少部分地通過所述介電層，其中，所述導電層分別耦接到在單元結構中堆疊的閘極電極。
  13. 根據申請專利範圍第12項的互連結構，其中，每個所述導電層包括：襯墊區域，其圍繞所述介電層的端子側壁且接觸所述接觸插塞；以及連接區域，其耦接所述襯墊區域到所述閘極電極。
  14. 一種半導體裝置，包括： 第一堆疊結構，其包括彼此交替堆疊的第一至第n絕緣層和第一至第n介電層，以及分別插入在所述第一至第n絕緣層與所述第一至第n介電層的周圍側壁之間的第一至第n導電層，其中n是2或更大的自然數，其中所述第一堆疊結構具有階梯式結構；第二堆疊結構，其包括彼此交替地堆疊的第一至第2n絕緣層和第一至2n介電層，以及分別插入在所述第一至第2n絕緣層與所述第一至第2n介電層的周圍側壁之間的第一至第2n導電層，其中第n+1至第2n絕緣層、第n+1至2n介電層與第n+1至2n導電層具有階梯式結構；以及縫隙絕緣層，其位於所述第一堆疊結構與所述第二堆疊結構之間。
  15. 根據申請專利範圍第14項的半導體裝置，進一步包括：第一接觸插塞，其分別耦接到所述第一堆疊結構的所述第一至第n導電層，其中所述第一接觸插塞至少部分地通過位於所耦接的所述第一至第n導電層之下的所述第一至第n絕緣層和所述第一至第n介電層；以及第二接觸插塞，其分別耦接到所述第二堆疊結構的所述第n+1至第2n導電層，其中所述第二接觸插塞至少部分地通過位於所耦接的所述第一到2n導電層之下的所述第一至2n絕緣層和所述第一至2n介電層。
  16. 根據申請專利範圍第15項的半導體裝置，進一步包括外圍區域，其位於所述第一和第二堆疊結構下，並且包括電晶體和連接到所述電晶體的金屬線，其中，所述第一和第二接觸插塞完全通過位於所耦接的所述導電層之下的所述絕緣層和所述介電層並且被耦接到所述金屬線。
  17. 根據申請專利範圍第14項的半導體裝置，進一步包括位於單元區域 中的單元結構，所述單元結構包括彼此交替堆疊的閘極電極和絕緣層，其中所述閘極電極被分別耦接至所述導電層。
  18. 根據申請專利範圍第16項的半導體裝置，其中，每個所述導電層圍繞包括每個所述介電層的端子側壁的至少兩個側壁。
  19. 根據申請專利範圍第16項的半導體裝置，其中，每個所述導電層圍繞包括每個所述介電層的端子側壁的至少三個側壁。
  20. 一種製造半導體裝置的方法，該方法包括：形成堆疊結構，其包括階梯式地堆疊的絕緣層和插入在所述絕緣層之間的犧牲層；藉由部分地移除暴露在所述堆疊結構的側壁上的所述犧牲層以形成第一開口；形成層間絕緣層在所述堆疊結構之上，其中所述層間絕緣層包括位在所述第一開口中的空隙；形成通過所述層間絕緣層和所述堆疊結構的狹縫；藉由部分地移除通過所述狹縫的所述犧牲層以形成第二開口；以及形成在所述第二開口中的導電層。
  21. 根據申請專利範圍第20項的方法，進一步包括形成接觸插塞，每個接觸插塞耦接到所述導電層中的一個，並且至少部分地通過位於所耦接的所述導電層之下的所述絕緣層和所述犧牲層。
  22. 根據申請專利範圍第20項的方法，進一步包括在形成所述層間絕緣層之前，在所述第一開口中形成犧牲圖案，其中所述犧牲圖案具有比所述犧牲層還高的蝕刻速率。
  23. 根據申請專利範圍第20項的方法，進一步包括形成支撐絕緣層，其在形成所述狹縫之前穿過所述堆疊結構。
  24. 根據申請專利範圍第23項的方法，其中所述支撐絕緣層被暴露在所述縫隙的一側上，所述堆疊結構上是暴露在所述縫隙的另一側上。
  25. 根據申請專利範圍第24項的方法，其中，每個所述導電層圍繞包括每個所述犧牲層的端子側壁的至少兩個側壁。
  26. 根據申請專利範圍第20項的方法，其中所述堆疊結構被暴露在所述縫隙的兩側上。
  27. 根據申請專利範圍第26項的方法，其中每個導電層圍繞包括每個所述犧牲層的端子側壁的至少三個側壁。
  28. 一種互連結構，包括：階梯式地堆疊的絕緣層；插入在所述絕緣層之間的介電層；導電層，其分別插入在所述絕緣層與所述介電層的周圍側壁之間；以及接觸插塞，各自耦接到所述導電層中的一個，其中，每個所述導電層包括圍繞每個所述介電層的端子側壁的襯墊區域。
  29. 根據申請專利範圍第28項的互連結構，其中，所述接觸插塞部分地通過所述介電層。
  30. 根據申請專利範圍第28項的互連結構，其中，所述接觸插塞的直徑大於所述襯墊區域的寬度。
  31. 一種互連結構，包括：上導電層，其包括上介電層和圍繞所述上介電層的端子側壁的襯墊區域；下導電層，其包括下介電層和圍繞所述下介電層的端子側壁的襯墊區域，所述下導電層位於所述上導電層之下；以及接觸插塞，其耦接到所述上導電層的所述襯墊區域和所述下介電層。
  32. 根據申請專利範圍第31項的互連結構，其中，所述接觸插塞至少部分地通過所述上介電層。
  33. 根據申請專利範圍第31項的互連結構，其中，所述接觸插塞至少部分地通過所述下介電層。
  34. 根據申請專利範圍第31項的互連結構，其中，所述接觸插塞是與所述上導電層的所述襯墊區域的頂表面和兩個側壁接觸。
  35. 根據申請專利範圍第31項的互連結構，其中，所述上導電層圍繞所述上介電層的至少兩個側壁。
  36. 根據申請專利範圍第31項的互連結構，其中，所述下導電層圍繞所述下介電層的至少兩個側壁。
TW104100534A 2014-07-28 2015-01-08 互連結構、半導體裝置及製造其之方法 TWI632664B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140096003A KR20160013756A (ko) 2014-07-28 2014-07-28 연결구조물, 반도체 장치 및 그 제조 방법
??10-2014-0096003 2014-07-28

Publications (2)

Publication Number Publication Date
TW201605015A TW201605015A (zh) 2016-02-01
TWI632664B true TWI632664B (zh) 2018-08-11

Family

ID=55167323

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104100534A TWI632664B (zh) 2014-07-28 2015-01-08 互連結構、半導體裝置及製造其之方法

Country Status (4)

Country Link
US (1) US9524903B2 (zh)
KR (1) KR20160013756A (zh)
CN (1) CN105304637B (zh)
TW (1) TWI632664B (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252355B (zh) * 2015-06-15 2021-03-09 爱思开海力士有限公司 半导体器件及其制造方法
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
US10269804B2 (en) * 2016-05-11 2019-04-23 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
CN106920796B (zh) 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
TWI645548B (zh) * 2017-04-07 2018-12-21 旺宏電子股份有限公司 多層元件的邊緣結構及其製造方法
US10192824B2 (en) 2017-04-10 2019-01-29 Macronix International Co., Ltd. Edge structure for multiple layers of devices, and method for fabricating the same
KR102423766B1 (ko) 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
US11031285B2 (en) * 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
KR102624625B1 (ko) 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102612195B1 (ko) 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102452827B1 (ko) * 2018-09-13 2022-10-12 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR102612408B1 (ko) 2018-11-02 2023-12-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20210008985A (ko) * 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
CN110770902B (zh) * 2019-08-23 2021-08-17 长江存储科技有限责任公司 竖直存储器件
KR20210058562A (ko) 2019-11-14 2021-05-24 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20210108016A (ko) * 2020-02-25 2021-09-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
JP2021150408A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20210142914A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
WO2021243703A1 (en) 2020-06-05 2021-12-09 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN113345905B (zh) 2020-06-05 2024-04-30 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
KR20220006835A (ko) 2020-07-09 2022-01-18 삼성전자주식회사 반도체 메모리 장치
KR20220018343A (ko) * 2020-08-06 2022-02-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220037633A (ko) 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법
KR20220037636A (ko) 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법
US11903183B2 (en) * 2020-10-01 2024-02-13 Micron Technology, Inc. Conductive line contact regions having multiple multi-direction conductive lines and staircase conductive line contact structures for semiconductor devices
US11950403B2 (en) 2020-10-23 2024-04-02 Micron Technology, Inc. Widened conductive line structures and staircase structures for semiconductor devices
KR20220108627A (ko) * 2021-01-27 2022-08-03 삼성전자주식회사 열전 소자를 구비한 수직형 비휘발성 메모리 소자, 그 메모리 소자를 구비한 반도체 패키지, 및 그 메모리 소자의 방열 방법
TWI786797B (zh) * 2021-09-01 2022-12-11 旺宏電子股份有限公司 記憶體元件及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207186A1 (en) * 2009-02-17 2010-08-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20110063914A1 (en) * 2009-09-16 2011-03-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20110169071A1 (en) * 2010-01-08 2011-07-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing same
US20120070944A1 (en) * 2010-09-17 2012-03-22 Hyu-Jung Kim Methods of Manufacturing Three Dimensional Semiconductor Devices

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2963161B1 (fr) * 2010-07-23 2012-08-24 Commissariat Energie Atomique Procede de realisation d?un circuit integre
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR20150120031A (ko) 2014-04-16 2015-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207186A1 (en) * 2009-02-17 2010-08-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20110063914A1 (en) * 2009-09-16 2011-03-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20110169071A1 (en) * 2010-01-08 2011-07-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing same
US20120070944A1 (en) * 2010-09-17 2012-03-22 Hyu-Jung Kim Methods of Manufacturing Three Dimensional Semiconductor Devices

Also Published As

Publication number Publication date
CN105304637A (zh) 2016-02-03
CN105304637B (zh) 2020-11-10
KR20160013756A (ko) 2016-02-05
US20160027730A1 (en) 2016-01-28
TW201605015A (zh) 2016-02-01
US9524903B2 (en) 2016-12-20

Similar Documents

Publication Publication Date Title
TWI632664B (zh) 互連結構、半導體裝置及製造其之方法
US11037939B2 (en) Semiconductor device and method of manufacturing the same
US10930657B2 (en) Semiconductor device and method of manufacturing the same
US10643844B2 (en) Semiconductor device and method for manufacturing the same
US9640542B2 (en) Semiconductor device having contact pads
US9165938B1 (en) Semiconductor device and method of manufacturing the same
US10644026B2 (en) Semiconductor device and manufacturing method thereof
US10283514B2 (en) Semiconductor device and method of manufacturing the same
US9356038B2 (en) Semiconductor device and method of fabricating the same
US9633944B2 (en) Semiconductor device and manufacturing method thereof
US10283518B2 (en) Semiconductor device and method of manufacturing the same
US10256115B2 (en) Method of manufacturing semiconductor device
US9502432B1 (en) Semiconductor device comprising a slit insulating layer configured to pass through a stacked structure
US10566419B2 (en) Semiconductor device and manufacturing method thereof
US9484247B2 (en) Semiconductor device having stable structure and method of manufacturing the same
TWI758482B (zh) 半導體裝置及其製造方法
US9524975B2 (en) Semiconductor device and method of manufacturing the same
TW201836029A (zh) 半導體裝置及其製造方法
TW202415258A (zh) 三維記憶體裝置及其形成方法