CN116779590A - 三维半导体设备和制造该三维半导体设备的方法 - Google Patents

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Abstract

本公开的实施例涉及三维半导体设备和制造该三维半导体设备的方法。3D半导体设备可以包括堆叠结构和竖直通道结构。堆叠结构可以包括第一绝缘图案、下部导电图案和第二绝缘图案。下部导电图案可以被布置在第一绝缘图案上。第二绝缘图案可以被布置在下部导电图案上。第一绝缘图案可以具有比第二绝缘图案的厚度更厚的厚度。竖直通道结构可以被布置在堆叠结构中。下部导电图案可以具有与第二绝缘图案的下部表面直接接触的上部表面。

Description

三维半导体设备和制造该三维半导体设备的方法
相关申请的交叉引用
本申请要求于2022年3月18日向韩国知识产权局提交的韩国专利申请号10-2022-0034065的优先权，其以其整体通过引用并入本文。
技术领域
各种实施例总体上涉及一种半导体设备和制造该半导体设备的方法，更具体地，涉及一种三维半导体设备和制造该三维半导体设备的方法。
背景技术
半导体设备的集成度主要取决于单位存储器单元的占用面积。近来，由于包括衬底上的单个存储器单元的半导体设备的集成度的提高可能已经达到极限，可以提出包括堆叠在衬底上的存储器单元的三维(3D)半导体设备。此外，为了提高3D半导体设备的操作可靠性，可以开发各种结构和制造方法。
发明内容
根据多个实施例的示例，可以提供一种三维(3D)半导体设备。3D半导体设备可以包括至少一个堆叠结构和至少一个竖直通道结构。堆叠结构可以包括顺序地堆叠的第一绝缘图案、下部导电图案和第二绝缘图案。第一绝缘图案可以包括第一厚度，并且第二绝缘图案可以包括与第一厚度不同的第二厚度。下部导电图案中的每一个的上部表面可以与第二绝缘图案中的每一个的下部表面直接接触。
根据多个实施例的示例，可以提供一种三维(3D)半导体设备。3D半导体设备可以包括堆叠结构和至少一个竖直通道结构。堆叠结构可以包括至少一个单元存储器块。单元存储器块可以包括在单元区域和接触区中顺序地堆叠至少一次的第一绝缘图案、下部字线、第二绝缘图案和上部字线。竖直通道结构可以包括在单元区域中穿过堆叠结构形成的数据存储层。单元区域中的第一绝缘图案可以具有比单元区域中的第二绝缘图案的厚度更厚的厚度。
根据多个实施例的示例，可以提供一种制造3D半导体设备的方法。在制造3D半导体设备的方法中，第一绝缘中间层和牺牲层可以交替地堆叠至少一次以形成堆叠结构。可以选择性地去除牺牲层以在第一绝缘中间层之间形成开口。可以在开口的内部表面上形成导电层。可以在具有导电层的开口中形成第二绝缘中间层。第二绝缘中间层可以具有与第一绝缘中间层的厚度不同的厚度。可以形成穿过堆叠结构的孔。可以去除通过孔暴露的导电层以限定字线。可以在孔中形成竖直通道结构。
附图说明
从以下结合附图的详细说明将更加清楚地理解本公开的主题的上述和其他方面、特征以及优点，在附图中：
图1A、图1B和图1C是图示了根据各种实施例的3D半导体设备的视图；
图2A、图2B和图2C是图示了根据各种实施例的3D半导体设备的视图；
图3是图示了根据各种实施例的3D半导体设备的视图；
图4A、图4B、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9、图10、图11、图12A和图12B是图示了根据各种实施例的制造3D半导体设备的方法的截面视图；
图13是图示了根据各种实施例的制造3D半导体设备的方法的截面视图；
图14是图示了根据各种实施例的存储器系统的框图；
图15是图示了根据各种实施例的存储器系统的框图；以及
图16是图示了根据各种实施例的计算系统的框图。
图17是图示了根据多个实施例的示例的计算系统的框图。
具体实施方式
将参考附图更详细地描述各种实施例。附图是各种实施例(和中间结构)的示意性图示。因此，例如由于制造技术和/或公差等原因导致的自图示的配置和形状的变化是可以预期的。因此，所描述的多个实施例不应被解释为限于本文中所图示的特定配置和形状，而是可以包括不脱离如在所附权利要求中所限定的本公开的精神和范围的配置和形状上的偏差。应当理解，当元件、图案、表面或层等被称为“在…上”、“连接到”或“耦合到”另一个元件、图案、表面或层等时，它可以直接在其他元件、图案、表面或层等上，连接或耦合到其他元件、图案、表面或层等，或者可以存在中间元件、图案、表面或层等。相比之下，当元件、图案、表面或层等被称为“直接在…上”、“直接连接到”、“直接与…接触”或“直接耦合到”另一个元件、图案、表面或层等时，没有中间元件、图案、表面或层等，
本文参考本公开的多个理想化实施例的截面示图和/或平面示图描述了本公开。然而，实施例不应被解释为对概念进行限制。尽管将示出和描述一些实施例，但是本领域的普通技术人员将了解，在不脱离本公开的原理和精神的情况下可以对这些实施例进行改变。
在下文中，可以参考附图详细例示各种实施例的3D半导体设备。
图1A至图1C是图示了根据各种实施例的3D半导体设备的视图。图1A是图示了3D半导体设备的平面视图。图1B是沿着图1A中的线A-A'截取的截面视图。图1C是沿着图1A中的线B-B'截取的截面视图。
参考图1A至图1C，3D半导体设备可以包括至少一个堆叠结构ST、至少一个竖直通道结构CH和至少一个接触塞CT。
堆叠结构ST可以包括多个导电图案126以及绝缘图案102和118。绝缘图案102和118可以被布置在导电图案126之间以使导电图案126彼此电隔离。绝缘图案102和118可以具有不同的厚度。绝缘图案102和118可以包括第一绝缘图案102和第二绝缘图案118。在各种实施例中，堆叠结构ST可以包括在竖直方向上重复堆叠的第一绝缘图案102、导电图案126、第二绝缘图案118、导电图案126和第一绝缘图案102。在下文中，竖直方向可以被称为第一方向D1。
在各种实施例中，第一绝缘图案102可以具有与第二绝缘图案118的厚度T3不同的厚度T1。例如，第一绝缘图案102的厚度T1可以比第二绝缘图案118的厚度T3更厚。例如，第一绝缘图案102的厚度T1可以是第二绝缘图案118的厚度T3的大约1.5倍至大约2.5倍。此外，第一绝缘图案102的厚度T1可以大于相邻的两个导电图案126的厚度(THx2)与相邻的两个导电图案126之间的第二绝缘图案118的厚度T3之和(即，T1>2TH+T3)。
在各种实施例中，第一绝缘图案102和第二绝缘图案118可以包括相同的材料或不同的材料。第一绝缘图案102和第二绝缘图案118可以包括诸如氧化物、氮化物、气隙等绝缘材料。例如，第一绝缘图案102和第二绝缘图案118可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。替代地，第一绝缘图案102和第二绝缘图案118可以包括相同的绝缘层，但是第一绝缘图案102和第二绝缘图案118的化学计量比可能不同。例如，第一和第二绝缘图案102和118中的任何一个可以包括富硅氮化物层，并且另一个可以包括满足氮化硅材料的化学计量比的氮化硅层。此外，第一绝缘图案102和第二绝缘图案118可以包括诸如n型杂质、p型杂质、碳、氮等杂质。此外，第一绝缘图案102和第二绝缘图案118可以具有不同的厚度，第一绝缘图案102的介电常数和第二绝缘图案118的介电常数可以基本上相同。因此，包括第一绝缘图案102和与该第一绝缘图案102接触的导电图案126的电容器的电容以及包括第二绝缘图案118和与该第二绝缘图案118接触的导电图案126的电容器的电容可以基本上是均匀的。例如，第一和第二绝缘图案102和118中的至少一个可以包括：诸如SrZO3、LaAlO3、CaZrO3、SrTiO3等的钙钛矿三元金属氧化物层；诸如ZrO3、HfO2、La2O3、Ta2O5等的二元金属层；以及非晶金属氧化物层。第一和第二绝缘图案102和118中的至少一个可以包括以下项中的至少一种：氧化物，包括氧化硅和包含金属的氧化物；氮化物，包括氮化硅和氮氧化硅；绝缘材料，包括杂质；以及气隙。
堆叠结构ST可以包括单元区域CA和接触区CTA。第一绝缘图案102和第二绝缘图案118可以被形成在单元区域CA和接触区CTA中。
接触区CTA中的第一绝缘图案102、导电图案126和第二绝缘图案118中的每一个可以具有阶梯结构，该阶梯结构具有向下突出的形状以确保导电图案126的接触部分。该接触区CTA的阶梯结构可以通过减薄工艺来形成。例如，第二绝缘图案118中的每一个可以包括具有两个端部118E的线形形状。第二绝缘图案118中的每一个的至少一个端部118E可以位于接触区CTA处。位于接触区CTA处的端部118E的厚度可以大于第二绝缘图案118除了位于接触区CTA处的端部118E之外的厚度T3。
如上所述，导电图案126中的每一个可以具有比第二绝缘图案118的厚度T3更薄的厚度TH。在一个实施例中，导电图案126的厚度TH可以比第一绝缘图案102和第二绝缘图案118的厚度T1和T3更薄以减小3D半导体设备的高度。此外，在一个实施例中，多个导电图案126可以被布置在具有相同高度的3D半导体设备中以提高3D半导体设备的集成度。导电图案126可以包括例如氮化钛(TiN)、钨(W)或钼(Mo)的金属材料。导电图案126可以包括包含导电杂质的掺杂多晶硅，但是不限于此。
在各种实施例中，导电图案126可以包括阻挡层和导电层。阻挡层可以包括氮化钛(TiN)层、钛/氮化钛(Ti/TiN)层等。阻挡层可以被插入在第一绝缘图案102和导电层之间。例如，导电层可以包括钨材料。同时，当导电图案126可能包括钼材料时，在第一绝缘图案102和导电层之间可能不需要阻挡层。在多个实施例中，导电图案126可以对应于NAND存储器设备的单元串中的字线、漏极选择线或源极线。
如上所述，导电图案126可以被布置在单元区域CA和接触区CTA中。单元区域CA中的导电图案126中的每一个可以被配置为围绕竖直通道结构CH。导电图案126可以在第二方向D2上彼此平行地延伸。
参考图1C，例如，在第二绝缘图案118下方的导电图案126将被称为下部导电图案126L，并且在第二绝缘图案118上方的导电图案126将被称为上部导电图案126U。
此外，下部导电图案126L可以被用作下部字线，并且上部导电图案126U可以被用作上部字线。
接触区CTA中的上部导电图案126U可以被延伸以覆盖第二绝缘图案118的除了第二绝缘图案118的端部118E的边缘之外的上部表面。下部导电图案126L可以被延伸以覆盖第二绝缘图案118的下部表面、第二绝缘图案118的端部118E的侧表面和端部118E的上部表面的边缘。在此时，下部导电图案126L可能延伸到第二绝缘图案118的上部表面的边缘，但可能与上部导电图案126U电隔离。
下部导电图案126L和上部导电图案126U可以通过导电图案126的切口部分127分隔开。切口部分127可以被布置在第二绝缘图案118的端部118E的上部表面处。
可以沿着第一方向D1穿过堆叠结构ST形成竖直通道结构CH。竖直通道结构CH可以被形成在单元区域CA中。竖直通道结构CH可以具有圆柱形形状。例如图1B中所示，圆柱形竖直通道结构CH可以具有在竖直方向或竖直向下方向上减小的直径。在一个实施例中，圆柱形竖直通道结构CH的这种直径的减小可能是由于堆叠结构ST的高度引起的。
在沿着基本上垂直于第一方向D1的第二方向D2和第三方向D3限定的平面视图中，竖直通道结构CH可以包括多个第一竖直通道结构CH1和多个第二竖直通道结构CH2。例如，第一竖直通道结构CH1可以被布置成以形成第一行(第1行)的设置距离间隔开。第二竖直通道结构CH2可以被布置成以形成第二行(第2行)的设置距离间隔开。如图1A中所示，第二竖直通道结构CH2可以被布置在第一竖直通道结构之间，并且可以位于相邻的第一行之间。
第一竖直通道结构CH1和第二竖直通道结构CH2可以分别被重复地布置在第一行和第二行中，但是不限于此。
竖直通道结构CH中的每一个可以包括通道134和被配置为围绕该通道134的存储器层128、130和132。通道134可以包括诸如硅、锗、纳米结构等的半导体材料。存储器层128、130和132可以被插入在通道134和导电图案126之间。例如，存储器层128、130和132可以包括隧穿绝缘层132、数据存储层130和阻挡绝缘层128。隧穿绝缘层132可以被配置为围绕通道134。数据存储层130可以被配置为围绕隧穿绝缘层132。阻挡绝缘层128可以被配置为围绕数据存储层130。数据存储层130可以存储使用Fowler-Nordheim隧穿改变的数据。在各种实施例中，数据存储层130可以包括电荷捕获氮化物层。阻挡绝缘层128可以包括用于阻挡电荷的氧化物。隧穿绝缘层132可以包括能够进行电荷隧穿的氧化硅。
相邻的两个堆叠结构ST可以通过狭缝结构SL而彼此间隔开。在各种实施例中，狭缝结构SL可以包括源极接触塞124和绝缘间隔件120和122。绝缘间隔件120和122可以被配置为围绕源极接触塞124的外部表面。替代地，狭缝结构SL可以包括绝缘材料。此外，狭缝结构SL可以包括没有源极接触塞124的绝缘间隔件120和122。
接触塞CT可以分别与接触区CTA中的导电图案126电连接。在各种实施例中，接触塞CT可以位于具有相对较厚的厚度的第二绝缘图案118上，即，第二绝缘图案118的端部118E上。
如上面所提及，因为切口部分127可以被形成在第二绝缘图案118的端部118E处，所以下部导电图案126L中的每一个可以延伸到与之接触的第二绝缘图案118的上部表面的边缘。因此，分别与接触一个第二绝缘图案118的上部导电图案126U和下部导电图案126L接触的接触塞CT1和CT2可以具有相同的高度。
图2A至图2C是图示了根据各种实施例的3D半导体设备的视图。图2A是图示了3D半导体设备的平面视图，图2B是沿着图2A中的线A-A'截取的截面视图，并且图2C是沿着图2A中的线B-B'截取的截面视图。
参考图2A至图2C，3D半导体设备可以包括堆叠结构ST、竖直通道结构CH和接触塞CT。
堆叠结构ST可以包括多个导电图案126以及绝缘图案102和118。多个导电图案126可以被竖直地堆叠。绝缘图案102和118可以被布置在导电图案126之间以使导电图案126彼此电隔离。绝缘图案102和118可以包括第一绝缘图案102和第二绝缘图案118。在各种实施例中，堆叠结构ST可以包括在竖直方向上重复堆叠的第一绝缘图案102、导电图案126、第二绝缘图案118、导电图案126和第一绝缘图案102。例如，导电图案126中的每一个可以包括阻挡层126B和堆叠在该阻挡层126B上的导电层126C。例如，阻挡层126B可以与第一绝缘图案102接触。导电层126C可以与第二绝缘图案118接触。阻挡层126B可以包括TiN层。导电层126C可以包括钨材料。
除了导电图案126之外，图2A至图2C中的3D半导体设备可以与图1A至图1C中的3D半导体设备基本上相同。因此，为了简洁起见，在此可以省略关于图2A至图2C中的3D半导体设备的任何进一步说明。
图3是图示了根据各种实施例的3D半导体设备的视图。
图3中的3D半导体设备的平面视图可以与图1A中的3D半导体设备基本上相同。因此，图3是沿着图1A中的线A-A'截取的截面视图。图3中的3D半导体设备的接触区可以与图1C中的接触区基本上相同。因此，为了简洁起见，在此可以省略关于相同结构的附图。
参考图3，3D半导体设备可以包括堆叠结构ST、竖直通道结构CH和接触塞CT。
堆叠结构ST可以包括多个导电图案126以及绝缘图案102和118。多个导电图案126可以被竖直地堆叠。绝缘图案102和118可以被布置在导电图案126之间以使导电图案126彼此电隔离。例如，第一绝缘图案102的厚度T1可以比第二绝缘图案118的厚度T3更厚。例如，第一绝缘图案102的厚度T1可以是第二绝缘图案118的厚度T3的大约1.5倍至大约2.5倍。
在各种实施例中，第一绝缘图案102可以具有比与该第一绝缘图案102相邻的第二绝缘图案118的宽度W2更宽的宽度W1。换言之，第二绝缘图案118中的每一个的宽度W2可以比第一绝缘图案102的宽度W1更窄。与竖直通道结构CH的外部表面相对应的第一绝缘图案102的侧壁可以在相邻的两个第二绝缘图案118之间突出。宽度W1和W2可以对应于图中沿着第二方向D2的长度。
导电图案126中的每一个可以具有与第二绝缘图案118的宽度W2基本上相同的宽度。因此，可以在与竖直通道结构CH的外部表面相对应的第二绝缘图案118的侧壁中限定凹陷部分118r。
在图3中，导电图案126可以包括没有阻挡层的单个层。替代地，如图2B中所示，导电图案126可以包括阻挡层和堆叠在阻挡层上的导电层。
竖直通道结构CH中的每一个可以包括通道134和被配置为围绕该通道134的存储器层128、130和132。存储器层128、130和132可以被插入在通道134和导电图案126之间。存储器层128、130和132可以包括被配置为围绕通道134的隧穿绝缘层132、被配置为围绕该隧穿绝缘层132的数据存储层130以及被配置为围绕该数据存储层130的阻挡绝缘层128。
在竖直截面视图中，竖直通道结构CH中的每一个可以具有与凹陷部分118r相对应的突出部分CHp。例如，存储器层128、130和132可以部分地突出。突出部分CHp可以被提供到与第二绝缘图案118相对应的竖直通道结构CH的外部表面。如图3中所示，在一个实施例中，突出部分CHp可以朝向位于突出部分CHp的层级处的对应的绝缘图案118突出。
除了第二绝缘图案118的凹陷部分118r和竖直通道结构CH中的每一个的突出部分CHp之外，图3中的3D半导体设备可以与图1A至图1C中的3D半导体设备基本上相同。因此，为了简洁起见，在此可以省略关于图3中的3D半导体设备的任何进一步说明。
在下文中，可以参考附图说明根据各种实施例的制造3D半导体设备的方法。
图4A、图4B、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9、图10、图11、图12A和图12B是图示了根据各种实施例的制造3D半导体设备的方法的截面视图。图4A、图5、图6A、图7A、图8A、图9、图10、图11和图12A可以示出在单元区域中制造3D半导体设备的方法。图4B、图6B、图7B、图8B和图12B可以示出在接触区中制造3D半导体设备的方法。
参考图4A与图4B，多个第一绝缘图案102与多个牺牲图案104被交替地堆叠以形成堆叠结构ST。可以穿过堆叠结构ST形成多个牺牲柱110。堆叠结构ST可以被形成在单元区域CA和接触区CTA中。
例如，第一绝缘图案102可以包括氧化硅层。牺牲图案104可以包括相对于用于第一绝缘图案102的蚀刻剂具有蚀刻选择性的材料。例如，牺牲图案104可以包括氮化硅层。
第一绝缘图案102可以具有第一厚度T1。牺牲图案104可以具有第二厚度T2。第一厚度T1可以比第二厚度T2更厚。在各种实施例中，考虑到将稍后形成的导电图案(未示出)的厚度，第一厚度T1可以是第二厚度T2的大约1.5倍至大约3倍。例如，单元区域CA中的牺牲图案104的厚度可以与接触区CTA中的牺牲图案104的厚度不同。在本实施例中，接触区CTA中的牺牲图案104的厚度可以被称为端部104E的厚度。端部104E的厚度可以比单元区域CA中的牺牲图案104的厚度更厚。
可以按以下方式来形成牺牲图案104的端部104E。首先，可以在第一绝缘图案102上形成牺牲层。例如，牺牲层可以被形成为具有大于第二厚度T2的第四厚度T4。除了被预定为端部104E的部分之外，牺牲层可以被蚀刻为具有第二厚度T2，从而形成牺牲图案104。
堆叠结构ST可以被蚀刻以在单元区域CA中形成多个第一孔HL1。可以在基本上垂直于衬底的表面的方向(在下文中被称为第一方向D1)上穿过堆叠结构ST形成第一孔HL1。在各种实施例中，第一孔HL1中的每一个可以具有第一直径DM1。随着第一孔HL1的深度增加，第一孔HL1可以具有减小的直径。第一直径DM1可以是减小的直径的平均直径。在第一孔HL1可能被形成在单元区域CA中的期间，接触区CTA可能被掩蔽。
第一孔HL1可以填充有至少一种牺牲材料以形成牺牲柱110。牺牲柱110可以包括多种牺牲材料。牺牲柱110中的每一个可以包括第一层106和第二层108。可以沿着包括第一孔HL1的堆叠结构ST的表面共形地形成第一层106。可以形成第二层108以用第一层106填充第一孔HL1。例如，第一层106可以包括氧化硅层。第二层108可以包括多晶硅层。
可以在具有牺牲柱110的堆叠结构ST上形成掩模图案114。可以提供掩模图案114以限定沟槽。掩模图案114可以包括光致抗蚀剂图案。
如图中所示，绝缘中间层112可以附加地形成在堆叠结构ST和掩模图案114之间。绝缘中间层112可以包括相对于用于牺牲图案104的蚀刻剂具有蚀刻选择性的材料。例如，绝缘中间层112可以包括氧化硅层。替代地，可以省略绝缘中间层112的形成。
参考图5，可以使用掩模图案114来蚀刻绝缘中间层112。可以使用掩模图案114和被蚀刻的绝缘中间层112作为蚀刻掩模来蚀刻堆叠结构ST以形成沟槽TR。
沟槽TR可以沿着第一方向D1延伸。例如，沟槽TR可以将堆叠结构ST划分成两个堆叠结构ST。例如，被划分的堆叠结构ST可以对应于3D半导体设备的单元存储器块。
沟槽TR可以被形成在单元区域CA中。在沟槽TR可能被形成的期间，接触区CTA可能被掩蔽。在形成沟槽TR之后，然后可以去除掩模图案。
参考图6A和图6B，可以去除暴露的牺牲图案104以在相邻的第一绝缘图案102之间形成开口OP。如上面所提及，牺牲图案104可以包括相对于用于第一绝缘图案102的蚀刻剂具有蚀刻选择性的材料。因此，可以选择性地去除牺牲图案104。
在该实施例中，开口OP中的每一个可以在单元区域CA中具有第一间隙并且在接触区CTA中具有第二间隙。第二间隙可以比第一间隙更大。此外，第二间隙可以对应于末端开口OP_E。例如，第一间隙可以包括第二厚度T2，并且第二间隙(即末端开口OP_E)可以包括第四厚度T4。
参考图7A和图7B，导电层116L可以共形地形成在堆叠结构ST中的开口OP的暴露表面上。导电层116L可以被形成在单元区域CA和接触区CTA中。
导电层116L可以包括诸如钨、钼等的金属，或者可以包括包含导电杂质的多晶硅。当导电层116L可以包括钨时，钨可以具有最小厚度。例如，导电层116L可以具有由第二厚度TH和字线的电阻确定的厚度。然而，开口OP可能未被导电层116L完全填充。替代地，导电层116L可以包括阻挡层和堆叠在该阻挡层上的导电材料层。在这种情况下，阻挡层可以包括TiN层或Ti/TiN层，并且导电材料层可以包括钨层。
参考图8A和图8B，具有导电层116L的开口OP可以填充有第二绝缘图案118。第二绝缘图案118可以被形成在单元区域CA和接触区CTA中。接触区CTA中的第二绝缘图案118中的每一个的端部118E可以具有比单元区域CA中的第二绝缘图案的厚度更厚的厚度。
第二绝缘图案118可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。在各种实施例中，第二绝缘图案118可以被用作氧化硅层。此外，第一绝缘图案102和第二绝缘图案118可以包括相同的材料。替代地，第一绝缘图案102和第二绝缘图案118可以包括不同的材料。
如上面所提及，开口OP的第一间隙可以与第二厚度T2基本上相同。导电层可以被形成在由开口OP限定的堆叠结构ST上。因此，开口OP中的第二绝缘图案118可以具有比第二厚度T2更薄的第三厚度T3。第一绝缘图案102的厚度T1可以比第二绝缘图案118的厚度T3更厚。
参考图9，可以蚀刻通过沟槽TR暴露的导电层以形成预备导电图案116。对通过沟槽TR暴露的导电层的蚀刻可以使堆叠结构ST彼此电隔离。
任何一个预备导电图案116可以被配置为围绕第二绝缘图案118的侧壁。也就是说，在截面视图中，预备导电图案116可以被配置为围绕第二绝缘图案118的下部表面、上部表面和侧表面。
参考图10，可以在沟槽TR中形成狭缝结构SL。在各种实施例中，可以在沟槽TR的内部表面上共形地形成绝缘间隔件120和122。可以用导电材料填充具有绝缘间隔件120和122的沟槽TR以形成源极接触塞124。替代地，可以用绝缘材料填充沟槽TR以形成绝缘间隔件120和122。
参考图11，可以去除单元区域CA中的牺牲柱110以限定堆叠结构ST中的每一个的第一孔HL1。如上面所提及，第一孔HL1中的每一个可以具有第一直径DM1。通过第一孔HL1暴露的预备导电图案116中的每一个可以被配置为围绕第二绝缘图案118的下部表面、上部表面和侧表面。
参考图12A和图12B，可以蚀刻通过第一孔HL1暴露的预备导电图案116的侧表面以形成第二孔HL2。第二孔HL2中的每一个可以具有比第一直径DM1更长的第二直径DM2。
通过形成第二孔HL2，一个预备导电图案116可以被划分成上部导电图案126U和下部导电图案126L。
在单元区域CA中通过第一孔HL1暴露的预备导电图案的侧表面可能被蚀刻的期间，被形成在第二绝缘图案118的端部118E处的预备导电图案116可能被部分蚀刻以将预备导电图案116划分成两个导电图案126。
因此，预备导电图案116可以被划分成上部和下部导电图案126以在相同区中形成具有高集成度的3D半导体设备。
再次参考图1B，在单元区域CA中的第二孔HL2中可以形成竖直通道结构CH。
具体地，可以在第二孔HL2的内部表面上共形地形成存储器层128、130和132。可以通过顺序地堆叠阻挡绝缘层128、数据存储层130和隧穿绝缘层132来形成存储器层128、130和132。可以在具有存储器层128、130和132的第二孔HL2中形成通道134。
参考图1C，多个接触塞CT可以与接触区CTA中的导电图案126电连接。
图13是图示了根据各种实施例的制造3D半导体设备的方法的截面视图。
通过参考图4A、图4B、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9、图10和图11所图示的过程可以形成图11中的结构。
参考图13，可以对通过第一孔HL1暴露的预备导电图案116的侧表面进行湿法蚀刻。也就是说，预备导电图案116的被第一绝缘图案102和第二绝缘图案118覆盖的部分可能不被蚀刻。相比之下，可以选择性地蚀刻通过第一孔HL1暴露的预备导电图案116的侧表面。因此，通过选择性地蚀刻预备导电图案116的侧表面，一个预备导电图案116可以被电划分成上部导电图案和下部导电图案。结果，预备导电图案116中的每一个可以被划分成上部和下部导电图案126以在相同区中形成具有高集成度的3D半导体设备。
在各种实施例中，第一孔HL1的尺寸可以被部分地扩大。然而，第一孔HL1的尺寸可以被维持。
再次参考图3，竖直通道结构CH可以被形成在第一孔HL1中。竖直通道结构CH可以具有与第一孔HL1的形状相对应的形状。
图14是图示了根据各种实施例的存储器系统的框图。
如图14中所图示，存储器系统1000可以包括存储器设备1200和控制器1100。
存储器设备1200可以被用来存储诸如文本、图形和软件代码的各种数据类型。存储器设备1200可以是非易失性存储器。如图1至图13中所示，在一个实施例中，存储器设备1200可以通过围绕绝缘图案的预备导电图案来提高堆叠的字线的集成密度。
控制器1100可以耦合到主机和存储器设备1200，并且控制器1100可以响应于来自主机的请求而访问存储器设备1200。例如，控制器1100可以控制存储器设备1200的读取、写入、擦除和后台操作。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储器接口1150。
RAM 1110可以作用为CPU 1120的操作存储器、存储器设备1200和主机之间的高速缓存存储器以及存储器设备1200和主机之间的缓冲存储器。RAM 1110可以由静态随机存取存储器(SRAM)或只读存储器(ROM)代替。
主机接口1130可以与主机对接。例如，控制器1100可以通过具有通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议的各种接口协议中的一种与主机通信。
ECC电路1140可以通过使用纠错码(ECC)来检测和纠正被包括在从存储器设备1200读取的数据中的错误。
存储器接口1150可以与存储器设备1200对接。例如，存储器接口1150可以包括NAND接口或NOR接口。
例如，控制器1100还可以包括被配置为临时存储数据的缓冲存储器(未图示)。缓冲存储器可以临时存储通过主机接口1130外部传送的数据，或者临时存储通过存储器接口1150从存储器设备1200传送的数据。此外，控制器1100还可以包括存储代码数据以与主机进行对接的ROM。
图15是图示了根据各种实施例的存储器系统的框图。
如图15中所图示，存储器系统1000'可以包括存储器设备1200'和控制器1100。此外，控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
如图1至图13中所示，在一个实施例中，存储器设备1200'可以通过围绕绝缘图案的预备导电图案来提高堆叠的字线的集成密度。
此外，存储器设备1200'可以是由多个存储器芯片组成的多芯片封装件。多个存储器芯片可以具有图1至图13的堆叠结构ST。
如上所述，如图1至图13中所示，在一个实施例中，存储器系统1000的性能可以被提高，因为存储器系统包括包含至少一个堆叠结构的存储器设备1200，这提高了字线的集成密度。
图16是图示了根据各种实施例的计算系统的框图。
如图16中所图示，计算系统2000可以包括存储器设备2100、CPU 2200、随机存取存储器(RAM)2300、用户接口2400、电源2500和系统总线2600。
存储器设备2100可以存储通过用户接口2400输入的数据和由CPU 2200处理的数据。此外，存储器设备2100可以电耦合到CPU2200、RAM 2300、用户接口2400和电源2500。例如，存储器设备2100可以通过控制器(未图示)耦合到系统总线2600或者直接耦合到系统总线2600。当存储器设备2100直接耦合到系统总线2600时，控制器的功能可以由CPU 2200和RAM 2300执行。
如图1至图13中所示，在一个实施例中，存储器设备2100可以通过围绕绝缘图案的预备导电图案来提高堆叠的字线的集成密度。
具有上述配置的计算系统2000可以是诸如以下项的电子设备的各种组件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、三维(3D)电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中发送/接收信息的设备、用于家庭网络的各种电子设备中的一种、用于计算机网络的各种电子设备中的一种、用于远程信息处理网络的各种电子设备中的一种、RFID设备和/或用于计算系统的各种设备中的一种等。
如上所述，如图1至图13中所示，在一个实施例中，可以通过提高存储器设备1200的字线的集成密度来提高计算系统2000的性能。
图17是图示了根据多个实施例的示例的计算系统的框图。
如图17中所图示，计算系统3000可以包括具有操作系统3200、应用3100、文件系统3300和转换层3400的软件层。此外，计算系统3000可以包括诸如存储器系统3500的硬件层。
操作系统3200管理计算系统3000的软件和硬件资源。操作系统3200可以控制中央处理单元的程序执行。应用3100可以包括由计算系统3000执行的各种应用程序。应用3100可以是由操作系统3200执行的实用程序。
文件系统3300可以指代被配置为管理存在于计算系统3000中的数据和文件的逻辑结构。文件系统3300可以根据规则组织要被存储在存储器设备3500中的文件或数据。文件系统3300可以取决于在计算系统3000中使用的操作系统3200来确定。例如，当操作系统3200是基于Microsoft Windows的系统时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。此外，当操作系统3200是基于Unix/Linux的系统时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
转换层3400可以响应于来自文件系统3300的请求而将地址转换为适用于存储器设备3500。例如，转换层3400可以将由文件系统3300生成的逻辑地址转换成存储器设备3500的物理地址。逻辑地址和物理地址的映射信息可以被存储在地址转换表中。例如，转换层3400可以是快闪转换层(FTL)、通用快闪存储链路层(ULL)等。
如图1至图13中所示，在一个实施例中，存储器设备3500可以通过围绕绝缘图案的预备导电图案来提高堆叠的字线的集成密度。
具有上述配置的计算系统3000可以被划分成在上部层区域中操作的操作系统层和在下部层区域中操作的控制器层。操作系统3200、应用3100和文件系统3300可以被包括在操作系统层中并且由操作存储器驱动。此外，转换层3400可以被包括在操作系统层或控制器层中。
如上所述，如图1至图13中所示，在一个实施例中，可以使用其中存储器设备1200的字线的集成密度被提高的堆叠结构来提高计算系统3000的性能。
上述多个实施例旨在例示而非限制该多个实施例。可以有各种替代和等同物。多个实施例不限于本文所描述的多个实施例。多个实施例也不限于任何特定类型的半导体设备。鉴于本公开，其他添加、删减或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (29)

1.一种三维3D半导体设备，包括：
堆叠结构，包括被顺序地堆叠的第一绝缘图案、下部导电图案和第二绝缘图案，所述第一绝缘图案具有第一厚度，并且所述第二绝缘图案具有与所述第一厚度不同的第二厚度；以及
至少一个竖直通道结构，被布置在所述堆叠结构中，
其中所述下部导电图案的上部表面与所述第二绝缘图案的下部表面直接接触。
2.根据权利要求1所述的3D半导体设备，其中所述堆叠结构还包括与所述第二绝缘图案的上部表面直接接触的上部导电图案。
3.根据权利要求2所述的3D半导体设备，其中所述上部导电图案包括与所述下部导电图案的材料和厚度基本上相同的材料和厚度。
4.根据权利要求2所述的3D半导体设备，其中所述下部导电图案通过切口部分与所述上部导电图案电隔离。
5.根据权利要求4所述的3D半导体设备，其中所述切口部分位于所述第二绝缘图案的端部的上部表面处。
6.根据权利要求1所述的3D半导体设备，其中所述第一厚度比所述第二厚度更厚。
7.根据权利要求6所述的3D半导体设备，
其中所述下部导电图案具有比所述第一厚度更薄的第三厚度，
其中所述第三厚度比所述第二厚度更薄，以及
其中所述第一厚度大于所述第二厚度与所述第三厚度的两倍之和。
8.根据权利要求1所述的3D半导体设备，其中所述下部导电图案包括钼。
9.根据权利要求1所述的3D半导体设备，其中所述下部导电图案包括被堆叠的阻挡层和导电层，
所述阻挡层与所述第一绝缘图案的至少一个表面接触，并且所述导电层与所述第二绝缘图案的至少一个表面接触。
10.根据权利要求1所述的3D半导体设备，其中所述第一绝缘图案和所述第二绝缘图案包括从相同的材料和不同的材料中选择的一种。
11.根据权利要求10所述的3D半导体设备，其中所述第一绝缘图案和所述第二绝缘图案中的至少一个包括以下项中的至少一种：氧化物，包括氧化硅和包含金属的氧化物；氮化物，包括氮化硅和氮氧化硅；绝缘材料，包括杂质；以及气隙。
12.一种3D半导体设备，包括：
堆叠结构，包括至少一个单元存储器块，所述至少一个单元存储器块包括在单元区域和接触区中被顺序地堆叠至少一次的第一绝缘图案、下部字线、第二绝缘图案和上部字线；以及
至少一个竖直通道结构，包括在所述单元区域中通过所述堆叠结构被形成的数据存储层，
其中所述单元区域中的所述第一绝缘图案具有比所述单元区域中的所述第二绝缘图案的厚度更厚的厚度。
13.根据权利要求12所述的3D半导体设备，其中所述上部字线和所述下部字线中的每一个具有比所述第二绝缘图案的厚度更薄的厚度。
14.根据权利要求13所述的3D半导体设备，其中所述第一绝缘图案具有比所述下部字线的厚度、所述第二绝缘图案的厚度和所述上部字线的厚度之和更厚的厚度。
15.根据权利要求12所述的3D半导体设备，其中所述上部字线和所述下部字线中的至少一个包括钼。
16.根据权利要求12所述的3D半导体设备，其中所述上部字线和所述下部字线中的每一个包括阻挡层和导电层，所述阻挡层与所述第一绝缘图案的上部表面接触，并且所述导电层与所述第二绝缘图案的上部表面接触。
17.根据权利要求12所述的3D半导体设备，其中所述第一绝缘图案和所述第二绝缘图案包括相同的材料和不同的材料中的一种。
18.根据权利要求12所述的3D半导体设备，其中所述接触区中的所述第二绝缘图案具有比所述单元区域中的所述第二绝缘图案的厚度更厚的厚度。
19.根据权利要求18所述的3D半导体设备，其中被布置在所述第二绝缘图案的上部表面上的所述上部字线和被布置在所述第二绝缘图案的下部表面上的所述下部字线通过所述第二绝缘图案的所述上部表面处的切口部分被电隔离，以及
其中所述下部字线被延伸到所述第二绝缘图案的所述下部表面、所述第二绝缘图案的侧表面以及所述第二绝缘图案的所述上部表面的边缘。
20.根据权利要求19所述的3D半导体设备，还包括：
第一接触件，被布置在所述接触区中并且与所述上部字线接触；以及
第二接触件，被布置在所述接触区中并且与被布置在所述第二绝缘图案的所述上部表面的所述边缘上的所述下部字线接触，
其中所述第一接触件与所述第二接触件具有相同的高度。
21.根据权利要求12所述的3D半导体设备，其中所述竖直通道结构还包括至少一个突出部分，所述至少一个突出部分被布置在与所述第二绝缘图案相对应的所述竖直通道结构的外部表面处。
22.一种制造3D半导体设备的方法，所述方法包括：
将第一绝缘中间层与牺牲层交替地堆叠至少一次以形成堆叠结构；
选择性地去除所述牺牲层以在所述第一绝缘中间层之间形成开口；
在所述开口的内部表面上形成导电层；
在具有所述导电层的所述开口中形成第二绝缘中间层，所述第二绝缘中间层具有与所述第一绝缘中间层的厚度不同的厚度；
形成穿过所述堆叠结构的孔；
去除通过所述孔被暴露的所述导电层以限定字线；以及
在所述孔内形成竖直通道结构。
23.根据权利要求22所述的方法，其中所述第一绝缘中间层和所述第二绝缘中间层中的至少一个包括以下项中的至少一种：氧化物，包括氧化硅和包含金属的氧化物；氮化物，包括氮化硅和氮氧化硅；绝缘材料，包括杂质；以及气隙。
24.根据权利要求22所述的方法，其中所述牺牲层具有比所述第一绝缘中间层的厚度与所述导电层的厚度的两倍之和更厚的厚度。
25.根据权利要求22所述的方法，其中形成所述导电层包括在所述开口的所述内部表面上形成钼层。
26.根据权利要求22所述的方法，其中形成所述导电层包括：
在所述开口的所述内部表面上形成阻挡层；以及
在所述阻挡层上形成导电层。
27.根据权利要求23所述的方法，其中所述堆叠结构包括单元区域和所述单元区域外部的接触区，所述单元区域包括所述竖直通道结构，
所述方法还包括：在形成所述牺牲层和形成所述第一绝缘中间层之间，去除除了所述牺牲层的在所述接触区中的部分之外的所述牺牲层。
28.根据权利要求27所述的方法，还包括：
执行减薄过程以在所述接触区中提供具有在竖直向下的方向上减小的直径的所述第一绝缘中间层、所述导电层和所述第二绝缘中间层，从而顺序地暴露所述第二绝缘中间层上的所述导电层的边缘部分；以及
蚀刻所述接触区中暴露的所述导电层以限定上部字线和下部字线，所述上部字线从所述第二绝缘中间层的上部表面被延伸，并且所述下部字线从所述第二绝缘中间层的下部表面、侧表面以及所述上部表面的边缘部分被延伸。
29.根据权利要求28所述的方法，还包括：
在所述接触区中的所述第二绝缘中间层上形成第一接触件和第二接触件，所述第一接触件与所述上部字线接触，并且所述第二接触件与所述下部字线接触。
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