CN108922891A - 三维存储器及其制作方法 - Google Patents

Abstract

本发明提供了一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层，并在端部形成有阶梯结构，所述阶梯结构具有若干层台阶，至少其中之一所述伪栅极层的端部构成所述台阶的顶表面；形成覆盖所述堆叠结构的牺牲层和覆盖所述牺牲层的绝缘层；去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层，而在所述介质层之间形成间隙；以及在所述间隙中形成栅极层。

Description

三维存储器及其制作方法

技术领域

本发明主要涉及半导体制造领域，尤其涉及一种三维存储器及其制作方法。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。

在3D NAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(Punch Through)，导致无法满足工艺要求，降低产品良率。

为了解决上述问题，往往需要进行多次光照和刻蚀，从而降低每次刻蚀时的深度差。

发明内容

本发明要解决的技术问题是一种制作三维存储器的方法及三维存储器，可以克服字线连接区的刻蚀缺陷等问题，且不必进行多次光照和刻蚀。

为解决上述技术问题，本发明提供了一种三维存储器的制作方法，包括以下步骤：

提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层，并在端部形成有阶梯结构，所述阶梯结构具有若干层台阶，至少其中之一所述伪栅极层的端部构成所述台阶的顶表面；

形成覆盖所述堆叠结构的牺牲层和覆盖所述牺牲层的绝缘层；

去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层，而在所述介质层之间形成间隙；以及

在所述间隙中形成栅极层。

在本发明的一实施例中，所述牺牲层共形地形成于所述堆叠结构上。

在本发明的一实施例中，所述牺牲层与绝缘层的材质相同。

在本发明的一实施例中，所述牺牲层的疏松度大于所述绝缘层。

在本发明的一实施例中，所述牺牲层与绝缘层均为氧化硅。

在本发明的一实施例中，所述牺牲层的厚度为50-100nm。

在本发明的一实施例中，去除所述伪栅极层和至少部分所述牺牲层的方法包括湿法刻蚀。

在本发明的一实施例中，去除所述伪栅极层和至少部分所述牺牲层时，去除所述牺牲层的厚度为9-11nm。

在本发明的一实施例中，还包括：

形成所述牺牲层和绝缘层之后，形成贯穿所述绝缘层、牺牲层和堆叠结构的栅线隔槽；

然后通过所述栅极隔槽去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层。

在本发明的一实施例中，在所述间隙中形成栅极层之后还包括：对所述阶梯结构上的所述绝缘层和牺牲层进行刻蚀，以一次性在所述阶梯结构的各个台阶的顶表面形成露出所述栅极层的若干接触孔。

本发明还提供一种三维存储器，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，其中在两个相邻台阶中，第一台阶顶部的第一栅极层的上表面高度，高于第二台阶底部的介质层的下表面高度，所述第一台阶低于所述第二台阶，所述第一栅极层上连接有接触部。

在本发明的一实施例中，还包括位于所述第一栅极层的上表面和侧面的疏松氧化层。

在本发明的一实施例中，所述至少一栅极层的侧壁突出于所述至少一介质层的侧壁。

在本发明的一实施例中，所述第一栅极层的上表面高度比所述第二台阶底部的介质层的下表面高度高9-11nm。

在本发明的一实施例中，各个台阶顶部的第一栅极部相互电隔离。

与现有技术相比，本发明具有以下优点：本发明提供了一种半导体器件的制作方法，在阶梯区上形成了牺牲层，牺牲层可以被部分刻蚀掉，填充牺牲层间隙的栅极层的厚度也相应地增加，由于栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。

附图说明

图1A-1F是一种三维存储器的制作方法的流程图。

图2A-2B是一种三维存储器的结构示意图。

图3是本发明一实施例的一种三维存储器的制作方法的流程图。

图4A-4F是本发明一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。

图5是本发明一实施例的一种三维存储器的结构示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

如背景技术所介绍，在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。

在3D NAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(Punch Through)，导致无法满足工艺要求，降低产品良率。

图1A-1F是一种三维存储器的制作方法的流程图。该制作方法主要是在各级阶梯上刻蚀形成接触孔。形成接触孔的过程包括如图1A所示的形成具有交替堆叠的伪栅极层101和介质层102的堆叠结构110，如图1B所示的在堆叠结构110上形成绝缘层103，如图1C所示的去除伪栅极层101在介质层102之间形成间隙，以及如图1D所示填充介质层102之间的间隙形成栅极层104，最后分别如图1E和1F所示，两次光照两次刻蚀形成接触孔105。

如图1D所示，该方法中阶梯区栅极层较薄，容易被过刻蚀。如图2A所示，接触孔105刻蚀时由于深度差较大，在最深处接触孔刚好刻蚀到位时，最浅处接触孔会发生刻蚀穿通引发短路；或者如图2B所示，在最浅处接触孔刚好刻蚀到位时，最深处接触孔会刻蚀不足，无法连接最深处接触孔及其接触部。

图3是本发明一实施例的一种三维存储器的制作方法的流程图。图4A-4F是本发明一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。下面参考图3-4F所示描述本实施例的一种三维存储器的制作方法。

在步骤302，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(stair step,SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠层，在核心区的堆叠层上形成有沟道孔阵列，在阶梯区的堆叠层上可形成有堆叠结构，堆叠结构包括交替堆叠的伪栅极层和介质层，并在端部形成有阶梯结构。阶梯结构具有若干层台阶，至少其中之一伪栅极层的端部构成台阶的顶表面。

在图4A所示例的半导体结构400a的剖面图中，半导体结构400a可包括堆叠结构410，堆叠结构410可包括交替堆叠的伪栅极层和介质层。堆叠结构在端部形成有阶梯结构，为简化起见，未示出半导体结构在水平方向上的其他区域，例如核心区。并且也未示出阶梯结构在垂直方向上的其他层，例如衬底。阶梯结构可包括若干层台阶，这取决于所制作的三维存储器件的层数(如32层或64层)。图4A中示例性示出3个台阶411、412和413。每个台阶都包括从上到下交替堆叠的一个或多个介质层和一个或多个伪栅极层，即伪栅极层和介质层交替堆叠，至少其中之一伪栅极层的端部构成台阶的顶表面。以台阶412为例，其包括从上到下交替堆叠的介质层412a、伪栅极层412b，并且伪栅极层412b的端部构成台阶的顶表面。可以理解，台阶412并不限于此处示例的2层，而是可以有其他数量，例如4层，6层或更多层。

在本发明的实施例中，伪栅极层412b的材料可以是氮化硅。介质层412a的材料例如是氧化硅。

在本发明的一些实施例中，步骤302之后还可以包括去除顶部介质层的步骤。去除顶部介质层是为了暴露伪栅极层，以便于后续制程。去除顶部介质层的方法可以是干法刻蚀。

在图4B所示例的半导体结构400b的剖面图中，顶部介质层被去除，其下方的伪栅极层暴露出来，以便于覆盖牺牲层。

可以理解的是，可以直接提供图4B所示的半导体结构400b，其中每个台阶都包括从上到下交替堆叠的一个或多个伪栅极层和一个或多个介质层。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如伪栅极层412b和介质层412a还可以选用电荷存储型(CTF)三维NAND存储器中可用的其他材料。例如伪栅极层412b和介质层412a还可以是氧化硅与(未掺杂)多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。

在步骤304，形成覆盖堆叠结构的牺牲层和覆盖牺牲层的绝缘层。

在此步骤中，形成覆盖堆叠结构的牺牲层和覆盖牺牲层的绝缘层。牺牲层比绝缘层更靠近堆叠结构。牺牲层形成在堆叠结构上，例如牺牲层可覆盖阶梯结构的上表面和侧面。优选地，牺牲层共形地(conformally)形成于堆叠结构上。绝缘层覆盖于牺牲层上，例如绝缘层可覆盖牺牲层的上表面和侧面。

在堆叠结构上形成牺牲层和绝缘层的方法可以包括沉积。可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺。例如当共形地形成牺牲层时，可以选用ALD工艺。

牺牲层的材料可以是氮化硅、氧化硅、碳化硅、氮氧化硅、氧化铝等。优选地，牺牲层的材料可以是氧化硅。牺牲层疏松地形成在阶梯结构的表面，使其容易受到刻蚀液的刻蚀。例如，经过210min的磷酸湿法刻蚀，介质层几乎没有被刻蚀，同等条件下牺牲层被刻蚀损失9-11nm。牺牲层的厚度可以是50-100nm。绝缘层的材料可以是氮化硅、氧化硅、碳化硅、氮氧化硅、氧化铝等。优选地，绝缘层的材料可以是氧化硅。绝缘层致密地形成在牺牲层表面，使其不易受到刻蚀液的刻蚀。牺牲层的疏松度大于绝缘层。其中，牺牲层可以与绝缘层可以为相同的材料，也可以为不同的材料。优选地，牺牲层与绝缘层的材料可以都是氧化硅，牺牲层与绝缘层的区别仅在于牺牲层的疏松度大于绝缘层。

在图4C所示的半导体结构400c的剖面中，牺牲层420共形地覆盖在堆叠结构410的表面，牺牲层420的材料可以是氧化硅，其疏松地形成在阶梯区的表面。牺牲层420的厚度可以是50-100nm。绝缘层430覆盖在牺牲层420的表面，绝缘层430的材料可以是氧化硅，其致密地形成在牺牲层420的表面。牺牲层420的疏松度大于绝缘层430。

在步骤306，去除伪栅极层和至少与伪栅极层相接触的部分厚度的牺牲层。

在此步骤中，去除伪栅极层和至少与伪栅极层相接触的部分厚度的牺牲层，而保留介质层和绝缘层，从而在介质层之间形成间隙。

去除伪栅极层和至少与伪栅极层相接触的部分厚度的牺牲层的方法包括湿法刻蚀。湿法刻蚀需要对伪栅极层和牺牲层的刻蚀率较高，而对绝缘层和介质层的刻蚀率较低。湿法刻蚀将伪栅极层去除之后，由于湿法刻蚀对牺牲层也有较高的刻蚀率，牺牲层也会受到刻蚀。湿法刻蚀的刻蚀液可以是磷酸。牺牲层的刻蚀厚度可以通过控制刻蚀时间进行调整。例如，在刻蚀时间为210min左右时，牺牲层的刻蚀厚度是9-11nm。湿法刻蚀可以是各向同性的，即在各个方向上的刻蚀速率是相同的。例如，湿法刻蚀以相同的速率刻蚀牺牲层的上表面和牺牲层的侧面。

仅作为示例，该步骤的过程可以是形成牺牲层和绝缘层之后，形成贯穿绝缘层、牺牲层和堆叠结构的栅线隔槽，然后通过栅极隔槽去除伪栅极层和至少与伪栅极层相接触的部分厚度的牺牲层。

在图4D所示的半导体结构400d的剖面中，经过刻蚀之后，伪栅极层被去除，并且与伪栅极层相接触的部分厚度的厚度牺牲层420也被刻蚀。牺牲层420的刻蚀厚度可以通过控制刻蚀时间进行调整。例如，在刻蚀时间为210min左右时，牺牲层420的刻蚀厚度是10nm左右。伪栅极层和部分牺牲层被去除之后，介质层之间形成了间隙，用于后续栅极层的形成。

在步骤308，在间隙中形成栅极层。

在此步骤中，伪栅极层和部分牺牲层被去除之后，介质层之间形成了间隙，在间隙中形成栅极层。由于去除伪栅极层之后还去掉了部分厚度的牺牲层，因此间隙的尺寸有所增加，填充间隙的栅极层的厚度也相应地增加。并且栅极层厚度增加的尺寸与牺牲层刻蚀掉的尺寸是一致的。例如，牺牲层被刻蚀掉10nm，栅极层的厚度也相应地增加10nm。栅极层的材料包括但不限于钨。

在图4E所示的半导体结构400e的剖面中，栅极层411c、412c形成在介质层411b、412b之间的间隙。由于部分牺牲层420被刻蚀掉，栅极层411c、412c也会填充被刻蚀掉的牺牲层420，导致牺牲层420的尺寸增加。如图4E所示，栅极层412c的上表面高于其上介质层411b的下表面，栅极层412c的右表面凸出于其下介质层412b的右表面。

在步骤310，一次性在阶梯结构的各个台阶的顶表面形成露出栅极层的若干接触孔。

在此步骤中，对阶梯结构上的绝缘层和牺牲层进行刻蚀，以一次性在阶梯结构的各个台阶的顶表面形成露出栅极层的若干接触孔。可以先在阶梯结构上覆盖绝缘材料，然后按照常规方式通过一次刻蚀形成垂直贯穿阶梯区的接触孔。接触孔会从上表面垂直穿过绝缘材料，到达各阶梯结构顶部的栅极层。

形成接触孔的方式例如是刻蚀或者其他已知的方式，在此不做限定。

在图4F所示例的半导体结构400f的剖面图中，各阶梯结构上覆盖绝缘材料430，并分别形成穿过绝缘材料430而到达各阶梯结构的栅极层的接触孔440。之后，可通过向接触孔填充接触部(图未示出)，为各阶梯结构的栅极层提供导电路径。接触部的材料例如是金属，如钨(W)。可以看到，由于栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。在此参考本实施例所形成的半导体结构描述根据本发明一实施例的三维存储器。

图5示出了根据本发明一实施例的一种三维存储器500的局部结构。如图5所示，三维存储器500可包括核心区(图未示)和阶梯区。阶梯区具有阶梯结构510，阶梯结构510具有多个台阶，511和512。每个台阶(如511)包括从上到下交替堆叠的至少一栅极层(如511a)和至少一介质层(如511b)，其中在两个相邻台阶(如511和512)中，第一台阶(如512)顶部的第一栅极层(如512a)的上表面高度，高于第二台阶(如511)底部的介质层(如511b)的下表面高度，第一台阶(如512)低于第二台阶(如511)，第一栅极层(如512a)上连接有接触部(图未示)。接触部形成在接触孔540中。

在本发明的一实施例中，还包括位于第一栅极层(如512a)的上表面和侧面的疏松氧化层520。疏松氧化层520的材料可以是疏松氧化硅。还可以包括位于疏松氧化层520上表面和侧面的绝缘层530。绝缘层530的材料可以是氧化硅。绝缘层530可以与疏松氧化层520是相同的材料。

在本发明的一实施例中，至少一栅极层(如512a)的侧壁突出于至少一介质层(如512b)的侧壁。至少一栅极层(如512a)的侧壁突出于至少一介质层(如512b)的侧壁的距离可以是9-11nm。

在本发明的一实施例中，第一栅极层(如512a)的上表面高度比第二阶梯结构底部的介质层(如511b)的下表面高度高9-11nm。

在本发明的一实施例中，各个阶梯结构顶部的第一栅极部相互电隔离。例如，第一栅极层512a和第二栅极层511a之间通过第二隔离层511b相互电隔离。另外第二栅极层511a突出于第二隔离层511b的部分与第一栅极层512a之间通过疏松氧化层520隔离。

本实施例的其他细节可参考前文的制作方法，在此不再展开。

本发明的该实施例提供了一种半导体结构500，在两个相邻台阶(如511和512)中，第一台阶(如512)顶部的第一栅极层(如512a)的上表面高度，高于第二台阶(如511)底部的介质层(如511b)的下表面高度，第一台阶(如512)低于第二台阶(如511)。可以看到，由于栅极层511a、512a的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (15)

1.一种三维存储器的制作方法，包括以下步骤：

提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层，并在端部形成有阶梯结构，所述阶梯结构具有若干层台阶，至少其中之一所述伪栅极层的端部构成所述台阶的顶表面；

形成覆盖所述堆叠结构的牺牲层和覆盖所述牺牲层的绝缘层；

去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层，而在所述介质层之间形成间隙；以及

在所述间隙中形成栅极层。

2.根据权利要求1所述的方法，其特征在于，所述牺牲层共形地形成于所述堆叠结构上。

3.根据权利要求1所述的方法，其特征在于，所述牺牲层与绝缘层的材质相同。

4.根据权利要求3所述的方法，其特征在于，所述牺牲层的疏松度大于所述绝缘层。

5.根据权利要求4所述的方法，其特征在于，所述牺牲层与绝缘层均为氧化硅。

6.根据权利要求1、3或4所述的方法，其特征在于，所述牺牲层的厚度为50-100nm。

7.根据权利要求1所述的方法，其特征在于，去除所述伪栅极层和至少部分所述牺牲层的方法包括湿法刻蚀。

8.根据权利要求5所述的方法，其特征在于，去除所述伪栅极层和至少部分所述牺牲层时，去除所述牺牲层的厚度为9-11nm。

9.根据权利要求1所述的方法，其特征在于，还包括：

形成所述牺牲层和绝缘层之后，形成贯穿所述绝缘层、牺牲层和堆叠结构的栅线隔槽；

然后通过所述栅极隔槽去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层。

10.根据权利要求1所述的方法，其特征在于，在所述间隙中形成栅极层之后还包括：对所述阶梯结构上的所述绝缘层和牺牲层进行刻蚀，以一次性在所述阶梯结构的各个台阶的顶表面形成露出所述栅极层的若干接触孔。

11.一种三维存储器，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，其中在两个相邻台阶中，第一台阶顶部的第一栅极层的上表面高度，高于第二台阶底部的介质层的下表面高度，所述第一台阶低于所述第二台阶，所述第一栅极层上连接有接触部。

12.如权利要求8所述的三维存储器件，其特征在于，还包括位于所述第一栅极层的上表面和侧面的疏松氧化层。

13.如权利要求8所述的三维存储器件，其特征在于，所述至少一栅极层的侧壁突出于所述至少一介质层的侧壁。

14.如权利要求8所述的三维存储器件，其特征在于，所述第一栅极层的上表面高度比所述第二台阶底部的介质层的下表面高度高9-11nm。

15.如权利要求11所述的三维存储器件，其特征在于，各个台阶顶部的第一栅极部相互电隔离。