CN109801922A - 一种形成三维存储器的方法及三维存储器 - Google Patents
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Abstract
本发明提供了一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构具有衬底和位于衬底上的堆叠结构，所述堆叠结构具有顶部选择栅极；在所述顶部选择栅极中形成顶部选择栅极切线，所述顶部选择栅极切线将相邻的所述顶部选择栅极分为多个相互绝缘的区域；形成穿过所述堆叠结构的沟道孔以及穿过所述沟道孔并将所述沟道孔隔离成多个子沟道孔的隔离层；形成所述穿过堆叠结构的栅线隙、阵列共源极以及源极线。
Description
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种形成三维存储器的方法及三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有存储单元的核心(core)区。通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。在这种趋势下，单次刻蚀的方法在处理成本上越来越高，在处理能力上越来越没有效率。
此外，在存储阵列中，导电接触将存储阵列中的存储单元连接到位线(Bit Line，BL)，通过位线可以选择性地读写存储阵列中的数据。为了提高存储密度和容量，通常的做法是减小沟道孔(Channel Hole，CH)和阵列共源极(Array Common Source，ACS)的关键尺寸。但是为了将源极和漏极电连接，位线的间距也会相应地减小，位线间距减小将会导致严重的金属间耦合效应(Inter-Metal Coupling Effects)，不仅会提高工艺的难度，而且会显著增加工艺成本。
发明内容
本发明要解决的技术问题是提供一种形成三维存储器的方法及三维存储器，以增加存储单元的密度，提升三维存储器的存储能力。
为解决上述技术问题，本发明的一方面提供了一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构具有衬底和位于衬底上的堆叠结构，所述堆叠结构具有顶部选择栅极；在所述顶部选择栅极中形成顶部选择栅极切线，所述顶部选择栅极切线将相邻的所述顶部选择栅极分为多个相互绝缘的区域；形成穿过所述堆叠结构的沟道孔以及穿过所述沟道孔并将所述沟道孔隔离成多个子沟道孔的隔离层；形成所述穿过堆叠结构的栅线隙、阵列共源极以及源极线。
在本发明的一实施例中，形成穿过所述沟道孔并将所述沟道孔隔离成多个子沟道孔的隔离层的步骤包括：填充所述沟道孔形成牺牲材料层；在所述牺牲材料层中形成隔离沟槽，填充所述隔离沟槽形成所述隔离层；去除所述牺牲材料层形成所述多个子沟道孔；填充所述沟道孔形成电荷存储层和沟道层。
在本发明的一实施例中，所述牺牲材料层的牺牲材料为碳，采用烧蚀工艺去除所述牺牲材料层。
在本发明的一实施例中，所述牺牲材料层的牺牲材料为多晶硅，采用湿法刻蚀工艺去除所述牺牲材料层。
在本发明的一实施例中，形成穿过所述沟道孔并将所述沟道孔隔离成多个子沟道孔的隔离层的步骤包括：填充沟道孔形成电荷存储层和沟道层；在所述沟道孔中形成穿过所述沟道孔的隔离沟槽，填充所述隔离沟槽形成所述隔离层。
在本发明的一实施例中，所述隔离层的材料为氧化硅。
在本发明的一实施例中，每个沟道孔中所述子沟道孔的数目为2-4个。
在本发明的一实施例中，顶部选择栅极切线和/或所述栅线隙的横截面为波浪形，且所述顶部选择栅极切线位于相邻的顶部选择栅极的沟道孔之间。
在本发明的一实施例中相邻两个所述栅线隙之间的沟道孔周期排列成重复阵列，所述顶部选择栅极切线将周期排列成重复阵列的所述沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。
在本发明的一实施例中，形成所述栅线隙的步骤之后还包括：形成与所述沟道孔电连接的导电接触以及用位线连接不同两个所述区域中的两个导电接触，所述位线之间不交叉。
在本发明的一实施例中，所述位线连接的所述两个导电接触对称设置。
本发明的另一方面提供了一种三维存储器，所述三维存储器包括：半导体结构，所述半导体结构具有衬底、位于衬底上的堆叠结构以及穿过所述堆叠结构的沟道孔，所述堆叠结构具有顶部选择栅极；穿过所述沟道孔的隔离层，所述隔离层将所述沟道孔隔离成多个子沟道孔；穿过所述堆叠结构的顶部选择栅极切线，所述顶部选择栅极切线将相邻的顶部选择栅极分为多个相互绝缘的区域；穿过所述堆叠结构的栅线隙；与所述沟道孔电连接的导电接触，以及连接不同两个所述区域的两个导电接触的位线，所述位线之间不交叉。
在本发明的一实施例中，所述隔离层的材料为氧化硅。
在本发明的一实施例中，每个所述沟道孔的所述子沟道孔的数目为2-4个。
在本发明的一实施例中，顶部选择栅极切线和/或所述栅线隙的横截面为波浪形，且所述顶部选择栅极切线位于相邻的顶部选择栅极的沟道孔之间。
在本发明的一实施例中，相邻两个所述栅线隙之间的沟道孔周期排列成重复单元，所述顶部选择栅极切线将周期排列成重复阵列的所述沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。
在本发明的一实施例中，用位线连接的两个导电接触对称布置。
与现有技术相比，本发明具有以下优点：本发明提供了一种形成三维存储器的方法及三维存储器，形成穿过沟道孔并将沟道孔隔离成多个子沟道孔的隔离层，单个沟道孔被隔离成多个子沟道孔，即单个存储单元被分隔成多个，可以提高存储单元的密度，提升三维存储器的存储能力；此外，阻挡层的材料可以是高K电介质材料，可以减少栅极泄漏，同时保持晶体管性能。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种三维存储器的俯视图，图1B是图1A中的三维存储器的局部放大图。
图2是根据本发明的一实施例的形成三维存储器的方法的流程图。
图3A-3D是根据本发明的一实施例的形成三维存储器的方法的示例性过程的剖面示意图。
图4A-4E是根据本发明的一实施例的形成三维存储器的方法的示例性过程的俯视图。
图5是根据本发明的一实施例的形成隔离层的方法的流程图。
图6A-6D是根据本发明的一实施例的形成隔离层的方法的示例性过程的示意图。
图7是根据本发明的另一实施例的形成隔离层的方法的流程图。
图8A-8C是根据本发明的另一实施例的形成隔离层的方法的示例性过程的示意图。
图9是根据本发明的一实施例的三维存储器的示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
图1A是一种三维存储器的俯视图，图1B是图1A中的三维存储器的局部放大图。其中，图1B是图1A所示的三维存储器的方框区域的局部放大图，为了便于说明，图1B放大之后向左旋转90°。
参考图1A和图1B所示，三维存储器100的存储阵列包括核心阵列(Core Array)区101和阶梯(Stair Step，SS)区102。核心阵列区101包括多个存储单元103(Cell)，这些Cell以8个或16个为单位，连成位线(Bit-line)，形成所谓的Byte(x8)/Word(x16)，即NANDDevice的位宽。这些Line会再组成页(Page)，如以每32个或64个或128个等形成一个块区(Block)，块区之间以栅线隙(Gate-line Slit)进行隔离，多个Block形成片区(Plane)，片区之间由切割道(Scribe Lane)进行划分，几个片区形成芯片(Chip)。顶部选择栅极切线105会穿过部分存储单元1031的顶部，使得这些存储单元1031绝缘，从而失去存储功能。阶梯区102设置在核心阵列区101的周围，用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。
通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层，而存储单元与位线尺寸也在不断缩小，在这种趋势下，单次刻蚀的方法在处理高深宽比(例如，深宽比>50:1甚至100:1)特征图案方面，受机台及制程能力限制，在处理能力上越来越没有效率，成本也越来越高。
此外，在存储阵列中，导电接触将存储阵列中的存储单元连接到位线106，通过位线106可以选择性地读写存储阵列中的数据。为了提高存储密度和容量，通常的做法是减小沟道孔和阵列共源极的关键尺寸。但是为了将源极和漏极电连接，位线106的线宽及间距也会相应地减小，位线106间距减小将会导致严重的金属间耦合效应，不仅会提高工艺的难度，而且会显著增加工艺成本。
本发明提供了一种形成三维存储器的方法，可以增加存储单元的密度，提升三维存储器的存储能力。
图2是根据本发明的一实施例的形成三维存储器的方法的流程图。图3A-3D是根据本发明的一实施例的形成三维存储器的方法的示例性过程的剖面示意图。图4A-4E是根据本发明的一实施例的形成三维存储器的方法的示例性过程的俯视图。下面参考图2-4E所示描述本实施例的形成三维存储器的方法。
在步骤202中，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区，阵列区可包括核心阵列区和字线连接区。从垂直方向看，核心阵列区可具有衬底、位于衬底上的堆叠结构。堆叠结构还具有顶部选择栅极(Top Select Gate，TSG)。
在图3A和4A所示例的半导体结构中，半导体结构300a可包括衬底301、位于衬底301上的堆叠结构310。堆叠结构310可为第一材料层311和第二材料层312交替层叠的叠层。第一材料层311可为栅极层或伪栅极层。堆叠结构310具有顶部选择栅极314。
在本发明的实施例中，衬底301的材料例如是硅。第一材料层311和第二材料层312是介电材料(如：二氧化硅)和后栅工艺的栅极牺牲材料(如：氮化硅)交替堆叠。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底301上交替沉积氧化硅和氮化硅，形成堆叠结构310。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底301还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤204中，在顶部选择栅极中形成顶部选择栅极切线。
在此步骤中，在此步骤中，在顶部选择栅极的中形成顶部选择栅极切线(TSG-cut)，顶部选择栅极切线将顶部选择栅极分为多个相互绝缘的区域。
顶部选择栅极切线可以为波浪形。波浪形可以为正弦波、折线或曲线。仅作为示例，在顶部选择栅极中形成顶部选择栅极切线的方法可以包括以下步骤：先在堆叠结构的顶部，即顶部选择栅极处形成沟槽，然后使用绝缘材料填充沟槽，从而形成顶部选择栅极切线。形成沟槽的方法可以是使用图案化的掩膜曝光、光刻以及刻蚀形成沟槽。顶部选择栅极切线的横截面的形状可以通过掩膜的图案控制，例如可以通过选择掩膜的图案来形成横截面为波浪形的顶部选择栅极切线。波浪形可以是正弦波、折线或曲线。在本发明的实施例中，填充沟槽的绝缘材料可以是氧化硅。根据形成方法不同(例如：化学气相沉积(CVD)，原子层沉积(ALD)，旋涂法等)导致的晶圆表面平整度不同，当平整度不够时，后续可以增加化学机械研磨步骤。
沟槽的深度可以是6-10层栅极结构。沟槽的深度可以通过刻蚀的工艺参数(例如：刻蚀时间，气体流量，配比，压强，温度等)来控制，在刻蚀速率一定的情况下，刻蚀的时间越长，形成的沟槽就越深。在本发明的一实施例中，可以通过调节刻蚀的工艺参数，将沟槽的深度控制在最优器件性能所需的选择栅层数，例如1层到5层栅极结构之间。刻蚀的方法可以是干法刻蚀。干法刻蚀可以例如是等离子刻蚀。
在图3B和4B所示例的半导体结构中，半导体结构300b在顶部选择栅极314的中形成顶部选择栅极切线314a，顶部选择栅极切线314a为波浪形，该波浪形是正弦波。顶部选择栅极切线314a将顶部选择栅极314分为多个相互绝缘的区域。顶部选择栅极切线314a的数目为1个。
在步骤206中，形成穿过堆叠结构的沟道孔以及穿过沟道孔并将沟道孔隔离成多个子沟道孔的隔离层。
在此步骤中，形成穿过堆叠结构的沟道孔以及穿过沟道孔并将沟道孔隔离成多个子沟道孔的隔离层。沟道孔穿过堆叠结构，沟道孔包括沟道层，沟道层可与其它导电部相互电连接。
沟道孔穿过堆叠结构到达堆叠结构下方的衬底，因此隔离层也穿过堆叠结构到达堆叠结构下方的衬底。单个沟道孔被隔离成多个子沟道孔，即单个存储单元被分隔成多个，可以提高存储单元的密度，提升三维存储器的存储能力。每个沟道孔中子沟道孔的数目为2-4个。子沟道孔的数目可以通过隔离层的形成工艺控制。每个沟道孔中子沟道孔的形状和尺寸可以相同，也可以不同。在本发明的该实施例中每个沟道孔中的子沟道孔的数目为4个，每个沟道孔中子沟道孔的形状和尺寸都相同，均为1/4个圆形。隔离层的形成工艺将在后文详述。
沟道孔可以位于顶部选择栅极切线的两侧，即顶部选择栅极切线不会穿过沟道孔。优选地，相邻两行的沟道孔到顶部选择栅极切线之间的距离相等。顶部选择栅极切线可以为波浪形，且顶部选择栅极切线位于相邻的区域的沟道孔之间，因此有更多的区域可以用来布置沟道孔，从而可以增加沟道孔的关键尺寸。在刻蚀深宽比一定的情况下，通过增加沟道孔的关键尺寸，可以增加刻蚀的深度。
在图3C和4C所示例的半导体结构中，半导体结构300c可包括穿过堆叠结构310的沟道孔320，沟道孔320内设有的垂直结构，垂直结构包括沟道层313。需要指出的是，垂直结构也可以为虚拟存储单元，其内部结构可以与用于核心阵列区的存储单元相同或者有所差别，主要用于后栅工艺中，以金属材料取代栅极牺牲层过程中起到支撑作用。
垂直结构还可包括在沟道层313与垂直结构所在的沟道孔之间从更接近栅极的外层到内的设置依次为阻挡层、电荷捕获层、隧穿层、沟道层及介电填充层。阻挡层的材料可以是高K电介质。高K电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence OxideThickness)，可有效减少栅极漏电，同时保持晶体管性能。高K电介质可以例如是氧化铝，氧化铪，氧化锆等。阻挡层可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。阻挡层、电荷捕获层和隧穿层构成存储器层。存储器层可以不是设置在沟道孔内的介质层，而是设置在第一材料层中靠近沟道孔的横向沟槽内的浮栅结构。存储器层的一些示例细节将在后文描述。
垂直结构的底部可具有硅外延层313a。硅外延层313a的材料例如是硅。
沟道层313内还可设有填充层。填充层可以起到支撑的作用。填充层的材料可以是氧化硅。填充层可以是实心的，也可以是中空的。
半导体结构300c中还形成有穿过沟道孔320并将沟道孔320隔离成多个子沟道孔320a的隔离层330。沟道孔320穿过堆叠结构310到达堆叠结构310下方的衬底301，隔离层330也穿过堆叠结构310到达堆叠结构310下方的衬底301。如图4C所示，半导体结构300b中形成有横向和纵向两个隔离层330，横向和纵向两个隔离层330穿过每个沟道孔320。每个沟道孔320中的子沟道孔320a的数目为4个，每个沟道孔中子沟道孔的形状和尺寸都相同，均为1/4个圆形。
沟道孔320位于顶部选择栅极切线314a的两侧，即顶部选择栅极切线314a不会穿过沟道孔320。如图4C所示，顶部选择栅极切线314a穿过沟道孔320a之间的区域。在本发明的一优化例中，顶部选择栅极切线314a与相邻两行的沟道孔(例如320a和320b)之间的距离相等。由于顶部选择栅极切线314a为波浪形，且顶部选择栅极切线314a位于相邻的区域的沟道孔320之间，因此有更多的区域可以用来布置沟道孔320，从而可以增加沟道孔320的关键尺寸。在刻蚀深宽比一定的情况下，通过增加沟道孔320的关键尺寸，可以增加刻蚀的深度。
在步骤208中，形成穿过堆叠结构的栅线隙、阵列共源极以及与源极线。
在此步骤中，形成穿过堆叠结构的栅线隙、阵列共源极以及与源极线。栅线隙可以为波浪形。波浪形可以是正弦波、折线或曲线。仅作为示例，形成穿过堆叠结构栅线隙、阵列共源极以及与源极线的工艺可以包括以下几个步骤：(1)通过掩膜进行图案控制，依次进行硬掩膜沉积、光刻胶旋涂与烘焙、曝光和干法刻蚀，从堆叠结构的顶部直至贯穿硅衬底，形成栅线隙；(2)前栅工艺中，无须进行栅极替换，直接以离子注入的方式，向沟槽底部注入高浓度活性离子，形成阵列共源极；后栅工艺中，以栅线隙为切入口，对栅极牺牲层进行替换后再对栅极层进行回刻，再向沟槽底部注入高浓度活性离子，形成阵列共源极；(3)形成阵列共源极的源极线。
在本发明的实施例中，对栅极牺牲层进行替换的方法可以是湿法刻蚀。替换材料可以为金属钨、钴、镍、钛等导电材料。
在本发明的一实施例中，形成阵列共源极的源极线可以是在栅线隙的侧壁由外向内依次填充绝缘材料和导电材料，导电材料与阵列共源极电连接，绝缘材料隔离导电材料与堆叠结构的栅极，从而将阵列共源极电连接至半导体结构的有源侧。在该实施例中，顶部选择栅极切线的宽度小于栅线隙的宽度。
在本发明的另一实施例中，形成阵列共源极的源极线可以是以绝缘材料填充栅线隙，然后形成连接阵列共源极至半导体结构的无源侧的导电接触。在该实施例中，顶部选择栅极切线的宽度大于或等于栅线隙的宽度。
在本发明的又一实施例中，可以不用绝缘材料填充栅线隙。在此实施例中，栅线隙部分被真空处理，处于真空状态以形成气隙(air gap)，使得存储器的存储块与存储块之间通过气隙电隔离开来。由于气隙具有更低的介电常数，因此在存储器的存储块之间能更有效地隔离绝缘，使得存储器整体的工作性能更优。
相邻两个栅线隙之间的沟道孔周期可以排列成重复阵列，顶部选择栅极切线可以将周期排列成重复阵列的沟道孔均分成子阵列，每个子阵列可以具有相同排数的沟道孔。
顶部选择栅极切线可以与栅线隙的走向一致，因此可以使用相同的掩膜来形成顶部选择栅极切线与栅线隙，从而可以简化工艺，降低成本。顶部选择栅极切线的宽度可以小于栅线隙的宽度，以提高阵列共源极的导电性，提升三维存储器的读写性能。在本发明的其它实施例中，顶部选择栅极切线的宽度可以大于或等于栅线隙的宽度。
在图3D和4D所示例的半导体结构中，半导体结构300d包括栅线隙340。相邻两个栅线隙340之间的沟道孔320周期排列成重复阵列320T，顶部选择栅极切线314a将周期排列成重复阵列的沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。在本发明的实施例中，每个重复单元320T的沟道孔320沿顶部选择栅极的延伸方向排列成两行，每行包括4个沟道孔，即每个重复单元320T包括8个沟道孔。相邻的两个栅线隙340之间包括1个顶部选择栅极切线314a。1个顶部选择栅极切线314a将相邻的两个栅线隙340分为2个区域，每个区域的重复单元320T包括4个沟道孔。在本发明的该实施例中，导电材料可以是金属钨。
顶部选择栅极切线314a可以与栅线隙340的走向一致，因此可以使用相同的掩膜来形成顶部选择栅极切线314a与栅线隙340，从而可以简化工艺，降低成本。顶部选择栅极切线314a的宽度可以小于栅线隙340的宽度，以提高阵列共源极350的导电性，提升三维存储器的读写性能。
在步骤210中，形成与沟道孔电连接的导电接触以及连接导电接触的位线。在此步骤中，形成与沟道孔电连接的导电接触，以及用位线连接同一行的导电接触。仅作为一个示例，可以先形成覆盖堆叠结构的绝缘层，经过图案化曝光、光刻和刻蚀步骤形成导电接触孔，然后用导电材料填充导电接触孔从而形成导电接触，该导电接触与相应的沟道孔电连接。位线连接的两个导电接触对称设置。在本发明的实施例中，导电材料可以是金属材料，例如钨。
导电接触形成之后，用位线连接同一行的导电接触。多个位线之间不交叉，以避免出现控制错误，提高控制的稳定性。
在图4E所示例的半导体结构中，半导体结构300e中形成有与沟道孔320电连接的导电接触360，以及连接同一行导电接触的位线370。如图4D所示，位线370连接的两个导电接触(例如360a和360d、360b和360c)对称设置。多个位线370之间不交叉，以避免出现控制错误，提高控制的稳定性。
至此，三维存储器的存储单元的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到三维存储器。举例来说，当三维存储器为电荷俘获型存储器时，图4E所示的半导体结构300d中的第一堆栈310和第二堆栈330为伪栅极堆栈，第一材料层311和331为伪栅极层，则在步骤210之后，还包括将第一堆栈和第二堆栈中的第一材料层311和331替换为栅极层。又如，当三维存储器为浮栅型存储器时，第一堆栈310和第二堆栈330为栅极堆栈，第一堆栈和第二堆栈中的第一材料层311和331为栅极层，在步骤210之后不需经过材料替换的步骤。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，可以省略步骤210。
本发明提供了一种形成三维存储器的方法，形成穿过沟道孔并将沟道孔分裂成多个子沟道孔的隔离层，单个沟道孔被分裂成多个子沟道孔，即单个存储单元被分裂成多个，可以提高存储单元的密度，提升三维存储器的存储能力；此外，阻挡层的材料可以是高K电介质材料，可以减少栅极泄漏，同时保持晶体管性能。
图5是根据本发明的一实施例的形成隔离层的方法的流程图。图6A-6D是根据本发明的一实施例的形成隔离层的方法的示例性过程的示意图。下面参考图5-6D所示描述本实施例的形成隔离层的方法。
在步骤502中，填充沟道孔形成牺牲材料层。
在此步骤中，形成堆叠结构以及穿过堆叠结构的沟道孔之后，填充沟道孔形成牺牲材料层。牺牲材料层中的牺牲材料可以是碳，该牺牲材料可以通过烧蚀工艺去除。牺牲材料层中的牺牲材料也可以是多晶硅，该牺牲材料可以通过湿法刻蚀工艺去除。
参考图6A所示，沟道孔610中填充有牺牲材料层620。牺牲材料层620中的牺牲材料可以是碳，该牺牲材料可以通过烧蚀工艺去除。牺牲材料层620中的牺牲材料也可以是多晶硅，该牺牲材料可以通过湿法刻蚀工艺去除。
在步骤504中，在牺牲材料层中形成隔离沟槽，填充隔离沟槽形成隔离层。
在此步骤中，先在牺牲材料层中形成隔离沟槽，随后填充隔离沟槽形成隔离层。在牺牲材料层中形成隔离沟槽的方法可以是干法刻蚀，例如等离子刻蚀。形成的隔离沟槽可以到达堆叠结构的底部衬底的表面上。在牺牲材料层中形成隔离沟槽可以包括如下步骤：在牺牲材料层的表面覆盖图案化的刻蚀阻挡层，然后经过曝光、光刻和刻蚀形成隔离沟槽。隔离沟槽的形状和尺寸可以通过图案化的刻蚀阻挡层控制。填充隔离沟槽形成隔离层的方法可以是原子层沉积法。
参考图6B所示，沟道孔610中形成有隔离沟槽630。隔离沟槽360包括有横向和纵向两个隔离沟槽630，横向和纵向两个隔离沟槽630穿过沟道孔610。隔离沟槽630将牺牲材料层620分隔成四个相对独立的区域。参考图6C所示，在隔离沟槽630中形成有隔离层640。
在步骤506中，去除牺牲材料层形成多个子沟道孔，填充子沟道孔形成电荷存储层和沟道层。
在此步骤中，去除牺牲材料层形成多个子沟道孔，填充子沟道孔形成电荷存储层和沟道层。牺牲材料层的牺牲材料可以为碳，可以采用烧蚀工艺去除牺牲材料层。牺牲材料层的牺牲材料可以为多晶硅，可以采用湿法刻蚀工艺去除牺牲材料层。填充子沟道孔形成电荷存储层和沟道层的方法可以是原子层沉积法，通过原子层沉积法逐层形成电荷存储层和沟道层。
参考图6D所示，沟道孔610中牺牲材料层620被去除，沟道孔610的每个子沟道孔中填充有电荷存储层650和沟道层660。沟道孔610中的子沟道孔的数目为4个，沟道孔610中子沟道孔的形状和尺寸都相同，均为1/4个圆形。电荷存储层650包括阻挡层651、电荷俘获层652和隧穿层653。在本发明的实施例中，阻挡层651、电荷俘获层652和隧穿层653可以是氧化硅、氮化硅和氧化硅。
图7是根据本发明的另一实施例的形成隔离层的方法的流程图。图8A-8C是根据本发明的另一实施例的形成隔离层的方法的示例性过程的示意图。下面参考图7-8C所示描述本实施例的形成隔离层的方法。
在步骤702中，填充沟道孔形成电荷存储层和沟道层。
在此步骤中，形成堆叠结构以及穿过堆叠结构的沟道孔之后，填充沟道孔形成电荷存储层和沟道层。填充沟道孔形成电荷存储层和沟道层的方法可以是原子层沉积法，通过原子层沉积法逐层形成电荷存储层和沟道层。
参考图8A所示，沟道孔810中由外向内依次填充有电荷存储层820和沟道层830。电荷存储层820包括阻挡层821、电荷俘获层822和隧穿层823。在本发明的实施例中，阻挡层821、电荷俘获层822和隧穿层823可以是氧化硅、氮化硅和氧化硅。
在步骤704中，在沟道孔中形成穿过沟道孔的隔离沟槽，填充隔离沟槽形成隔离层。
在此步骤中，在沟道孔中形成穿过沟道孔的隔离沟槽，填充隔离沟槽形成隔离层。在沟道孔中形成穿过沟道孔的隔离沟槽的方法可以是干法刻蚀，例如等离子刻蚀。形成的隔离沟槽可以到达堆叠结构的底部衬底的表面上。在牺牲材料层中形成隔离沟槽可以包括如下步骤：在牺牲材料层的表面覆盖图案化的刻蚀阻挡层，然后经过曝光、光刻和刻蚀形成隔离沟槽。隔离沟槽的形状和尺寸可以通过图案化的刻蚀阻挡层控制。填充隔离沟槽形成隔离层的方法可以是原子层沉积法。
参考图8B所示，沟道孔810中形成有隔离沟槽840。隔离沟槽840包括有横向和纵向两个隔离沟槽840，横向和纵向两个隔离沟槽840穿过沟道孔810。隔离沟槽830将沟道孔810分隔成四个相对独立的区域。参考图8C所示，在隔离沟槽830中形成有隔离层840。在本发明的实施例中，隔离层840的材料为氧化硅。
图9是根据本发明的一实施例的三维存储器的示意图。该三维存储器可以通过上文描述的方法形成。三维存储器包括半导体结构900。半导体结构900具有衬底、位于衬底上的堆叠结构以及穿过堆叠结构的沟道孔920。堆叠结构具有顶部选择栅极。穿过沟道孔920的隔离层930。隔离层930将沟道孔920隔离成多个子沟道孔。穿过堆叠结构的顶部选择栅极切线914a，顶部选择栅极切线914a将相邻的顶部选择栅极分为多个相互绝缘的区域。穿过堆叠结构的栅线隙940。与沟道孔电连接的导电接触960，以及连接不同两个区域的两个导电接触960的位线970。多个位线970之间不交叉。
在本发明的一实施例中，隔离层930的材料为氧化硅。在本发明的一实施例中，每个沟道孔920的子沟道孔的数目为2-4个。在本发明的一实施例中，顶部选择栅极切线914a和/或栅线隙940的横截面为波浪形，且顶部选择栅极切线914a位于相邻的顶部选择栅极的沟道孔920之间。在本发明的一实施例中，相邻两个栅线隙940之间的沟道孔周期排列成重复单元，顶部选择栅极切线914a将周期排列成重复阵列的沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。相邻两个栅线隙940之间的沟道孔920周期排列成重复单元。在本发明的一实施例中，用位线970连接的两个导电接触960对称布置。
本发明提供了一种三维存储器，形成有穿过沟道孔并将沟道孔隔离成多个子沟道孔的隔离层，单个沟道孔被隔离成多个子沟道孔，即单个存储单元被分隔成多个，可以提高存储单元的密度，提升三维存储器的存储能力；此外，阻挡层的材料可以是高K电介质材料，可以减少栅极泄漏，同时保持晶体管性能。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (17)
1.一种形成三维存储器的方法，包括：
提供半导体结构，所述半导体结构具有衬底和位于衬底上的堆叠结构，所述堆叠结构具有顶部选择栅极；
在所述顶部选择栅极中形成顶部选择栅极切线，所述顶部选择栅极切线将相邻的所述顶部选择栅极分为多个相互绝缘的区域；
形成穿过所述堆叠结构的沟道孔以及穿过所述沟道孔并将所述沟道孔隔离成多个子沟道孔的隔离层；
形成所述穿过堆叠结构的栅线隙、阵列共源极以及源极线。
2.根据权利要求1所述的形成三维存储器的方法，其特征在于，形成穿过所述沟道孔并将所述沟道孔隔离成多个子沟道孔的隔离层的步骤包括：
填充所述沟道孔形成牺牲材料层；
在所述牺牲材料层中形成隔离沟槽，填充所述隔离沟槽形成所述隔离层；
去除所述牺牲材料层形成所述多个子沟道孔；填充所述沟道孔形成电荷存储层和沟道层。
3.根据权利要求2所述的形成三维存储器的方法，其特征在于，所述牺牲材料层的牺牲材料为碳，采用烧蚀工艺去除所述牺牲材料层。
4.根据权利要求2所述的形成三维存储器的方法，其特征在于，所述牺牲材料层的牺牲材料为多晶硅，采用湿法刻蚀工艺去除所述牺牲材料层。
5.根据权利要求1所述的形成三维存储器的方法，其特征在于，形成穿过所述沟道孔并将所述沟道孔隔离成多个子沟道孔的隔离层的步骤包括：
填充沟道孔形成电荷存储层和沟道层；
在所述沟道孔中形成穿过所述沟道孔的隔离沟槽，填充所述隔离沟槽形成所述隔离层。
6.根据权利要求1所述的形成三维存储器的方法，其特征在于，所述隔离层的材料为氧化硅。
7.根据权利要求1所述的形成三维存储器的方法，其特征在于，每个沟道孔中所述子沟道孔的数目为2-4个。
8.根据权利要求1所述的形成三维存储器的方法，其特征在于，顶部选择栅极切线和/或所述栅线隙的横截面为波浪形，且所述顶部选择栅极切线位于相邻的顶部选择栅极的沟道孔之间。
9.根据权利要求1所述的形成三维存储器的方法，其特征在于，相邻两个所述栅线隙之间的沟道孔周期排列成重复阵列，所述顶部选择栅极切线将周期排列成重复阵列的所述沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。
10.根据权利要求1所述的形成三维存储器的方法，其特征在于，形成所述栅线隙的步骤之后还包括：形成与所述沟道孔电连接的导电接触以及用位线连接不同两个所述区域中的两个导电接触，所述位线之间不交叉。
11.根据权利要求10所述的形成三维存储器的方法，其特征在于，所述位线连接的所述两个导电接触对称设置。
12.一种三维存储器，所述三维存储器包括：
半导体结构，所述半导体结构具有衬底、位于衬底上的堆叠结构以及穿过所述堆叠结构的沟道孔，所述堆叠结构具有顶部选择栅极；
穿过所述沟道孔的隔离层，所述隔离层将所述沟道孔隔离成多个子沟道孔；
穿过所述堆叠结构的顶部选择栅极切线，所述顶部选择栅极切线将相邻的顶部选择栅极分为多个相互绝缘的区域；
穿过所述堆叠结构的栅线隙；
与所述沟道孔电连接的导电接触，以及连接不同两个所述区域的两个导电接触的位线，所述位线之间不交叉。
13.根据权利要求12所述的形成三维存储器，其特征在于，所述隔离层的材料为氧化硅。
14.根据权利要求12所述的形成三维存储器，其特征在于，每个所述沟道孔的所述子沟道孔的数目为2-4个。
15.根据权利要求12所述的形成三维存储器，其特征在于，顶部选择栅极切线和/或所述栅线隙的横截面为波浪形，且所述顶部选择栅极切线位于相邻的顶部选择栅极的沟道孔之间。
16.根据权利要求12所述的形成三维存储器，其特征在于，相邻两个所述栅线隙之间的沟道孔周期排列成重复单元，所述顶部选择栅极切线将周期排列成重复阵列的所述沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。
17.根据权利要求12所述的形成三维存储器，其特征在于，用位线连接的两个导电接触对称布置。
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