CN111180453A - 三维存储器、制备方法及电子设备 - Google Patents

三维存储器、制备方法及电子设备 Download PDF

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Abstract

本发明提供一种三维存储器、制备方法及电子设备，三维存储器包括栅叠层结构、共源极、顶部选择栅切线及沟道，通过将顶部选择栅切线自栅叠层结构的上表面向内延伸，并在相邻的共源极之间形成至少2个顶部选择栅切线，且交错排布，在相邻的顶部选择栅切线中，位于上方的顶部选择栅切线与位于下方的顶部选择栅切线与同一绝缘层接触，以在横向上，使得相邻的栅缝隙间仅具有1个顶部选择栅切线，从而可基于栅缝隙有效去除牺牲层，制备高集成度、高存储容量的三维存储器。

Description

三维存储器、制备方法及电子设备
技术领域
本发明属于半导体技术领域，涉及一种三维存储器、制备方法及电子设备。
背景技术
随着集成电路的飞速发展，为满足人们对存储容量需求的不断提高，三维存储器走进人们的生活。
三维存储器是业界所研发的一种新兴的闪存，通过垂直堆叠多层数据存储单元以解决二维或者平面闪存的限制性，其具备卓越的精度，支持在较小的空间内容纳较高的存储容量，进而有效降低成本和能耗。
目前，在64层的三维存储器中，通常是在两栅缝隙(Gate Line Slit，GLS)之间设置9行沟道，这9行沟道对应于一个顶部选择栅极(Top Select Gate，TSG)，因此简称为“9孔沟道阵列(9Hole Array Channel Hole)”。在9孔沟道阵列中，通常顶部选择栅极通过1个顶部选择栅切线(Top Select Gate Cut，TSG-Cut)而被分割为两部分，且顶部选择栅切线一般由绝缘的氧化物材料形成，以作为顶部选择栅极的阻挡沟道使用。
然而，随着集成电路的发展，人们期望在较小的空间内，获得集成度更高、存储容量更大的三维存储器，因此期望在两栅缝隙间形成更多的行沟道。然而在进行研究时发现，当在两栅缝隙间形成更多的行沟道时，需要在两栅缝隙间形成多个顶部选择栅切线，但现有的三维存储器，若在相邻的栅缝隙间形成多个顶部选择栅切线，由于顶部选择栅切线需要由绝缘的氧化物材料形成，因此在形成多个顶部选择栅切线之后，无法基于栅缝隙去除位于相邻的顶部选择栅切线之间的牺牲层，从而难以制备高集成度、高存储容量的三维存储器。
因此，提供一种新型的三维存储器、制备方法及电子设备，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种新型的三维存储器、制备方法及电子设备，用于解决现有技术中在形成多个顶部选择栅切线之后，无法基于栅缝隙去除位于相邻的顶部选择栅切线之间的牺牲层，从而难以制备高集成度、高存储容量的三维存储器的问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器，所述三维存储器包括：
栅叠层结构，包括栅极导体及将相邻的所述栅极导体隔开的绝缘层；
共源极，贯穿所述栅叠层结构；
顶部选择栅切线，自所述栅叠层结构的上表面向内延伸，其中，相邻的所述共源极之间至少具有2个所述顶部选择栅切线，且交错排布，位于上方的所述顶部选择栅切线与位于下方的所述顶部选择栅切线与同一所述绝缘层接触；
沟道，贯穿所述栅叠层结构，且相邻的所述顶部选择栅切线之间具有所述沟道。
可选地，相邻的所述共源极之间具有14行所述沟道。
可选地，相邻的所述共源极之间具有2个所述顶部选择栅切线，且2个所述顶部选择栅切线沿着14行所述沟道的等分线设置。
可选地，相邻的所述共源极之间具有5n-1行所述沟道，其中n≥4，且为整数。
可选地，相邻的所述共源极之间具有n-1个所述顶部选择栅切线，且n-1个所述顶部选择栅切线沿着5n-1行所述沟道的等分线设置。
可选地，所述顶部选择栅切线的排布方式包括正倾斜式及负倾斜式中的一种或组合。
本发明还提供一种三维存储器的制备方法，包括以下步骤：
提供叠层结构，所述叠层结构包括牺牲层及将相邻的所述牺牲层隔开的绝缘层；
于所述叠层结构中形成顶部选择栅切线；
于所述叠层结构中形成沟道，所述沟道贯穿所述叠层结构；
于所述叠层结构中形成栅缝隙，所述栅缝隙贯穿所述叠层结构；
基于所述栅缝隙，去除所述牺牲层，形成包括栅极导体及绝缘层的栅叠层结构与填充所述栅缝隙的共源极；
其中，所述顶部选择栅切线自所述栅叠层结构的上表面向内延伸，相邻的所述共源极之间至少具有2个所述顶部选择栅切线，且交错排布，位于上方的所述顶部选择栅切线与位于下方的所述顶部选择栅切线与同一所述绝缘层接触；相邻的所述顶部选择栅切线之间具有所述沟道。
可选地，形成所述顶部选择栅切线的步骤包括：
提供具有所述牺牲层及绝缘层的第一叠层结构；
于所述第一叠层结构中形成第一顶部选择栅沟槽，沉积第一绝缘介质，以形成第一顶部选择栅切线；
于所述第一叠层结构上沉积所述绝缘层及牺牲层，形成第二顶部选择栅沟槽，沉积第二绝缘介质，以形成第二顶部选择栅切线，其中，所述第二顶部选择栅切线与所述第一顶部选择栅切线交错排布，且与同一所述绝缘层接触。
可选地，在形成所述顶部选择栅切线之后及形成所述沟道之前，还包括形成台阶状的所述叠层结构的步骤。
可选地，包括于相邻的所述共源极之间形成14行所述沟道，并沿着14行所述沟道的等分线形成2个所述顶部选择栅切线。
可选地，包括于相邻的所述共源极之间形成5n-1行所述沟道，其中n≥4，且为整数，并沿着5n-1行所述沟道的等分线形成n-1个所述顶部选择栅切线。
可选地，形成的所述顶部选择栅切线的排布方式包括正倾斜式及负倾斜式中的一种或组合。
本发明还提供一种电子设备，所述电子设备包括任一上述三维存储器。
如上所述，本发明的三维存储器、制备方法及电子设备，通过将顶部选择栅切线自栅叠层结构的上表面向内延伸，并在相邻的共源极之间形成至少2个顶部选择栅切线，且交错排布，在相邻的顶部选择栅切线中，位于上方的顶部选择栅切线与位于下方的顶部选择栅切线与同一绝缘层接触，以在横向上，使得相邻的栅缝隙间仅具有1个顶部选择栅切线，从而可基于栅缝隙有效去除牺牲层，制备高集成度、高存储容量的三维存储器。
附图说明
图1显示为本发明中三维存储器的俯视结构示意图。
图2显示为图1中沿A-A’所形成的截面示意图。
图3显示为图2的电路示意图。
图4显示为本发明中制备三维存储器的工艺流程图。
图5显示为本发明中制备第一叠层结构的结构示意图。
图6显示为本发明中制备第一顶部选择栅切线的结构示意图。
图7显示为本发明中制备第二顶部选择栅切线的结构示意图。
图8显示为本发明中制备沟道的结构示意图。
图9显示为本发明中另一具有3个顶部选择栅切线的三维存储器的结构示意图。
图10显示为图9的电路示意图。
元件标号说明
110 共源极
120 顶部选择栅切线
121、123 第一顶部选择栅切线
122、124 第二顶部选择栅切线
125 第三顶部选择栅切线
130 沟道
100 基底
200 栅叠层结构
210 第一叠层结构
201 绝缘层
202 牺牲层
203 栅极导体
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施例提供一种三维存储器，所述三维存储器包括栅叠层结构200、共源极110、顶部选择栅切线120及沟道130。其中，所述栅叠层结构200包括栅极导体203及将相邻的所述栅极导体203隔开的绝缘层201；所述共源极110贯穿所述栅叠层结构200；所述顶部选择栅切线120自所述栅叠层结构200的上表面向内延伸，相邻的所述共源极110之间至少具有2个所述顶部选择栅切线120，且交错排布，位于上方的所述顶部选择栅切线120与位于下方的所述顶部选择栅切线与同一所述绝缘层201接触；所述沟道130贯穿所述栅叠层结构200，且相邻的所述顶部选择栅切线120之间具有所述沟道130。
本实施例中的所述三维存储器，通过将所述顶部选择栅切线120自所述栅叠层结构200的上表面向内延伸，并在相邻的所述共源极110之间形成至少2个所述顶部选择栅切线120，且所述顶部选择栅切线120交错排布，位于上方的所述顶部选择栅切线120与位于下方的所述顶部选择栅切线120与同一所述绝缘层201接触，从而在横向上，使得相邻的所述栅缝隙之间仅具有1个所述顶部选择栅切线120，从而可基于所述栅缝隙有效去除牺牲层，制备高集成度、高存储容量的所述三维存储器。
具体的，如图2，所述三维存储器可包括基底100，所述栅叠层结构200形成于所述基底100上，其中，所述共源极110、沟道130与所述基底100电连接。所述基底100的材质可包括硅、硅锗、碳化硅、绝缘体上硅片、绝缘体上锗、玻璃、氮化镓、砷化镓或其他适合的III-V族化合物，具体材质可根据需要进行选择，此处不作限制。所述栅叠层结构200由依次交替叠置的所述绝缘层201及栅极导体203构成，1个所述栅极导体203可被2个相邻的所述绝缘层201夹设于其中，反之亦然，所述绝缘层201的材质可采用氧化硅，所述栅极导体203的材质可采用金属钨，但并非局限于此。沿自下而上的方向，所述栅叠层结构200的第一层可为所述绝缘层201，以避免所述栅极导体203与所述基底100电连接，当然并非局限于此，根据所述基底100的情况，所述栅叠层结构200也可以所述栅极导体203作为第一层。其中，所述绝缘层201及栅极导体203的厚度可相同也可不同，所述栅叠层结构200可包括64层交替叠置的所述绝缘层201及栅极导体203。所述顶部选择栅切线120的深度应至少包括1层所述栅极导体203的深度，以在横向上，将位于顶部的选择栅阻隔成2部分，如可包括2～10层由交替叠置的所述绝缘层201及栅极导体203所构成的深度，所述顶部选择栅切线120的材质可采用氧化硅，但所述顶部选择栅切线120的深度及材质并非局限于此。所述共源极110的材质可采用与所述栅极导体203相同的材质金属钨，但并非局限于此，所述共源极110与所述栅极导体203的材质也可不同。为降低制备工艺复杂度，本实施例中，所述栅叠层结构200以所述绝缘层201作为第一层，所述顶部选择栅切线120的深度为由4层交替叠置的所述绝缘层201及栅极导体203所构成的深度，且所述栅极导体203与所述共源极110的材质均采用金属钨，所述绝缘层201及顶部选择栅切线120的材质均采用氧化硅。
作为示例，所述栅叠层结构200的形貌可包括台阶状，以便于所述栅极导体203的电性引出。需要说明的是，图示中的结构图，仅作为示例进行说明，且仅显示所述栅叠层结构200的局部，从而未显示出所述栅叠层结构200的台阶。
作为示例，相邻的所述共源极110之间具有14行所述沟道130；相邻的所述共源极110之间具有2个所述顶部选择栅切线120，且2个所述顶部选择栅切线120沿着14行所述沟道130的等分线设置。
具体的，如图1及图2，相邻的所述共源极110之间具有2个所述顶部选择栅切线120，即包括第一顶部选择栅切线121及第二顶部选择栅切线122。其中，所述第一顶部选择栅切线121位于第5行所述沟道130处，所述第二顶部选择栅切线122位于第10行所述沟道130处，由于所述顶部选择栅切线120的存在，使得第5行及第10行所述沟道130转换成为假沟道(Dummy Hole)，且可使所述栅叠层结构200中的所述顶部选择栅通过1个所述顶部选择栅切线而被分割为两部分，以实现所述顶部选择栅的作用，如图3示意了具有2个所述顶部选择栅切线120的所述三维存储器的电路图。
具体的，如图3，通过所述顶部选择栅切线120，可形成4个所述顶部选择栅，即TSG11、TSG12、TSG21和TSG22，且形成对应的3个存储串即S1、S2和S3，从而通过在TSG11/TSG21以及TSG12/TSG22上加不同的电压，即可实现所述三维存储器的3种操作，即Erase、Program及Read，如下表：
Figure BDA0002353095410000061
作为示例，在相邻的所述顶部选择栅切线120中，位于所述栅叠层结构200上方的所述顶部选择栅切线120的底部与位于所述栅叠层结构200下方的所述顶部选择栅切线120的顶部的位置包括位于同一所述绝缘层201的同一表面、分别位于同一所述绝缘层201的相对两面及位于同一所述绝缘层201内的一种或组合。
具体的，如图2，本实施例中，位于下方的所述第一顶部选择栅切线121的顶部与位于上方的所述第二顶部选择栅切线122的底部位于同一所述绝缘层201的同一表面，但并非局限于此，只需确保在垂向上，位于上方的所述顶部选择栅切线120的底部与位于下方的所述顶部选择栅切线120的顶部之间不具有所述栅极导体203即可，以通过所述顶部选择栅切线120，阻隔所述顶部选择栅，例如相邻的所述顶部选择栅切线120可分别位于同一所述绝缘层201的相对两面，或位于同一所述绝缘层201内，或1个位于所述绝缘层201的表面，1个位于所述绝缘层201内均可。
作为示例，相邻的所述共源极110之间可具有5n-1行所述沟道130，其中n≥4，且为整数；相邻的所述共源极110之间可具有n-1个所述顶部选择栅切线120，且n-1个所述顶部选择栅切线120沿着5n-1行所述沟道130的等分线设置。
具体的，如图9及图10，显示为n为4时，所述三维存储器的结构，即相邻的所述共源极110之间具有19行所述沟道130，具有3个所述顶部选择栅切线120，以进一步的扩大所述三维存储器的集成度及存储容量。3个所述顶部选择栅切线120包括第一顶部选择栅切线123、第二顶部选择栅切线124及第三顶部选择栅切线125，且3个所述顶部选择栅切线120沿着19行所述沟道130的等分线设置，具有3个所述顶部选择栅切线120的所述三维存储器的电路图如图10。其中，n的取值并非局限于此，也可为5、6、7等，以进一步的根据需要，扩大所述三维存储器的集成度及存储容量。图10示意了具有4个所述顶部选择栅切线120的所述三维存储器的电路图。通过所述顶部选择栅切线120，可形成6个所述顶部选择栅，即TSG11、TSG12、TSG21、TSG22、TSG31和TSG32，且形成对应的4个存储串即S1、S2、S3和S4，从而可实现对所述三维存储器的操作，具体可参阅上述对图3的介绍，此处不再赘述。
作为示例，所述顶部选择栅切线120的排布方式可包括正倾斜式及负倾斜式中的一种或组合。
具体的，如图2，自下而上，自左向右，所述顶部选择栅切线120是以正倾斜式排布的，而在图9中，自下而上，自左向右，所述顶部选择栅切线120是以负倾斜式排布的，但并非局限于此，所述顶部选择栅切线120也可采用正倾斜式，或正倾斜式及负倾斜式排布的组合，如参阅图9，可将所述第一顶部选择栅切线123、所述第二顶部选择栅切线124以及所述第三顶部选择栅切线125所在的沟道位置进行互换，从而扩大所述三维存储器制备及应用的灵活性。
如图4，本实施例还提供一种三维存储器的制备方法，该方法可用以制备上述三维存储器，但上述三维存储器的制备方法并非局限于此。
首先，如图5，提供所述基底100，于所述基底100上形成第一叠层结构210，所述第一叠层结构210包括依次叠置的所述绝缘层201及牺牲层202。
具体的，所述牺牲层202的材质可包括多晶硅、氮化硅、多晶锗或多晶硅锗等，本实施例中，所述牺牲层202采用氮化硅。形成所述绝缘层201及牺牲层202的方法可包括如化学气相沉积(Chemical Vaporde Position，CVD)、物理气相沉积(Physical VaporDeposition，PVD)、等离子体增强化学气相沉积(Plasma-Enhanced CVD，PECVD)、溅镀(Sputtering)、有机金属化学气相沉积(Metal-Organic Chemical Vapor Deposition，MOCVD)或原子层沉积(Atomic Layer Deposition，ALD)；且可采用如化学机械研磨(Chemical Mechanical Planarization，CMP)等对所述第一叠层结构210进行平坦化，以便于后续工艺操作，制备高质量的所述三维存储器。
接着，如图6，于所述第一叠层结构210中形成第一顶部选择栅沟槽，沉积第一绝缘介质，以形成所述第一顶部选择栅切线121。
具体的，可采用光刻法形成所述第一顶部选择栅沟槽，并可采用所述CVD、PVD、PECVD、Sputtering、MOCVD或ALD沉积所述第一绝缘介质，以填充所述第一顶部选择栅沟槽，形成所述第一顶部选择栅切线121。其中，所述第一绝缘介质包括氧化硅，但并非局限于此。在形成所述第一顶部选择栅切线121之后，可采用CMP法进行平坦化，以去除位于所述第一叠层结构210表面的所述第一绝缘介质。
接着，如图7，于所述第一叠层结构210上继续沉积所述绝缘层201及牺牲层202，形成第二顶部选择栅沟槽，沉积第二绝缘介质，以形成所述第二顶部选择栅切线122，其中，所述第二顶部选择栅切线122与所述第一顶部选择栅切线121交错排布，且与同一所述绝缘层201接触。
具体的，所述第二绝缘介质可与所述第一绝缘介质相同或不同，为了降低工艺复杂度，所述第二绝缘介质可与所述第一绝缘介质采用相同材质，即均为氧化硅，但并非局限于此，制备所述第二顶部选择栅切线122的方法可参阅所述第一顶部选择栅切线121。
接着，可形成台阶状的所述叠层结构。
具体的，在形成所述第二顶部选择栅切线122之后，可采用光刻，刻蚀由所述第一叠层结构210及位于其上表面的所述绝缘层201及牺牲层202共同构成的叠层结构，以形成台阶状的所述叠层结构，以便于后续所述三维存储器的电性引出，制备方法此处不作介绍，可采用行业内通用的做法。需要说明的是，图示中的结构图，仅作为示例进行说明，且仅显示所述栅叠层结构200的局部，从而未显示出所述栅叠层结构200的台阶。
接着，如图8，于叠层结构中形成所述沟道130，所述沟道130贯穿所述叠层结构。
具体的，形成所述沟道的130的方法可采用光刻形成贯穿所述叠层结构的通孔，沉积介质层以形成所述沟道，具体制备工艺可采用行业内通用的方法，此处不作介绍。
最后，如图2，于所述叠层结构中形成栅缝隙，所述栅缝隙贯穿所述叠层结构；基于所述栅缝隙，去除所述牺牲层202，形成包括栅极导体203及绝缘层201的所述栅叠层结构200与填充所述栅缝隙的所述共源极110。
具体的，形成所述栅缝隙的方法可采用光刻法，去除所述牺牲层202的方法可基于所述栅缝隙通过湿法蚀刻去除。在形成所述栅缝隙及去除所述牺牲层202后，可基于所述栅缝隙沉积导电材质，以同时形成所述栅极导体203及所述共源极110，其中优选所述导电材质为钨，但并非局限于此。
本实施例中，相邻的所述共源极110之间形成14行所述沟道130，并沿着14行所述沟道130的等分线形成2个所述顶部选择栅切线120，在另一实施例中，相邻的所述共源极110之间也可形成5n-1行所述沟道130，其中n≥4，且为整数，并沿着5n-1行所述沟道130的等分线形成n-1个所述顶部选择栅切线120。如图9及图10，n为4，当n为更大的数值，如如n为5、6、7等时，可参阅n为4的情形，在制备完成所述第二顶部选择栅切线122之后，可根据需要继续重复制备所述第二顶部选择栅切线122的步骤，以制备多个所述顶部选择栅切线120。形成的所述顶部选择栅切线120的排布方式可包括正倾斜式及负倾斜式中的一种或组合。有关制备的所述三维存储器的结构，此处不再赘述。
本实施例还提供一种电子设备，所述电子设备包括所述三维存储器，其中，所述电子设备可包括如计算机、手机、智能家具等具有存储装置的设备。
综上所述，本发明的三维存储器、制备方法及电子设备，通过将顶部选择栅切线自栅叠层结构的上表面向内延伸，并在相邻的共源极之间形成至少2个顶部选择栅切线，且交错排布，在相邻的顶部选择栅切线中，位于上方的顶部选择栅切线与位于下方的顶部选择栅切线与同一绝缘层接触，以在横向上，使得相邻的栅缝隙间仅具有1个顶部选择栅切线，从而可基于栅缝隙有效去除牺牲层，制备高集成度、高存储容量的三维存储器。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种三维存储器，其特征在于，所述三维存储器包括：
栅叠层结构，包括栅极导体及将相邻的所述栅极导体隔开的绝缘层；
共源极，贯穿所述栅叠层结构；
顶部选择栅切线，自所述栅叠层结构的上表面向内延伸，其中，相邻的所述共源极之间至少具有2个所述顶部选择栅切线，且交错排布，位于上方的所述顶部选择栅切线与位于下方的所述顶部选择栅切线与同一所述绝缘层接触；
沟道，贯穿所述栅叠层结构，且相邻的所述顶部选择栅切线之间具有所述沟道。
2.根据权利要求1所述的三维存储器，其特征在于：相邻的所述共源极之间具有14行所述沟道。
3.根据权利要求2所述的三维存储器，其特征在于：相邻的所述共源极之间具有2个所述顶部选择栅切线，且2个所述顶部选择栅切线沿着14行所述沟道的等分线设置。
4.根据权利要求1所述的三维存储器，其特征在于：相邻的所述共源极之间具有5n-1行所述沟道，其中n≥4，且为整数。
5.根据权利要求4所述的三维存储器，其特征在于：相邻的所述共源极之间具有n-1个所述顶部选择栅切线，且n-1个所述顶部选择栅切线沿着5n-1行所述沟道的等分线设置。
6.根据权利要求1所述的三维存储器，其特征在于：所述顶部选择栅切线的排布方式包括正倾斜式及负倾斜式中的一种或组合。
7.一种三维存储器的制备方法，其特征在于，包括以下步骤：
提供叠层结构，所述叠层结构包括牺牲层及将相邻的所述牺牲层隔开的绝缘层；
于所述叠层结构中形成顶部选择栅切线；
于所述叠层结构中形成沟道，所述沟道贯穿所述叠层结构；
于所述叠层结构中形成栅缝隙，所述栅缝隙贯穿所述叠层结构；
基于所述栅缝隙，去除所述牺牲层，形成包括栅极导体及绝缘层的栅叠层结构与填充所述栅缝隙的共源极；
其中，所述顶部选择栅切线自所述栅叠层结构的上表面向内延伸，相邻的所述共源极之间至少具有2个所述顶部选择栅切线，且交错排布，位于上方的所述顶部选择栅切线与位于下方的所述顶部选择栅切线与同一所述绝缘层接触；相邻的所述顶部选择栅切线之间具有所述沟道。
8.根据权利要求7所述的三维存储器的制备方法，其特征在于，形成所述顶部选择栅切线的步骤包括：
提供具有所述牺牲层及绝缘层的第一叠层结构；
于所述第一叠层结构中形成第一顶部选择栅沟槽，沉积第一绝缘介质，以形成第一顶部选择栅切线；
于所述第一叠层结构上沉积所述绝缘层及牺牲层，形成第二顶部选择栅沟槽，沉积第二所述绝缘介质，以形成第二顶部选择栅切线，其中，所述第二顶部选择栅切线与所述第一顶部选择栅切线交错排布，且与同一所述绝缘层接触。
9.根据权利要求7所述的三维存储器的制备方法，其特征在于：在形成所述顶部选择栅切线之后及形成所述沟道之前，还包括形成台阶状的所述叠层结构的步骤。
10.根据权利要求7所述的三维存储器的制备方法，其特征在于：包括于相邻的所述共源极之间形成14行所述沟道，并沿着14行所述沟道的等分线形成2个所述顶部选择栅切线。
11.根据权利要求7所述的三维存储器的制备方法，其特征在于：包括于相邻的所述共源极之间形成5n-1行所述沟道，其中n≥4，且为整数，并沿着5n-1行所述沟道的等分线形成n-1个所述顶部选择栅切线。
12.根据权利要求7所述的三维存储器的制备方法，其特征在于：形成的所述顶部选择栅切线的排布方式包括正倾斜式及负倾斜式中的一种或组合。
13.一种电子设备，其特征在于：所述电子设备包括如权利要求1～6中任一项所述的三维存储器。
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