CN111968988A - 三维存储器及其制造方法 - Google Patents
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Abstract
本申请涉及一种三维存储器及其制造方法，该制造方法包括以下步骤：提供半导体结构，所述半导体结构包括衬底和位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的多个栅极层或伪栅极层，以及多个绝缘层，所述多个栅极层或伪栅极层包括顶部选择栅极层或顶部选择伪栅极层；以及在所述半导体结构中形成顶部选择栅极切线，其中所述顶部选择栅极切线在顶部选择栅极层或顶部选择伪栅极层中具有多个断开区，所述多个断开区的位置对应于所述顶部选择栅极切线下方的虚设沟道结构的位置。
Description
技术领域
本发明主要涉及半导体领域，尤其涉及一种三维存储器及其制造方法。
背景技术
随着市场对存储密度要求的不断提高，二维存储器关键尺寸缩小已经到了规模量产技术上的极限，为了进一步提高存储容量、降低成本，提出了三维结构的存储器。
三维存储器一般包括若干存储块(Block)以及位于存储块(Block)中的若干指存储区(Finger)。存储块与存储块之间一般通过沿垂直方向贯穿堆叠结构的栅线隙(GateLine Slit,GLS)隔开。指存储区与指存储区之间一般通过顶部选择栅切线隔开。在指存储区中排列有多行沟道结构，在顶部选择栅切线下方设置有虚设(Dummy)沟道结构。顶部选择栅切线是沿垂直方向贯穿堆叠结构的几个堆叠层的绝缘层。
本申请的发明人在实践中发现，由于顶部选择栅切线的材料与堆叠层的材料不同，在刻蚀虚设沟道结构的虚设沟道孔时会存在负载效应，导致虚设沟道结构存在严重扭曲。进一步，这会导致潜在的功能缺陷或者漏电风险。
发明内容
本申请的要解决的问题是提供一种三维存储器及其制造方法，可以改善虚设沟道结构扭曲的问题。
本申请的一个方面提出一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构包括衬底和位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的多个栅极层或伪栅极层，以及多个绝缘层，所述多个栅极层或伪栅极层包括顶部选择栅极层或顶部选择伪栅极层；以及在所述半导体结构中形成顶部选择栅极切线，其中所述顶部选择栅极切线在顶部选择栅极层或顶部选择伪栅极层中具有多个断开区，所述多个断开区的位置对应于所述顶部选择栅极切线下方的虚设沟道结构的位置。
在本发明的一实施例中，在所述半导体结构中形成沿第一方向的顶部选择栅极切线之后，还包括：形成从所述多个断开区处贯穿所述堆叠结构的虚设沟道孔；以及在所述虚设沟道孔中形成多个虚设沟道结构。
在本发明的一实施例中，在所述半导体结构中形成顶部选择栅极切线之前，还包括：形成贯穿所述堆叠结构的多个虚设沟道结构；其中沿着所述多个虚设沟道结构的排列方向形成顶部选择栅极切线，所述顶部选择栅极切线在所述多个虚设沟道结构处具有所述多个断开区。
在本发明的一实施例中，沿着所述多个虚设沟道结构形成顶部选择栅极切线的步骤包括：沿着所述多个虚设沟道结构的排列方向去除顶部选择栅极层或顶部选择伪栅极层以及绝缘层，形成沟槽；以及在所述沟槽中填充绝缘材料，形成所述顶部选择栅极切线。
在本发明的一实施例中，所述堆叠结构包括堆叠的第一堆栈和第二堆栈，所述第二堆栈位于所述第一堆栈之上，所述顶部选择栅极层位于所述第二堆栈中。
在本发明的一实施例中，形成所述多个虚设沟道结构的步骤包括：在所述第一堆栈的第一虚设沟道孔中填充牺牲层的情况下，形成贯穿所述第二堆栈到达所述牺牲层的第二虚设沟道孔；去除所述牺牲层，且在所述第一虚设沟道孔和第二虚设沟道孔中形成所述虚设沟道结构。
本发明还提出一种三维存储器，包括衬底、堆叠结构、顶部选择栅切线、多个沟道结构以及多个虚设沟道结构。所述衬底定义核心区。所述堆叠结构包括多个栅极层和多个绝缘层，其交替地堆叠在所述核心区上，所述多个栅极层包括顶部选择栅极层。所述顶部选择栅极切线，贯穿所述顶部选择栅极层以将所述核心区分为多个指存储区。所述多个沟道结构布置在所述多个指存储区上并穿过所述堆叠结构。所述多个虚设沟道结构排列布置在所述顶部选择栅极切线下方。其中所述顶部选择栅极切线在所述顶部选择栅极层中具有多个断开区，所述多个断开区的位置对应于所述多个虚设沟道结构的位置。
在本发明的一实施例中，所述堆叠结构包括堆叠的第一堆栈和第二堆栈，所述第二堆栈位于所述第一堆栈之上，所述顶部选择栅极层位于所述第二堆栈中。
在本发明的一实施例中，三维存储器还包括栅线隙，贯穿所述堆叠结构以将所述核心区分为多个块存储区；其中所述顶部选择栅极切线设在每个块存储区中。
在本发明的一实施例中，所述三维存储器是3D NAND存储器。
与现有技术相比，本申请的三维存储器及其制造方法，使用不连续的顶部选择栅切线，且断开区的位置对应于虚设沟道结构的位置。因此本申请形成沟道孔和虚设沟道孔时刻蚀的材料都是叠层，从而显著降低负载效应，改善虚设沟道结构扭曲的问题。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是示例性的三维存储器的核心区布局示意图。
图2A-2E是形成三维存储器的沟道结构和虚设沟道结构的Y方向剖面示意图。
图3是本申请一实施例的三维存储器的核心区布局示意图。
图4是本申请一实施例的三维存储器的制造方法流程图。
图5A-5G是本申请一实施例中的三维存储器的示例性制造过程中的X方向剖面示意图。
图6是本申请另一实施例的三维存储器的制造方法流程图。
图7A-7E是本申请另一实施例中的三维存储器的示例性制造过程中的剖面示意图。
图8是本申请一实施例的用于形成三维存储器的顶部选择栅极切线的光掩模示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
本发明的实施例描述三维存储器及其制造方法，可以改善虚设沟道结构扭曲的问题。
图1是示例性的三维存储器的核心区布局示意图。三维存储器100包括衬底和形成在衬底上的栅极层和绝缘层的堆叠结构。三维存储器100的核心区可包括多个块存储区110(图中示例1个)，各个块存储区110之间以贯穿堆叠结构的栅线隙120隔开。每个块存储区110中可包括多个(图中示例2个)指存储区112，各个指存储区112之间以贯穿顶部选择栅极层的顶部选择栅切线122隔开。
每个指存储区112中布置多个沟道结构113。该沟道结构穿过栅极层和绝缘层来延伸，以便以串联配置方式形成晶体管的叠层，其中栅极层是晶体管的叠层的栅极。该晶体管的叠层形成三维存储器的存储器单元串。该存储器单元串包括例如相对于衬底的主表面在垂直方向上串联地布置的多个存储器单元、串选择晶体管和地选择晶体管。每个存储器单元可以存储数据。
顶部选择栅切线122下方排列布置多个虚设沟道结构114。虚设沟道结构114。在一实施例中，虚设沟道结构114与沟道结构113一起形成，以及因此，虚设沟道结构114等由与沟道结构113相同的材料形成。
图2A-2E是形成三维存储器的沟道结构和虚设沟道结构的Y方向剖面示意图。参考图2A所示，三维存储器包括衬底201和堆叠在衬底上的第一堆栈210和第二堆栈220。第一堆栈210和第二堆栈220各包括交替堆叠的伪栅极层211和绝缘层212，组成堆叠结构。作为伪栅极层211的材料可以是例如氮化硅层。作为绝缘层212的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。伪栅极层211可以在适当时候被替换为栅极层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。在一些实施例中，先形成栅极层而无需在后续的工艺中替换材料。
继续参考图2A所示，在底部的第一堆栈210中已事先形成第一沟道孔213并填充牺牲层214。牺牲层214的材料可以是多晶硅。并且，在第二堆栈220顶部几个栅极层和绝缘层的叠层中形成垂直沿着x方向(参考图1)延伸的沟槽221。沟槽221对着下方的第一虚设沟道孔215。参考图2B所示，在沟槽221中填充绝缘材料，形成顶部选择栅切线222。参考图2C所示，形成贯穿第二堆栈220到达牺牲层214的第二沟道孔223和第二虚设沟道孔225。参考图2D所示，去除牺牲层214，且如图2E，在第一沟道孔213和第二沟道孔223中形成沟道结构216，在第一虚设沟道孔215和第二虚设沟道孔225中形成虚设沟道结构217。在此示例中，虚设沟道结构217与沟道结构216一起形成。
参考图2B-2C所示，形成第二沟道孔223和第二虚设沟道孔225时所需刻蚀的材料是不同的。第二沟道孔223是刻蚀伪栅极层211和绝缘层212的叠层而形成。然而，第二虚设沟道孔225是部分刻蚀顶部选择栅切线222而形成。两种不同材料的刻蚀导致负载效应，从而引起虚设沟道结构217的扭曲。
图3是本申请一实施例的三维存储器的核心区布局示意图。参考图3所示，本实施例的三维存储器300包括衬底和形成在衬底上的栅极层和绝缘层的堆叠结构(图未示，将在后文参考图5G描述)。堆叠结构顶部的一个或多个栅极层为顶部选择栅极层，作为是串选择晶体管的栅极。三维存储器300的核心区可包括多个块存储区310(图中示例1个)，各个块存储区310之间以贯穿堆叠结构的栅线隙320隔开。每个块存储区310中可包括多个(图中示例2个)指存储区312，各个指存储区312之间以贯穿顶部选择栅极层的顶部选择栅切线322隔开。
每个指存储区312中布置多个沟道结构313。该沟道结构穿过前述栅极层和绝缘层来延伸，以便以串联配置方式形成晶体管的叠层，其中栅极层是晶体管的叠层的栅极。该晶体管的叠层形成三维存储器的存储器单元串。每个存储器单元可以存储数据。
顶部选择栅切线322下方排列布置多个虚设沟道结构314。在一实施例中，虚设沟道结构314与沟道结构313一起形成，以及因此，虚设沟道结构314等由与沟道结构313相同的材料形成。在本实施例中，顶部选择栅极切线322在顶部选择栅极层中具有多个断开区G。多个断开区G的位置对应于多个虚设沟道结构314的位置。
使用不连续的顶部选择栅切线322，且断开区的位置对应于虚设沟道结构的位置的优势在于，形成沟道孔和虚设沟道孔时刻蚀的材料都是叠层，从而显著降低负载效应，改善虚设沟道结构扭曲的问题。
图4是本申请一实施例的三维存储器的制造方法流程图。图5A-5G是本申请一实施例中的三维存储器的示例性制造过程中的剖面示意图。下面参考图4-5G描述本申请一实施例的三维存储器的制造方法。
在步骤402，提供半导体结构。
如图5A所示，半导体结构包括衬底501和位于衬底上的包括第一堆栈510和第二堆栈520的堆叠结构。堆叠结构包括交替堆叠的多个伪栅极层511以及多个绝缘层512。伪栅极层511可包括位于第二堆栈的顶部一层或多层的顶部选择伪栅极层511a，还可包括位于第一堆栈的底部的底部选择伪栅极层511b。
该衬底501可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底501还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底501可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。
伪栅极层511以及绝缘层512可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。伪栅极层511以及绝缘层512具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。伪栅极层511以及绝缘层512的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。
各种制造技术(诸如栅极首先制造技术、栅极最后制造技术等)可以用于制造三维存储器。如图5A所示，栅极最后制造技术使用伪栅极层来便于存储器单元的沟道结构的形成，并在沟道结构的形成之后利用存储器单元的栅极代替伪栅极层。为了利用栅极代替伪栅极层，移除伪栅极层并随后形成栅极层。栅极首先制造技术比存储器单元的沟道结构更早地形成存储器单元的栅极。在此制造技术中，作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。
继续参考图5A所示，在底部的第一堆栈510中已事先形成第一虚设沟道孔515并填充牺牲层514。牺牲层514的材料可以是多晶硅。在第一虚设沟道孔515底部分别形成了虚设导电部517。类似地，底部的第一堆栈510中已事先形成第一沟道孔(图未示)并填充牺牲层。
并且，在第二堆栈520顶部几个栅极层和绝缘层的叠层中形成垂直沿着x方向(参考图1)延伸的沟槽521。沟槽521对着下方的第一虚设沟道孔515。
在步骤404，在半导体结构中形成顶部选择栅极切线。
参考图5B所示，在沟槽521中填充绝缘材料。然后如图5C所示，对绝缘材料进行平坦化(例如化学机械研磨)，形成顶部选择栅切线522。绝缘材料例如可以是氧化硅。顶部选择栅极切线522在顶部选择伪栅极层中具有多个断开区S。这些断开区S的位置对应于顶部选择栅极切线522下方的虚设沟道孔515的位置。可以使用如图8所示的光掩模图案来形成顶部选择栅极切线522。
在步骤406，形成贯穿第二堆栈到达牺牲层的第二沟道孔和第二虚设沟道孔。
如图5D所示，在第二堆栈520表面覆盖绝缘层523和硬掩模层524。然后如图5E所示，利用绝缘层523和硬掩模层524进行刻蚀，形成贯穿第二堆栈520到达牺牲层514的第二虚设沟道孔525。类似地，也会形成贯穿第二堆栈520到达牺牲层的第二沟道孔(图未示)。
在步骤408，在各个虚设沟道孔中形成虚设沟道结构。
如图5F所示，去除牺牲层514，且如图5G，在第一虚设沟道孔515和第二虚设沟道孔525中形成虚设沟道结构518。类似地，在第一沟道孔和第二沟道孔中形成沟道结构(图未示)，在此示例中，虚设沟道结构518与沟道结构一起形成。
整体来看，在沟道结构和虚设沟道结构中，沿沟道孔的径向从外向内依次设置的是存储器层和沟道层。存储器层可以包括沿沟道孔的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。垂直沟道结构的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。
在此使用了流程图用来说明根据本发明的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
图6是本申请一实施例的三维存储器的制造方法流程图。图7A-7E是本申请一实施例中的三维存储器的示例性制造过程中的剖面示意图。下面参考图7A-7E描述本申请一实施例的三维存储器的制造方法。
在步骤602，提供半导体结构。
如图7A所示，半导体结构包括衬底701和位于衬底上的包括第一堆栈710和第二堆栈720的堆叠结构。堆叠结构包括交替堆叠的多个伪栅极层711以及多个绝缘层712。伪栅极层711可包括位于第二堆栈的顶部一层或多层的顶部选择伪栅极层711a，还可包括位于第一堆栈的底部的底部选择伪栅极层711b。
该衬底701可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底501还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底501可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。
伪栅极层711以及绝缘层712可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。伪栅极层711以及绝缘层712具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。伪栅极层711以及绝缘层712的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。
各种制造技术(诸如栅极首先制造技术、栅极最后制造技术等)可以用于制造三维存储器。如图7A所示，栅极最后制造技术使用伪栅极层711来便于存储器单元的沟道结构的形成，并在沟道结构的形成之后利用存储器单元的栅极代替伪栅极层711。为了利用栅极代替伪栅极层，移除伪栅极层并随后形成栅极层。栅极首先制造技术比存储器单元的沟道结构更早地形成存储器单元的栅极。在此制造技术中，作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。
继续参考图7A所示，在底部的第一堆栈710中已事先形成第一虚设沟道孔715并填充牺牲层714。牺牲层714的材料可以是多晶硅。在第一虚设沟道孔715底部分别形成了虚设导电部717。类似地，底部的第一堆栈710中已事先形成第一沟道孔(图未示)并填充牺牲层。
在步骤604，形成贯穿堆叠结构的多个虚设沟道结构。
如图7B所示，形成贯穿第二堆栈720到达牺牲层714的第二虚设沟道孔725。类似地，也会形成贯穿第二堆栈720到达牺牲层的第二沟道孔(图未示)。
接着，去除牺牲层714，且如图7C，在第一虚设沟道孔715和第二虚设沟道孔725中形成虚设沟道结构718。类似地，在第一沟道孔和第二沟道孔中形成沟道结构713(参考图7D2)，在此示例中，虚设沟道结构718与沟道结构一起形成。在虚设沟道结构718顶部还形成第二导电部719。
整体来看，在沟道结构和虚设沟道结构中，沿沟道孔的径向从外向内依次设置的是存储器层和沟道层。存储器层可以包括沿沟道孔的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。垂直沟道结构的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。
在步骤606，在半导体结构中形成顶部选择栅极切线。
图7D1是半导体结构沿x方向的剖面图，剖面线经过顶部选择栅极切线所在位置。图7D2是半导体结构沿y方向的剖面图，剖面线与顶部选择栅极切线垂直且经过一个虚设沟道结构。如图7D1和7D2所示，在第二堆栈720顶部几个栅极层和绝缘层的叠层中形成垂直沿着x方向(参考图3)延伸的沟槽721。沟槽721对着下方的虚设沟道结构718。并且，沟槽721在各个虚设沟道结构718处断开。
参考图7E所示，在沟槽721中填充绝缘材料722a，形成顶部选择栅切线722。绝缘材料例如可以是氧化硅。顶部选择栅极切线722在顶部选择伪栅极层中具有多个断开区S。这些断开区S的位置对应于顶部选择栅极切线722下方的虚设沟道结构718的位置。
尽管图7A示出的堆叠结构包括两个堆栈，但是本领域技术人员可以理解，本公开的其他实施例中的堆叠结构包括更少(例如1个)的堆栈，也可包括更多(例如3个)的堆栈。对于1个堆栈的情形，在形成顶部选择栅极切线后，再于顶部选择栅极切线的各断开区形成贯穿的虚设沟道孔。
在本实施例中，形成第二导电部719(通常为多晶硅)后再形成顶部选择栅极切线。此时形成不连续的顶部选择栅极切线722的过程中无需刻蚀多晶硅，从而可解决多晶硅和氧化硅刻蚀率不够的问题。
在此使用了流程图用来说明根据本公开的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
本实施例的其他细节可以参考前文的三维存储器的结构，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
此外，除非权利要求中明确说明，本申请所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本申请流程和方法的顺序。尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价组合。
同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个申请实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (10)
1.一种三维存储器的制造方法，包括以下步骤：
提供半导体结构，所述半导体结构包括衬底和位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的多个栅极层或伪栅极层，以及多个绝缘层，所述多个栅极层或伪栅极层包括顶部选择栅极层或顶部选择伪栅极层；以及
在所述半导体结构中形成顶部选择栅极切线，其中所述顶部选择栅极切线在顶部选择栅极层或顶部选择伪栅极层中具有多个断开区，所述多个断开区的位置对应于所述顶部选择栅极切线下方的虚设沟道结构的位置。
2.如权利要求1所述的方法，其特征在于，在所述半导体结构中形成沿第一方向的顶部选择栅极切线之后，还包括：
形成从所述多个断开区处贯穿所述堆叠结构的虚设沟道孔；以及
在所述虚设沟道孔中形成多个虚设沟道结构。
3.如权利要求1所述的方法，其特征在于，在所述半导体结构中形成顶部选择栅极切线之前，还包括：
形成贯穿所述堆叠结构的多个虚设沟道结构；
其中沿着所述多个虚设沟道结构的排列方向形成顶部选择栅极切线，所述顶部选择栅极切线在所述多个虚设沟道结构处具有所述多个断开区。
4.如权利要求3所述的方法，其特征在于，沿着所述多个虚设沟道结构形成顶部选择栅极切线的步骤包括：
沿着所述多个虚设沟道结构的排列方向去除顶部选择栅极层或顶部选择伪栅极层以及绝缘层，形成沟槽；以及
在所述沟槽中填充绝缘材料，形成所述顶部选择栅极切线。
5.如权利要求1-3任一项所述的方法，其特征在于，所述堆叠结构包括堆叠的第一堆栈和第二堆栈，所述第二堆栈位于所述第一堆栈之上，所述顶部选择栅极层位于所述第二堆栈中。
6.如权利要求5所述的方法，其特征在于，形成所述多个虚设沟道结构的步骤包括：
在所述第一堆栈的第一虚设沟道孔中填充牺牲层的情况下，形成贯穿所述第二堆栈到达所述牺牲层的第二虚设沟道孔；
去除所述牺牲层，且在所述第一虚设沟道孔和第二虚设沟道孔中形成所述虚设沟道结构。
7.一种三维存储器，包括：
衬底，所述衬底定义核心区；
堆叠结构，包括多个栅极层和多个绝缘层，其交替地堆叠在所述核心区上，所述多个栅极层包括顶部选择栅极层；
顶部选择栅极切线，贯穿所述顶部选择栅极层以将所述核心区分为多个指存储区；
多个沟道结构，布置在所述多个指存储区上并穿过所述堆叠结构；以及
多个虚设沟道结构，排列布置在所述顶部选择栅极切线下方；
其中所述顶部选择栅极切线在所述顶部选择栅极层中具有多个断开区，所述多个断开区的位置对应于所述多个虚设沟道结构的位置。
8.如权利要求7所述的三维存储器，其特征在于，所述堆叠结构包括堆叠的第一堆栈和第二堆栈，所述第二堆栈位于所述第一堆栈之上，所述顶部选择栅极层位于所述第二堆栈中。
9.如权利要求7所述的三维存储器，其特征在于，还包括：
栅线隙，贯穿所述堆叠结构以将所述核心区分为多个块存储区；
其中所述顶部选择栅极切线设在每个块存储区中。
10.如权利要求7所述的三维存储器，其特征在于，所述三维存储器是3D NAND存储器。
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Legal Events
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| GR01 | Patent grant | ||
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