CN112992915A - 三维存储器及其制作方法 - Google Patents
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Abstract
本发明提供了一种三维存储器及其制作方法。该方法包括以下步骤：提供衬底，衬底上具有堆叠体；在堆叠体中形成贯穿至衬底并沿第一方向排列的多个沟道孔阵列，并在各沟道孔阵列中的沟道通孔中形成沟道结构；在堆叠体中形成贯穿至衬底的虚拟沟道孔列，各虚拟沟道孔列位于相邻沟道孔阵列之间，且各虚拟沟道孔列中的虚拟沟道孔沿第二方向分布，在各虚拟沟道孔中形成填充部以形成虚拟沟道结构；将堆叠体中的牺牲层置换为控制栅结构，以形成栅极堆叠结构，在栅极堆叠结构中形成贯穿至衬底的多个共源极；在栅极堆叠结构表面形成顶部选择栅切线，顶部选择栅切线贯穿虚拟沟道孔列中各填充部的顶部。上述方法有利于器件存储密度的提升。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种三维存储器及其制作方法。
背景技术
为了不断提高存储器密度容量，并且缩小存储器关键尺寸具有一定物理限制，因此，很多存储器设计与生产厂商改变了传统的2D集成模式，采用三维堆叠技术提高NAND闪存存储器的存储密度。
在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在硅衬底上形成牺牲层和隔离层交替层叠的堆叠体，并对堆叠体刻蚀形成沟道通孔(Channel Hole，CH)，在沟道通孔中形成沟道结构后，在堆叠体中形成栅极隔槽(Gate Line Slit，GLS)，然后去除牺牲层以填充与沟道结构接触的控制栅结构，并在栅极隔槽中形成共源极。
并且，通过设置具有分区的顶部选择栅(Top Selective Gate，TSG)，能够获得对各个指存储区(finger)以及存储串(string)更为精确的控制，并降低存储器功耗，减少RC延迟。目前，通常通过引入顶部选择栅切线(Top Select Gate Cut，TSG Cut)作为隔离结构，对顶部选择栅进行分隔，以获得各个选择栅的分区结构。
目前，通常在相邻两个栅极隔槽之间设置9行沟道，这9行沟道对应于一个顶部选择栅，称为“9孔沟道阵列(9Hole Array Channel Hole)”。在9孔沟道阵列中，通常顶部选择栅极通过1个顶部选择栅切线而被分割为两部分。将9孔沟道阵列增加到更多的孔可以明显减少栅极隔槽的数量，被认为是一种可以提高3D NAND存储密度的方法。
然而，将9孔沟道阵列增加到更多的孔不仅会使栅极隔槽的数量减少，还会使栅极隔槽的间距(pitch)增加，此时若先形成顶部选择栅切线，在形成控制栅结构的步骤中，顶部选择栅切线会影响沉积气体在移除牺牲层后形成的孔道中的扩散，从而影响顶部选择栅切线两侧控制栅结构的形成。因此，需要将顶部选择栅切线的制作步骤移到填充控制栅结构的步骤之后，然而，由于形成控制栅结构的步骤通常包括沉积多层不同种类的材料如高K介质、TiN和W，为了形成顶部选择栅切线，除了隔离层之外还需要对上述各层以及沟道通孔中的多晶硅插塞(Poly Silicon Plug)进行刻蚀，这会导致顶部选择栅切线的制作工艺困难；并且，若在堆叠体中为顶部选择栅切线预留空间，则会存在以下问题：1、形成控制栅结构的工艺气体气流不均，在预留空间会更多，影响控制栅结构的形成；2、形成控制栅结构的工艺气体会腐蚀多晶硅插塞；3、去除牺牲层的工艺中，由于预留区域中具有更多的牺牲层，导致工艺更复杂。上述问题，导致难以进一步增加9孔沟道阵列中孔的数量，从而影响器件存储密度的提升。
发明内容
本发明的主要目的在于提供一种三维存储器及其制作方法，以解决现有技术中三维存储器的存储密度难以进一步提升的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器的制作方法，包括以下步骤：提供衬底，衬底上具有堆叠体，堆叠体包括沿远离衬底的方向交替层叠的多层牺牲层和多层隔离层；在堆叠体中形成贯穿至衬底并沿第一方向排列的多个沟道孔阵列，并在各沟道孔阵列中的沟道通孔中形成沟道结构；在堆叠体中形成贯穿至衬底的虚拟沟道孔列，各虚拟沟道孔列位于相邻沟道孔阵列之间，且各虚拟沟道孔列中的虚拟沟道孔沿第二方向分布，在各虚拟沟道孔中形成填充部以形成虚拟沟道结构；将牺牲层置换为控制栅结构，以形成栅极堆叠结构，在栅极堆叠结构中形成贯穿至衬底的多个共源极，多个沟道孔阵列位于相邻共源极之间；在栅极堆叠结构表面形成顶部选择栅切线，顶部选择栅切线贯穿虚拟沟道孔列中各填充部的顶部。
进一步地，在虚拟沟道孔中填充绝缘材料以形成填充部。
进一步地，虚拟沟道孔中的虚拟沟道结构与沟道通孔中的沟道结构同步形成。
进一步地，各沟道孔阵列包括沿第一方向分布的多个沟道孔列，各沟道孔列中的沟道通孔沿第二方向分布，相邻的各沟道孔列交错设置，且各虚拟沟道孔列与相邻各沟道孔列交错设置。
进一步地，各沟道孔阵列包括沿第一方向分布的多个沟道孔列，各沟道孔列中的沟道通孔沿第二方向分布，各沟道孔列中沟道通孔的数量相同。
进一步地，各沟道孔阵列具有数量相同的沟道通孔。
进一步地，各虚拟沟道孔列中的虚拟沟道孔与各沟道孔列中的沟道通孔数量相同。
根据本发明的另一方面，提供了一种三维存储器，包括：衬底，衬底上具有栅极堆叠结构，栅极堆叠结构包括沿远离衬底的方向交替的多层控制栅结构和多层隔离层，栅极堆叠结构中具有贯穿至衬底并沿第一方向分布的多个沟道孔阵列和虚拟沟道孔列，各虚拟沟道孔列中的虚拟沟道孔沿第二方向分布，且各虚拟沟道孔列位于相邻沟道孔阵列之间；沟道结构，设置于沟道孔阵列中的沟道通孔中；填充部，设置于各虚拟沟道孔中；共源极，设置于栅极堆叠结构中并贯穿至衬底；顶部选择栅切线，贯穿虚拟沟道孔列中各填充部的顶部。
进一步地，在远离衬底的方向上，多层控制栅结构的最外侧具有至少一层顶部选择栅，与顶部选择栅相邻的隔离层为顶部隔离层，顶部选择栅切线贯穿顶部选择栅和顶部隔离层，用于将顶部选择栅分割为多个顶部选择栅分区。
进一步地，形成填充部的材料为绝缘材料。
进一步地，各沟道孔阵列包括沿第一方向分布的多个沟道孔列，各沟道孔列中的沟道通孔沿第二方向分布，相邻的各沟道孔列交错设置，且各虚拟沟道孔列与相邻各沟道孔列交错设置。
进一步地，各沟道孔阵列包括沿第一方向分布的多个沟道孔列，各沟道孔列中的沟道通孔沿第二方向分布，各沟道孔列中沟道通孔的数量相同。
进一步地，各沟道孔阵列具有数量相同的沟道通孔。
进一步地，各虚拟沟道孔列中的虚拟沟道孔与各沟道孔列中的沟道通孔数量相同。
应用本发明的技术方案，提供了一种三维存储器的制作方法，该制作方法中先形成贯穿堆叠体的多个沟道孔阵列，在各沟道孔阵列中的沟道通孔中形成沟道结构，然后形成贯穿堆叠体的虚拟沟道孔列，各虚拟沟道孔列位于相邻沟道孔阵列之间，且各虚拟沟道孔列中的虚拟沟道孔沿第二方向分布，在各虚拟沟道孔中形成填充部，并在置换形成控制栅结构以及形成共源极后，在栅极堆叠结构表面形成顶部选择栅切线，顶部选择栅切线贯穿虚拟沟道孔列中各填充部的顶部，从而通过引入上述具有填充部的虚拟沟道孔列，无需在堆叠体中为顶部选择栅切线预留空间，使制作顶部选择栅切线的工艺环境与现有技术中制作顶部选择栅切线的工艺环境趋于一致，由于控制栅结构的开口并不涉及对沟道结构的刻蚀，而是对填充部的刻蚀，从而将顶部选择栅切线的制作工序移至形成控制栅结构之后，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，从而有利于器件存储密度的提升。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的一种三维存储器的制作方法中，形成贯穿至衬底的多个沟道孔阵列并在各沟道孔阵列中的沟道通孔中形成沟道结构后基体的俯视结构示意图，其中，沟道孔阵列沿第一方向排列，且沟道孔阵列的沟道通孔中形成有沟道结构；
图2示出了在图1所示的基体的局部剖面结构示意图；
图3示出了在图1所示的堆叠体中形成贯穿至衬底的虚拟沟道孔列并在各虚拟沟道孔中形成填充部后基体的俯视结构示意图，其中，各虚拟沟道孔列位于相邻沟道孔阵列之间，且各虚拟沟道孔列中的虚拟沟道孔沿第二方向分布；
图4示出了在图3所示的基体的局部剖面结构示意图；
图5示出了在图3所示的堆叠体中形成贯穿至衬底的栅极隔槽并在栅极隔槽中形成共源极后基体的俯视结构示意图；
图6示出了在图5所示的基体的局部剖面结构示意图，其中，牺牲层置换为控制栅结构以形成栅极堆叠结构，共源极在栅极堆叠结构中形成贯穿至衬底；
图7示出了减薄图6所示的填充部以及虚拟沟道孔列中间隔各虚拟沟道孔的栅极堆叠结构以形成顶部选择栅开口后基体的俯视结构示意图；
图8示出了在图7所示的基体的局部剖面结构示意图；
图9示出了在图8所示的顶部选择栅开口中形成顶部选择栅切线后基体的局部剖面结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、堆叠体；210、牺牲层；220、隔离层；230、控制栅结构；30、沟道孔阵列；301、沟道通孔；310、沟道结构；311、功能层；312、沟道层；313、介电填充层；40、虚拟沟道孔列；401、虚拟沟道孔；410、填充部；50、共源极；60、顶部选择栅切线；601、顶部选择栅开口。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中三维存储器存在存储密度难以进一步提升的问题。本发明的发明人针对上述问题进行研究，提出了一种三维存储器的制作方法，包括以下步骤：提供衬底，衬底上具有堆叠体，堆叠体包括沿远离衬底的方向交替层叠的多层牺牲层和多层隔离层；在堆叠体中形成贯穿至衬底并沿第一方向排列的多个沟道孔阵列，在各沟道孔阵列中的沟道通孔中形成沟道结构；在堆叠体中形成贯穿至衬底的虚拟沟道孔列，各虚拟沟道孔列位于相邻沟道孔阵列之间，且各虚拟沟道孔列中的虚拟沟道孔沿第二方向分布，在各虚拟沟道孔中形成填充部以形成虚拟沟道结构；将牺牲层置换为控制栅结构，以形成栅极堆叠结构，在栅极堆叠结构中形成贯穿至衬底的多个共源极，多个沟道孔阵列位于相邻共源极之间；在栅极堆叠结构表面形成顶部选择栅切线，顶部选择栅切线贯穿虚拟沟道孔列中各填充部的顶部。
上述制作方法中通过引入上述具有填充部的虚拟沟道孔列，无需在堆叠体中为顶部选择栅切线预留空间，使制作顶部选择栅切线的工艺环境与现有技术中制作顶部选择栅切线的工艺环境趋于一致，由于控制栅结构的开口并不涉及对沟道结构的刻蚀，而是对填充部的刻蚀，从而将顶部选择栅切线的制作工序移至形成控制栅结构之后，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，从而有利于器件存储密度的提升。
下面将结合附图更详细地描述根据本发明提供的三维存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供衬底10，该衬底10上具有堆叠体20，上述堆叠体20包括沿远离衬底10的方向交替层叠的多层牺牲层210和多层隔离层220，并在堆叠体20中形成贯穿至衬底10并沿第一方向排列的多个沟道孔阵列30，在各沟道孔阵列30中的沟道通孔301中形成沟道结构310，如图1和图2所示。需要注意的是，堆叠体20中的相邻沟道孔阵列30之间需要留有一定距离，用于形成虚拟沟道孔列40。
上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
上述牺牲层210和上述隔离层220可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述牺牲层210和上述隔离层220的层数，上述隔离层220可以为SiO2，上述牺牲层210可以为SiN，但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述牺牲层210和上述隔离层220的种类进行合理选取。
上述在各沟道孔阵列30中的沟道通孔301中形成沟道结构310的步骤可以包括：在所述沟道孔底部形成外延层；在沟道通孔301的侧壁上顺序沉积形成功能层311和沟道层312，沟道层312贯穿功能层311并与外延层相接触。在沟道通孔301中形成介电填充层313，介电填充层313位于沟道层312远离功能层311的一侧，得到贯穿至衬底的沟道结构310，如图2所示。在其他实施例中，也可以不包括外延层，所述沟道层贯穿所述功能层与所述衬底相接触。
在一种优选的实施方式中，形成上述功能层311的步骤包括：在沟道通孔301的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层和隧穿层。
本领域技术人员可以根据现有技术对上述功能层311、沟道层312以及介电填充层313的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电子捕获层的材料可以为SiN，隧穿层和介电填充层313的材料可以为SiO2，沟道层312的材料可以为多晶硅。本领域技术人员可以采用现有技术中常规的沉积工艺形成上述沟道结构310，在此不再赘述。
在形成上述沟道孔阵列30并在各沟道孔阵列30中的沟道通孔301中形成沟道结构310之后，在堆叠体20中形成贯穿至衬底10的虚拟沟道孔列40，各虚拟沟道孔列40位于相邻沟道孔阵列30之间，且各虚拟沟道孔列40中的虚拟沟道孔401沿第二方向分布，在各虚拟沟道孔401中形成填充部410以形成虚拟沟道结构，如图3和图4所示。
各沟道孔阵列30包括沿第一方向分布的多个沟道孔列，各沟道孔列中的沟道通孔301沿第二方向分布。
在一种优选的实施方式中，相邻的各沟道孔列交错设置，且各虚拟沟道孔列40与相邻各沟道孔列交错设置，如图3所示。
在一种优选的实施方式中，各沟道孔列中沟道通孔301的数量相同。更为优选地，各沟道孔阵列30具有数量相同的沟道通孔301；并且，更为优选地，各虚拟沟道孔列40中的虚拟沟道孔401与各沟道孔列中的沟道通孔301数量相同，如图3所示。
在各虚拟沟道孔401中形成虚拟沟道结构的步骤中，可以在虚拟沟道孔401中沉积现有技术中常规的绝缘氧化物，以形成上述填充部410，如二氧化硅。
在一些实施例中，为了节省步骤，同步形成上述沟道结构310和上述虚拟沟道结构，以使虚拟沟道结构与沟道结构310材料相同。
在形成上述虚拟沟道孔列40并在各虚拟沟道孔401中形成填充部410的步骤之后，将牺牲层210置换为控制栅结构230，以形成栅极堆叠结构，在栅极堆叠结构中形成贯穿至衬底10的多个共源极50，多个沟道孔阵列30位于相邻共源极50之间，如图5和图6所示。
由于前面步骤中引入了具有填充部410的虚拟沟道孔列40，使制作顶部选择栅切线60的工艺环境与现有技术中制作顶部选择栅切线60的工艺环境趋于一致，降低了工艺困难，从而相比于现有技术中相邻共源极50之间的9孔沟道阵列，能够增加相邻共源极50之间沟道孔的数量。
在一种优选的实施方式中，形成上述控制栅结构230和上述共源极50的步骤包括：在堆叠体20中形成贯穿至衬底10的栅极隔槽，以使牺牲层210能够具有裸露的端面，多个沟道孔阵列30位于相邻栅极隔槽之间；然后从上述裸露端面开始采用刻蚀液对牺牲层210进行湿法刻蚀，以去除牺牲层210，并在对应牺牲层210的位置形成控制栅结构230；在栅极隔槽中形成共源极50。
在上述优选的实施方式中，通过去除牺牲层210，能够在去除牺牲层210的位置形成由横向延伸的沟道，然后以上述沟道作为沉积通道沉积栅极材料，以得到栅极层，上述沉积工艺可以为原子层沉积(ALD)；形成上述栅极材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。
上述控制栅结构230还可以包括高K介质层，在形成上述栅极层之前，可以先在沟道表面覆盖高K介质层。上述K介质层和上述栅极层共同构成控制栅结构230。
在形成上述栅极堆叠结构和共源极50之后，在栅极堆叠结构表面形成顶部选择栅切线60，顶部选择栅切线60贯穿虚拟沟道孔列40中各填充部410的顶部，如图7至图9所示。
在一种优选的实施方式中，形成上述顶部选择栅切线60的步骤包括：减薄填充部410以及虚拟沟道孔列40中间隔各虚拟沟道孔401的栅极堆叠结构，以形成顶部选择栅开口601；在顶部选择栅开口601中形成顶部选择栅切线60，如图8所示。
形成上述顶部选择栅开口601的步骤可以包括：在堆叠体20上覆盖光刻胶，并将光刻胶图形化，以去除位于虚拟沟道孔列40上方的光刻胶，同时去除位于虚拟沟道孔列40中相邻虚拟沟道孔401之间的堆叠体20上方的光刻胶；以剩余的光刻胶为掩膜对堆叠体20进行刻蚀，以形成顶部选择栅开口601，并去除剩余的光刻胶。
根据本发明的另一方面，还提供了一种三维存储器，如图9所示，包括衬底10、沟道结构310、填充部410、共源极50和顶部选择栅切线60，衬底10上具有栅极堆叠结构，栅极堆叠结构包括沿远离衬底10的方向交替的多层控制栅结构230和多层隔离层220，栅极堆叠结构中具有贯穿至衬底10并沿第一方向分布的多个沟道孔阵列30和虚拟沟道孔列40，各虚拟沟道孔列40中的虚拟沟道孔401沿第二方向分布，且各虚拟沟道孔列40位于相邻沟道孔阵列30之间；沟道结构310设置于沟道孔阵列30中的沟道通孔301中；填充部410设置于各虚拟沟道孔401中；共源极50设置于栅极堆叠结构中并贯穿至衬底10；顶部选择栅切线60贯穿虚拟沟道孔列40中各填充部410的顶部。
在本发明的上述三维存储器中，优选地，在远离衬底10的方向上，多层控制栅结构230的最外侧具有至少一层顶部选择栅，与顶部选择栅相邻的隔离层220为顶部隔离层220，顶部选择栅切线60贯穿顶部选择栅和顶部隔离层220，用于将顶部选择栅分割为多个顶部选择栅分区。
在本发明的上述三维存储器中，各沟道孔阵列30包括沿第一方向分布的多个沟道孔列，各沟道孔列中的沟道通孔301沿第二方向分布。
在一种优选的实施方式中，相邻的各沟道孔列交错设置，且各虚拟沟道孔列40与相邻各沟道孔列交错设置，如图3所示。
在一种优选的实施方式中，各沟道孔列中沟道通孔301的数量相同。更为优选地，各沟道孔阵列30具有数量相同的沟道通孔301。并且，更为优选地，各虚拟沟道孔列40中的虚拟沟道孔401与各沟道孔列中的沟道通孔301数量相同，如图3所示。
在本发明的上述三维存储器中，填充部410可以通过在虚拟沟道孔401中沉积现有技术中常规的绝缘氧化物形成，如二氧化硅。
在本发明的上述三维存储器中，衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
在本发明的上述三维存储器中，沟道结构310可以包括顺序形成于沟道通孔301的侧壁上的功能层311和沟道层312，沟道层312位于功能层311远离沟道通孔301侧壁的一侧。
上述沟道结构310还可以包括填充于沟道通孔301中的介电填充层313，介电填充层313位于沟道层312远离功能层311的一侧。
在一种优选的实施方式中，上述功能层311包括在沟道通孔301的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层和隧穿层。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
通过引入上述具有填充部的虚拟沟道孔列，无需在堆叠体中为顶部选择栅切线预留空间，使制作顶部选择栅切线的工艺环境与现有技术中制作顶部选择栅切线的工艺环境趋于一致，由于控制栅结构的开口并不涉及对沟道结构的刻蚀，而是对填充部的刻蚀，从而将顶部选择栅切线的制作工序移至形成控制栅结构之后，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，从而有利于器件存储密度的提升。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (14)
1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
提供衬底，所述衬底上具有堆叠体，所述堆叠体包括沿远离所述衬底的方向交替层叠的多层牺牲层和多层隔离层；
在所述堆叠体中形成贯穿至所述衬底并沿第一方向排列的多个沟道孔阵列，并在各所述沟道孔阵列中的沟道通孔中形成沟道结构；
在所述堆叠体中形成贯穿至所述衬底的虚拟沟道孔列，各所述虚拟沟道孔列位于相邻所述沟道孔阵列之间，且各所述虚拟沟道孔列中的虚拟沟道孔沿第二方向分布，在各所述虚拟沟道孔中形成填充部以形成虚拟沟道结构；
将所述牺牲层置换为控制栅结构，以形成栅极堆叠结构，在所述栅极堆叠结构中形成贯穿至所述衬底的多个共源极，多个所述沟道孔阵列位于相邻所述共源极之间；
在所述栅极堆叠结构表面形成顶部选择栅切线，所述顶部选择栅切线贯穿所述虚拟沟道孔列中各所述填充部的顶部。
2.根据权利要求1所述的制作方法，其特征在于，在所述虚拟沟道孔中填充绝缘材料以形成所述填充部。
3.根据权利要求1所述的制作方法，其特征在于，所述虚拟沟道孔中的所述虚拟沟道结构与所述沟道通孔中的沟道结构同步形成。
4.根据权利要求1至3中任一项所述的制作方法，其特征在于，各所述沟道孔阵列包括沿所述第一方向分布的多个沟道孔列，各所述沟道孔列中的所述沟道通孔沿所述第二方向分布，相邻的各所述沟道孔列交错设置，且各所述虚拟沟道孔列与相邻各所述沟道孔列交错设置。
5.根据权利要求1至3中任一项所述的制作方法，其特征在于，各所述沟道孔阵列包括沿所述第一方向分布的多个沟道孔列，各所述沟道孔列中的所述沟道通孔沿所述第二方向分布，各所述沟道孔列中所述沟道通孔的数量相同。
6.根据权利要求5所述的制作方法，其特征在于，各所述沟道孔阵列具有数量相同的所述沟道通孔。
7.根据权利要求5所述的制作方法，其特征在于，各所述虚拟沟道孔列中的所述虚拟沟道孔与各所述沟道孔列中的所述沟道通孔数量相同。
8.一种三维存储器，其特征在于，包括：
衬底，所述衬底上具有栅极堆叠结构，所述栅极堆叠结构包括沿远离所述衬底的方向交替的多层控制栅结构和多层隔离层，所述栅极堆叠结构中具有贯穿至所述衬底并沿第一方向分布的多个沟道孔阵列和虚拟沟道孔列，各所述虚拟沟道孔列中的虚拟沟道孔沿第二方向分布，且各所述虚拟沟道孔列位于相邻所述沟道孔阵列之间；
沟道结构，设置于所述沟道孔阵列中的沟道通孔中；
填充部，设置于各所述虚拟沟道孔中；
共源极，设置于所述栅极堆叠结构中并贯穿至所述衬底；
顶部选择栅切线，贯穿所述虚拟沟道孔列中各所述填充部的顶部。
9.根据权利要求8所述的三维存储器，其特征在于，在远离所述衬底的方向上，多层所述控制栅结构的最外侧具有至少一层顶部选择栅，与所述顶部选择栅相邻的所述隔离层为顶部隔离层，所述顶部选择栅切线贯穿所述顶部选择栅和所述顶部隔离层，用于将所述顶部选择栅分割为多个顶部选择栅分区。
10.根据权利要求8所述的三维存储器，其特征在于，形成所述填充部的材料为绝缘材料。
11.根据权利要求8至10中任一项所述的三维存储器，其特征在于，各所述沟道孔阵列包括沿所述第一方向分布的多个沟道孔列，各所述沟道孔列中的所述沟道通孔沿所述第二方向分布，相邻的各所述沟道孔列交错设置，且各所述虚拟沟道孔列与相邻各所述沟道孔列交错设置。
12.根据权利要求8至10中任一项所述的三维存储器，其特征在于，各所述沟道孔阵列包括沿所述第一方向分布的多个沟道孔列，各所述沟道孔列中的所述沟道通孔沿所述第二方向分布，各所述沟道孔列中所述沟道通孔的数量相同。
13.根据权利要求12所述的三维存储器，其特征在于，各所述沟道孔阵列具有数量相同的所述沟道通孔。
14.根据权利要求12所述的三维存储器，其特征在于，各所述虚拟沟道孔列中的所述虚拟沟道孔与各所述沟道孔列中的所述沟道通孔数量相同。
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| US20200411547A1 (en) * | 2017-08-28 | 2020-12-31 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabricating methods thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170084532A1 (en) * | 2015-09-23 | 2017-03-23 | Yong-Hoon Son | Vertical memory devices and methods of manufacturing the same |
| US20200411547A1 (en) * | 2017-08-28 | 2020-12-31 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabricating methods thereof |
| CN111279465A (zh) * | 2020-01-21 | 2020-06-12 | 长江存储科技有限责任公司 | 三维nand存储器件及形成其的方法 |
| CN111968988A (zh) * | 2020-08-28 | 2020-11-20 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN112259543A (zh) * | 2020-10-13 | 2021-01-22 | 长江存储科技有限责任公司 | 一种三维存储器件及其制造方法 |
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