KR20210082275A - 스플릿 메모리 셀들을 포함하는 3차원 메모리 디바이스 및 그 형성 방법 - Google Patents

스플릿 메모리 셀들을 포함하는 3차원 메모리 디바이스 및 그 형성 방법 Download PDF

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Abstract

3차원 메모리 디바이스는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택들을 포함한다. 교번하는 스택들의 각각은 제1 수평 방향을 따라 측방향으로 연장되고 교번하는 스택들의 이웃하는 쌍들은 메모리 개구들 및 유전체 필라 구조체들의 측방향으로 교번하는 시퀀스들에 의해 수평 방향을 따라 측방향으로 이격된다. 메모리 개구들의 각각은 유전체 코어, 제1 수직 반도체 채널, 제2 수직 반도체 채널, 제1 메모리 필름, 및 제2 메모리 필름을 포함하는 각자의 메모리 개구 충전 구조체를 포함한다. 유전체 코어는 측방향으로 교번하는 시퀀스들의 유전체 필라 구조체들 중에서 한 쌍의 유전체 필라 구조체들과 컨택한다.

Description

스플릿 메모리 셀들을 포함하는 3차원 메모리 디바이스 및 그 형성 방법
관련 출원
본 출원은 2019년 12월 9일자로 출원된 미국 정규 특허 출원 제16/707,541호의 우선권의 이익을 주장하며, 그의 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 구체적으로 스플릿 메모리 셀들을 포함하는 3차원 메모리 디바이스 및 이를 형성하는 방법에 관한 것이다.
최근, 때때로 Bit Cost Scalable(BiCS) 아키텍처로 지칭되는 3차원(3D) 적층 메모리 스택 구조체를 이용하는 초고밀도 저장 디바이스들이 제안되었다. 예를 들어, 3D NAND 적층 메모리 디바이스는 교번하는 전도성 층들 및 유전체 층들의 어레이로부터 형성될 수 있다. 많은 메모리 층들을 동시에 한정하기 위하여 층들을 통해 스루-스택 개구가 형성된다. 이어서 스루-스택 개구를 적절한 재료들로 충전함으로써 NAND 스트링이 형성된다.
본 개시내용의 양태에 따라, 3차원 메모리 디바이스가 제공되며, 이는: 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택들 - 교번하는 스택들의 각각은 제1 수평 방향을 따라 측방향으로 연장되고 교번하는 스택들의 이웃하는 쌍들은 메모리 개구들 및 유전체 필라 구조체들의 측방향으로 교번하는 시퀀스들에 의해 제2 수평 방향을 따라 측방향으로 이격됨 -을 포함하고, 여기서: 메모리 개구들의 각각은 유전체 코어, 유전체 코어의 측벽의 제1 세그먼트 상에 위치된 제1 수직 반도체 채널, 유전체 코어의 측벽의 제2 세그먼트 상에 위치되고 제1 수직 반도체 채널로부터 물리적으로 분리된 제2 수직 반도체 채널, 제1 수직 반도체 채널과 컨택하는 제1 메모리 필름, 및 제2 수직 반도체 채널과 컨택하는 제2 메모리 필름을 포함하는 각자의 메모리 개구 충전 구조체를 포함하고; 유전체 코어는 측방향으로 교번하는 시퀀스들의 유전체 필라 구조체들 중에서 한 쌍의 유전체 필라 구조체들과 컨택한다.
본 개시내용의 다른 양태에 따라, 3차원 메모리 디바이스를 형성하는 방법이 제공되고, 이는: 기판 위에 연속적인 절연 층들 및 연속적인 스페이서 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계; 수직으로 교번하는 시퀀스를 통해 희생 필라 구조체들 및 메모리 개구들의 측방향으로 교번하는 시퀀스들을 형성하는 단계 - 측방향으로 교번하는 시퀀스들의 각각은 제1 수평 방향을 따라 연장되고, 수직으로 교번하는 시퀀스는 희생 필라 구조체들 및 메모리 개구들의 측방향으로 교번하는 시퀀스들에 의해 절연 층들 및 스페이서 재료 층들의 교번하는 스택들로 분할됨 -; 메모리 개구들 내에 인-프로세스 메모리 개구 충전 구조체들을 형성하는 단계 - 인-프로세스 메모리 개구 충전 구조체들의 각각은 인-프로세스 메모리 필름 및 인-프로세스 수직 반도체 채널을 포함함 -; 인-프로세스 메모리 개구 충전 구조체들에 대해 선택적으로 희생 필라 구조체들을 제거하는 단계; 인-프로세스 메모리 필름들의 각각을 제1 메모리 필름 및 제2 메모리 필름의 각자의 쌍으로 분할하는 단계; 및 인-프로세스 수직 반도체 채널들의 각각을 제1 수직 반도체 채널 및 제2 수직 반도체 채널의 각자의 쌍으로 분할하는 단계를 포함한다.
도 1은 본 개시내용의 제1 실시예에 따른 반도체 기판 상의 전계 효과 트랜지스터들의 형성 후의 제1 예시적인 구조체의 수직 단면이다.
도 2는 본 개시내용의 제1 실시예에 따른 연속적인 절연 층들 및 연속적인 스페이서 재료 층들의 수직으로 교번하는 시퀀스의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
연속적인 스페이서 재료 층들은 희생 재료를 포함한다.
도 3은 본 개시내용의 제1 실시예에 따른, 단차형 테라스들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른 교번하는 스택을 통해 각자의 에칭 중지 희생 라이너 및 각자의 희생 충전 재료 레일을 포함하는 인-프로세스 희생 충전 구조체들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 4a의 수직 단면도의 평면에 대응한다.
도 5a는 본 개시내용의 제1 실시예에 따른 인-프로세스 희생 충전 구조체들을 통한 메모리 개구들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 5b는 도 5a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 5a의 수직 단면도의 평면에 대응한다.
도 6a 내지 도 6g는 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조체 내의 인-프로세스 메모리 개구 충전 구조체 및 희생 필라 구조체들의 형성 동안 메모리 개구의 순차적인 수직 단면도이다.
도 7a는 본 개시내용의 제1 실시예에 따른 인-프로세스 메모리 개구 충전 구조체들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 7b는 도 7a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 7a의 수직 단면도의 평면에 대응한다.
도 7c는 도 7b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 8a는 본 개시내용의 제1 실시예에 따른 에칭 중지 희생 라이너들에 대해 선택적인 희생 충전 재료 부분들의 제거 후의 제1 예시적인 구조체의 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 8a의 수직 단면도의 평면에 대응한다.
도 8c는 도 8b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 9a는 본 개시내용의 제1 실시예에 따른 인-프로세스 메모리 필름들의 물리적으로 노출된 부분들을 에칭하는 제1 등방성 에칭 공정 및 인-프로세스 수직 반도체 채널들의 물리적으로 노출된 부분들을 에칭하는 제2 등방성 에칭 공정 후의 제1 예시적인 구조체의 수직 단면도이다.
도 9b는 도 9a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 9a의 수직 단면도의 평면에 대응한다.
도 9c는 도 9b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 9d는 본 개시내용의 제1 실시예에 따른 도 9a 내지 도 9c의 공정 단계들 후의 메모리 개구 내의 메모리 개구 충전 구조체의 수평 단면도이다.
도 10a는 본 개시내용의 제1 실시예에 따른 에칭 중지 희생 라이너들의 제거 및 후면 리세스들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 10b는 도 10a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 10a의 수직 단면도의 평면에 대응한다.
도 10c는 도 10b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 11a는 본 개시내용의 제1 실시예에 따른 전기 전도성 층들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 11b는 도 11a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 11a의 수직 단면도의 평면에 대응한다.
도 11c는 도 11b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 12a는 본 개시내용의 제1 실시예에 따른 유전체 필라 구조체들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 12b는 도 12a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 12a의 수직 단면도의 평면에 대응한다. 도 12c는 도 12b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 12d는 본 개시내용의 제1 실시예에 따른 도 12a 내지 도 12c의 공정 단계들 후의 메모리 개구 내의 메모리 개구 충전 구조체의 수평 단면도이다.
도 12e 및 도 12f는 본 개시내용의 제1 실시예의 대안적인 양태에 따른 도 12a 내지 도 12c의 공정 단계들 후의 메모리 개구 내의 대안적인 메모리 개구 충전 구조체의 각각의 수평 및 수직 단면도들이다.
도 13a는 본 개시내용의 제1 실시예에 따른 컨택 비아 구조체들 및 금속 라인들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 13b는 도 13a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 13a의 수직 단면도의 평면에 대응한다.
도 13c는 도 13b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 14a는 본 개시내용의 제2 실시예에 따른 교번하는 스택을 통해 각자의 에칭 중지 희생 라이너 및 각자의 희생 충전 재료 부분을 포함하는 인-프로세스 희생 충전 구조체들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 14b는 도 13a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 13a의 수직 단면도의 평면에 대응한다.
도 14c는 도 14b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 15a는 본 개시내용의 제2 실시예에 따른 인-프로세스 희생 충전 구조체들을 통한 메모리 개구들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 15b는 도 15a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 15a의 수직 단면도의 평면에 대응한다.
도 15c는 도 15b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 16a는 본 개시내용의 제2 실시예에 따른 인-프로세스 메모리 개구 충전 구조체들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 16b는 도 16a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 16a의 수직 단면도의 평면에 대응한다.
도 16c는 도 16b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 17a는 본 개시내용의 제2 실시예에 따른 에칭 중지 희생 라이너들에 대해 선택적인 희생 충전 재료 부분들의 제거 후의 제2 예시적인 구조체의 수직 단면도이다.
도 17b는 도 17a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 17a의 수직 단면도의 평면에 대응한다.
도 17c는 도 17b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 18a는 본 개시내용의 제2 실시예에 따른 메모리 필름들의 물리적으로 노출된 부분들을 에칭하는 제1 등방성 에칭 공정 및 인-프로세스 수직 반도체 채널들의 물리적으로 노출된 부분들을 에칭하는 제2 등방성 에칭 공정 후의 제2 예시적인 구조체의 수직 단면도이다.
도 18b는 도 18a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 18a의 수직 단면도의 평면에 대응한다.
도 18c는 도 18b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 18d는 본 개시내용의 제2 실시예에 따른 도 18a 내지 도 18c의 공정 단계들 후의 메모리 개구 내의 메모리 개구 충전 구조체의 수평 단면도이다.
도 19a는 본 개시내용의 제2 실시예에 따른 에칭 중지 희생 라이너들의 제거 후의 제2 예시적인 구조체의 수직 단면도이다.
도 19b는 도 19a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 19a의 수직 단면도의 평면에 대응한다.
도 19c는 도 19b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 20은 본 개시내용의 제2 실시예에 따른 에칭 중지 희생 라이너들의 제거 및 후면 리세스들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 21은 본 개시내용의 제2 실시예에 따른 전기 전도성 층들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 22a는 본 개시내용의 제2 실시예에 따른 유전체 필라 구조체들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 22b는 도 22a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 22a의 수직 단면도의 평면에 대응한다.
도 22c는 도 22b의 수직 평면 C - C'를 따른 수직 단면도이다.
도 22d는 본 개시내용의 제2 실시예에 따른 도 22a 내지 도 22c의 공정 단계들 후의 메모리 개구 내의 메모리 개구 충전 구조체의 수평 단면도이다.
도 23a는 본 개시내용의 제2 실시예에 따른 구조체들 및 금속 라인들을 통한 컨택의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 23b는 도 23a의 제2 예시적인 구조체의 평면도이다. 수직 평면 A - A'는 도 23a의 수직 단면도의 평면에 대응한다.
도 23c는 도 23b의 수직 평면 C - C'를 따른 수직 단면도이다.
위에 논의된 바와 같이, 본 개시내용의 실시예들은 스플릿 메모리 셀들을 포함하는 3차원 메모리 디바이스 및 이의 형성 방법에 관한 것으로, 이들의 다양한 양태들이 아래 설명된다. 본 개시내용의 실시예들은 메모리 필름 및 반도체 채널을 포함하는 메모리 개구 충전 구조체들 사이의 에칭 중지 라이너 및 희생 충전 재료로 충전되는 트렌치들 또는 개구들을 제공한다. 희생 충전 재료는 선택적으로 에칭되어 리세스들을 형성할 수 있고, 리세스들 안으로 선택적 에칭제를 제공함으로써 메모리 개구 충전 구조체들은 스플릿 메모리 셀들로 측방향으로 분리될 수 있다. 에칭 중지 라이너들은 메모리 셀 에칭 단계 동안 메모리 개구 충전 구조체들이 연장되는 교번하는 스택의 에칭을 방지한다. 이 공정은 처리 비용을 감소시키고 공정 단계들을 단순화하는데, 그 이유는 메모리 셀들이 단순하고, 선택적인 습식 에칭에 의해 분리되기 때문이다. 본 개시내용의 실시예들은 다중레벨 메모리 구조체를 포함하는 다양한 구조체들을 형성하기 위해 채용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "컨택"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용된 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 구성된 전도성 경로가 존재하는 경우, 제1 요소가 제2 요소에 "전기적으로 연결"된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조체 또는 "인-프로세스" 구조체는, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조체를 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상부 표면과 저부 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에 사용된 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직 평면이 존재하는 경우, 제1 표면 및 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어난 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직 평면은 수직 방향 또는 실질적으로 수직 방향을 따라 곧고, 수직 방향 또는 실질적으로 수직 방향에 수직인 방향을 따른 곡률을 포함하거나, 또는 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 기판에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩") 또는, 예를 들어, 플립-칩 본딩 또는 다른 칩-투-칩 본딩에 의해 서로 본딩되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 통상적으로, 다수의 다이들을 구비한 패키지 또는 칩은 그 내부에 다수의 평면들의 총수만큼 많은 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한이 있을 수 있다. 다이가 메모리 다이, 즉, 메모리 소자들을 포함한 다이인 경우, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들은 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이는 프로그래밍에 선택될 수 있는 가장 작은 단위들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 단위이다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조체를 제조하기 위해 채용될 수 있는, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조체가 도시되어 있다. 예시적인 구조체는 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조체(720)는, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 침착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패터닝되어 적어도 하나의 게이트 구조체(750, 752, 754, 758)를 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 침착시키고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조체(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조체(750, 752, 754, 758)를 마스킹 구조체들로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)는 옵션적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 침착될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상부 표면은 유전체 라이너들(761, 762)의 상부 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상부 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 예를 들어 선택적 에피택시에 의해, 단결정 반도체 재료의 침착에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상부 표면 상에 형성될 수 있다. 침착된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일할 수 있거나, 상이할 수 있다. 침착된 반도체 재료는 전술된 바와 같이 기판 반도체 층(9)에 채용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조체와 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상부 표면 위에 위치된 침착된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상부 표면과 동일 평면 상에 있는 상부 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 계단 영역(staircase region)(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(스페이서 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상부 표면 위에 형성된다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조체를 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 수직으로 교번하는 시퀀스(32, 42)로 지칭된다. 일 실시예에서, 수직으로 교번하는 시퀀스(32, 42)는 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와는 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 높은 유전상수(high-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패턴화되어, 희생 재료 층들(42)의 대체에 의해 후속으로 형성될 전도성 재료 부분들이 후속으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 두께 및 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 통상적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복수가 또한 채용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 수직으로 교번하는 시퀀스(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 발명은, 스페이서 재료 층들(42)이 후속으로 전기 전도성 층들로 대체되는 희생 재료 층들인 실시예를 채용하여 기술되지만, 스페이서 재료 층들이 전기 전도성 층들(예컨대, 금속, 금속 합금 및/또는 고농도로 도핑된 폴리실리콘 워드 라인들)로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 희생 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
옵션적으로, 절연 캡 층(70)이 수직으로 교번하는 시퀀스(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 침착될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 단차형 표면들은 수직으로 교번하는 시퀀스(32, 42)의 주변 영역에 형성되고, 이는 본 명세서에서 테라스 영역으로 지칭된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 수직으로 교번하는 시퀀스(32, 42)의 일부분들이 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
테라스 영역은 계단 영역(300)에 형성되고, 이는 메모리 어레이 영역(100)과 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200) 사이에 위치된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조체의 "레벨"은 구조체 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
수직으로 교번하는 시퀀스(32, 42) 내의 최상부 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역에서 수직으로 교번하는 시퀀스(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 더 멀리 측방향으로 연장된다. 테라스 영역은 수직으로 교번하는 시퀀스(32, 42) 내의 최저부 층으로부터 수직으로 교번하는 시퀀스(32, 42) 내의 최상부 층까지 연속적으로 연장되는 수직으로 교번하는 시퀀스(32, 42)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층의 하나 이상의 쌍들의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층(42)의 단일 쌍의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼들"은 각각의 수직 단차부가 절연 층(32) 및 희생 재료 층(42)의 복수의 쌍들의 높이를 갖도록, 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은 희생 재료 층들(42)의 각각이 계단들의 각자의 컬럼 내에 물리적으로 노출된 상부 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 후속적으로 형성될 메모리 스택 구조체들의 각각의 블록에 대하여 계단들의 2개의 컬럼들이 형성되어, 계단들의 하나의 컬럼이 홀수의 희생 재료 층들(42)(저부로부터 계수됨)에 대하여 물리적으로 노출된 상부 표면들을 제공하고 계단들의 다른 컬럼은 짝수의 희생 재료 층들(저부로부터 계수됨)에 대하여 물리적으로 노출된 상부 표면들을 제공하도록 한다. 희생 재료 층들(42)의 물리적으로 노출된 표면들 중에서 수직 오프셋들의 각자의 세트를 구비한 계단들의 3개, 4개, 또는 그 이상의 컬럼들을 채용하는 구성들이 또한 채용될 수 있다. 각각의 희생 재료 층(42)은 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행(overhang)을 갖지 않도록, 적어도 한 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42)보다 더 큰 측방향 연장부를 갖는다. 일 실시예에서, 계단의 각각의 컬럼들 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단 영역(300) 사이의 경계에 수직할 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 침착에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 침착된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
도 4a 및 도 4b를 참조하면, 라인 트렌치들은, 예를 들어, 수직으로 교번하는 시퀀스(32, 42) 위에 포토레지스트 층(미도시)을 도포 및 패터닝하고, 이방성 에칭 공정을 이용하여 절연 캡 층(70) 및 수직으로 교번하는 시퀀스(32, 42)를 통해 포토레지스트 층 내의 패턴을 전사함으로써 절연 캡 층(70) 및 수직으로 교번하는 시퀀스(32, 42)를 통해 형성될 수 있다. 이방성 에칭 공정은 중지 구조체로서 반도체 재료 층(10)을 채용할 수 있다. 예를 들어, 이방성 에칭 공정의 에칭 화학작용은 수직으로 교번하는 시퀀스(32, 42)의 제1 재료 및 제2 재료를 에칭하도록 선택될 수 있고, 반도체 재료 층(10)의 재료에 대해 선택적일 수 있다. 각각의 라인 트렌치의 하부 표면은 반도체 기판 층(10)의 최상부 표면 또는 리세스된 상부 표면 상에 형성될 수 있다. 라인 트렌치들은 균일한 폭을 가질 수 있으며, 이는 40 nm 내지 100 nm와 같은 25 nm 내지 150 nm 범위 내에 있을 수 있지만, 더 작은 폭 및 더 큰 폭이 또한 채용될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
라인 트렌치들은 제1 수평 방향(hd1)을 따라 메모리 어레이 영역(100)을 통해 곧게 측방향으로 연장될 수 있고, 제1 수평 방향에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다. 수직으로 교번하는 시퀀스(32, 42)는 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 라인 트렌치들의 각자의 이웃하는 쌍 사이에 위치된 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 적어도 하나의 스트립을 포함하는 다수의 개별 부분들로 분할될 수 있다. 수직으로 교번하는 시퀀스(32, 42)의 각각의 패터닝된 개별 부분은 본 명세서에서 절연 층들(32) 및 스페이서 재료 층들(희생 재료 층들(42)일 수 있음)의 교번하는 스택(32, 42)으로 지칭된다.
교번하는 스택(32, 42)의 다수의 패터닝된 스트립들이 메모리 어레이 영역(100) 내에 형성되어 교번하는 스택(32, 42)의 각각의 스트립이 제1 수평 방향(hd1)을 따라 측방향으로 연장되도록 할 수 있다. 라인 트렌치들의 이웃하는 쌍은 계단 영역(300) 내에서 병합되어 교번하는 스택(32, 42)의 다수의 측방향-연장 스트립들이 계단 영역(300) 내의 단차형 표면들을 포함하는 교번하는 스택(32, 42)의 공통 부분에 연결되도록 할 수 있다. 2개의 계단 영역들(300)이 메모리 어레이 영역(100)의 대향하는 측면 상에 위치된 경우에, 교번하는 스택들(32, 42)의 스트립들은 제2 수평 방향(hd2)을 따라 정수(예컨대 1, 2, 3 등)로 순차적으로 번호가 메겨질 수 있고, 교번하는 스택(32, 42)의 모든 홀수의 스트립들은 계단 영역들(300) 중 하나에 위치된 교번하는 스택(32, 42)의 각자의 패터닝된 부분에 연결될 수 있고, 교번하는 스택(32, 42)의 모든 짝수의 스트립들은 계단 영역들(300) 중 다른 하나에 위치된 교번하는 스택(32, 42)의 각자의 패터닝된 부분에 연결될 수 있다.
각각의 라인 트렌치는 희생 충전 구조체로 충전될 수 있는데, 이는 후속적으로 수정되고 이어서 제거된다. 따라서, 이 공정 단계에서 라인 트렌치 내에 형성되는 희생 충전 구조체들은 본 명세서에서 인-프로세스 희생 충전 구조체들로 지칭된다. 인-프로세스 희생 충전 구조체들은 희생 충전 재료 레일(144')을 포함하고 옵션적으로 라이너 층(142')을 포함한다. 최종 디바이스가 에칭 중지 라이너(예컨대, 도 12e 및 도 12f를 참조하여 아래 기재되는 바와 같음)를 포함하는 경우, 인-프로세스 희생 충전 구조체들은 희생 충전 재료 레일(144')만을 포함한다. 라이너가 처리 동안 제거되는 에칭 중지 희생 재료를 포함하는 경우, 인-프로세스 희생 충전 구조체들(142', 144')은 희생 충전 재료 레일(144')에 더하여 에칭 중지 희생 라이너 층(142')을 포함한다. 라이너 층(142')을 포함하는 인-프로세스 희생 충전 구조체들(142', 144')은 간결성을 위해 아래 기재된다. 각각의 인-프로세스 희생 충전 구조체(142', 144')는 라인 트렌치들의 물리적으로 노출된 표면들 상에 에칭 중지 희생 재료를 컨포멀하게 침착시키고, 라인 트렌치들의 나머지 체적을 희생 충전 재료로 충전함으로써 형성될 수 있다. 에칭 중지 희생 재료 및 희생 충전 재료의 잉여 부분들은 화학적 기계적 평탄화 또는 리세스 에칭을 채용할 수 있는 평탄화 공정에 의해 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 라인 트렌치 내의 에칭 중지 희생 재료의 각각의 나머지 부분은 에칭 중지 희생 라이너 층(142')을 구성하고, 라인 트렌치 내의 희생 충전 재료의 각각의 나머지 부분은 희생 충전 재료 레일(144')을 구성한다. 각각의 희생 충전 재료 레일(144')은 희생 재료 부분의 긴 방향에 수직인 수직 평면들을 따라 균일한 또는 실질적으로 균일한 수직 단면 형상을 갖는 측방향으로 연장되는 희생 충전 재료 부분이다. 에칭 중지 희생 라이너 층(142') 및 희생 충전 재료 레일(144')의 각각의 인접한 조합은 각각의 라인 트렌치를 충전하는 인-프로세스 희생 충전 구조체(142', 144')를 구성한다.
희생 충전 재료는 에칭 중지 희생 재료에 대해 선택적으로 제거될 수 있는 재료를 포함한다. 예를 들어, 에칭 중지 희생 라이너 층들(142')은 도핑되지 않은 실리케이트 유리, 실리콘 옥시카바이드, 또는 유전체 금속 산화물(예컨대 알루미늄 산화물)을 포함할 수 있고, 희생 충전 재료 레일들(144')은 보로실리케이트 유리, 보로포스포실리케이트 유리, 다공성 또는 비-다공성 유기실리케이트 유리, 또는 실리콘-게르마늄 합금을 포함할 수 있다. 예시적인 예에서, 에칭 중지 희생 라이너 층들(142')은 도핑되지 않은 실리케이트 유리를 포함할 수 있고, 희생 충전 재료 레일들(144')은 보로실리케이트 유리 또는 보로포스포실리케이트 유리를 포함할 수 있다.
일반적으로, 인-프로세스 희생 충전 구조체들(142', 144')의 각각은 절연 층들(32) 및 스페이서 재료 층들(예컨대 희생 재료 층들(42))의 교번하는 스택들의 측벽들과 컨택하는 각자의 에칭 중지 희생 라이너 층(142')을 포함하고, 각자의 에칭 중지 희생 라이너 층(142')에 의해 교번하는 스택들(32, 42) 중 가장 근접한 것들로부터 측방향으로 이격된 각자의 희생 충전 재료 레일(144')을 포함한다. 에칭 중지 희생 라이너 층(142')의 두께는 5 nm 내지 30 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 에칭 중지 희생 라이너 층(142')이 실리콘 산화물을 포함하는 경우, 바람직하게는 그것의 두께는 아래 설명될 차단 유전체 층 및 터널링 유전체 층의 조합된 두께보다 두꺼울 수 있다.
도 5a 및 도 5b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(미도시)은 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 메모리 어레이 영역(100) 위에 개구들을 형성할 수 있다. 포토레지스트 층 내의 개구들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 행들로서 배열될 수 있고 인-프로세스 희생 충전 구조체들(142', 144')의 각각의 것 위에 놓인다. 일 실시예에서, 개구들의 패턴은, 포토레지스트 층 내의 각각의 개구의 주변부가 각자의 아래에 놓인 인-프로세스 희생 충전 구조체(142', 144')의 긴 측벽들 둘 모두 위에 놓이도록 선택될 수 있다.
포토레지스트 층 내의 개구들의 패턴은 패터닝된 포토레지스트 층을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 및 수직으로 교번하는 시퀀스(32, 42)를 통해 전사될 수 있다. 패터닝된 포토레지스트 층 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들은 에칭되어 메모리 개구들(49)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조체와 같은 메모리 요소들이 후속으로 형성되는 구조체를 지칭한다. 옵션적으로, 포토레지스트 층은 계단 영역 내의 추가 개구들을 포함할 수 있고, 지지 개구들(미도시)은 이방성 에칭 공정 동안 역-단차형 유전체 재료 부분(65) 및 교번하는 스택들(32, 42)의 아래에 놓인 부분들을 통해 형성될 수 있다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에치 공정의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에치는, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49)은, 교번하는 스택(32, 42)의 상부 표면으로부터 적어도 반도체 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 옵션적으로, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부에서 물리적으로 노출된 후에, 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 깊이도 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49)의 하부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49)의 각각은 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49) 및 지지 개구들(19)은 기판 반도체 층(9)의 상부 표면까지 연장될 수 있다.
각각의 메모리 개구(49)는 인-프로세스 희생 충전 구조체들(142', 144') 중 각각의 것을 통과한다. 일 실시예에서, 메모리 개구들(49)은, 제2 수평 방향(hd2)을 따라 연장되는 메모리 개구들(49)의 에지들이 희생 충전 재료 레일들(144')의 각자의 세그먼트를 통과하고, 희생 충전 재료 레일들(144')의 나머지 부분들의 측벽들이 메모리 개구들(49)에 물리적으로 노출되도록 형성될 수 있다. 일 실시예에서, 각각의 메모리 개구(49)는 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 제1 수평 방향(hd1)을 따라 측방향으로 이격된 한 쌍의 직선형 측벽들을 가질 수 있고, 인-프로세스 희생 충전 구조체들(142', 144')의 각자의 것을 통과한다. 또한, 각각의 메모리 개구(49)는 직선형 측벽들의 쌍의 각자의 에지들에 인접한 한 쌍의 오목한 측벽들을 가질 수 있다. 오목한 측벽들의 쌍은 서로 대면하고, 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격된다. 대안적으로, 각각의 메모리 개구(49)는 원형 수평 단면 형상 또는 임의의 기타 적합한 형상을 가질 수 있다.
각각의 인-프로세스 희생 충전 구조체들(142', 144')은 복수의 개별 희생 재료 부분들로 분할된다. 개별 희생 재료 부분들은 제1 수평 방향(hd1)을 따라 측방향으로 이격된 메모리 개구들(49)의 각각의 이웃하는 쌍 사이에 위치되는 희생 필라 구조체들(142, 144)을 포함한다. 각각의 희생 필라 구조체(142, 144)는 각자의 에칭 중지 희생 라이너 층(142')의 패터닝된 부분인 에칭 중지 희생 라이너(또는 영구 에칭 중지 라이너)(142)를 포함하고, 각자의 희생 충전 재료 레일(144')의 패터닝된 부분인 희생 충전 재료 부분(144)을 포함한다. 두 희생 필라 구조체들(142, 144)의 측벽들은 인접한 메모리 개구들(49)에서 물리적으로 노출될 수 있다.
일반적으로, 희생 필라 구조체들(142, 144) 및 메모리 개구들(49)의 측방향으로 교번하는 시퀀스들은 교번하는 스택들(32, 42)을 통해 형성될 수 있다. 측방향으로 교번하는 시퀀스들의 각각은 제1 수평 방향(hd1)을 따라 연장된다. 수직으로 교번하는 시퀀스(32, 42)는 희생 필라 구조체들(142, 144) 및 메모리 개구들(49)의 측방향으로 교번하는 시퀀스들에 의해 절연 층들(32) 및 스페이서 재료 층들의 교번하는 스택들(32, 42)(예컨대 희생 재료 층들(42))로 분할될 수 있다.
도 6a 내지 도 6h는, 도 5a 및 도 5b의 제1 예시적인 구조체 내의 메모리 개구들(49) 중 하나인 메모리 개구(49)의 구조적 변화들을 도시한다. 동일한 구조적 변화가 다른 메모리 개구들(49) 각각에서 그리고 지지 개구(존재하는 경우)의 각각에서 동시에 발생한다.
도 6a를 참조하면, 도 5a 및 도 5b의 예시적인 디바이스 구조체 내의 메모리 개구(49)가 도시된다. 메모리 개구(49)는 절연 캡 층(70), 교번하는 스택(32, 42)을 통해, 그리고 옵션적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 반도체 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이가 또한 채용될 수 있다. 옵션적으로, 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 6b를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 선택적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 침착될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다. 대안으로 또는 추가로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 차단 유전체 층(52)의 두께는 1 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
후속으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패턴화된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에치 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 채용될 수 있다. 본 발명은 전하 저장 층(54)이 단일 연속 층인 실시예를 채용하는 것으로 기술되지만, 전하 저장 층(54)이 수직으로 이격된 복수의 메모리 재료 부분들(이는 전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체되는 실시예들이 본 명세서에서 명백하게 고려된다.
전하 저장 층(54)은 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 채용되는 경우, 다수의 전하 저장 층들은, 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안으로 또는 추가로, 전하 저장 층(54)은 하나 이상의 실리콘 질화물 세그먼트들과 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안으로, 전하 저장 층(54)은 예를 들어, 루테늄 나노입자일 수 있는 금속 나노입자와 같은 전도성 나노입자를 포함할 수 있다. 전하 저장 층(54)은 예를 들어 화학 증착(CVD), 원자 층 침착(ALD), 물리 증착(PVD), 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 침착 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
선택적인 제1 반도체 채널 층(601)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 층(601)은 저압 화학 기상 침착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 제1 반도체 채널 층(601)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 침착된 재료 층들(52, 54, 56, 601)로 충전되지 않는 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 6c를 참조하면, 선택적인 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 공정을 채용하여 순차적으로 이방성으로 에칭된다. 절연 캡 층(70)의 상부 표면 위에 위치된 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 저부에서의 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 제거되어, 이들의 나머지 부분들 내에 개구들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각각의 에칭 화학 작용을 채용하는 각각의 이방성 에칭 공정에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전기 전하를 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은, 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 전하 저장 층일 수 있다.
반도체 재료 층(10)의 표면은 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통하는 개구 아래에서 물리적으로 노출될 수 있다. 옵션적으로, 각각의 메모리 공동(49')의 저부에 있는 물리적으로 노출된 반도체 표면은 메모리 공동(49') 아래의 리세스된 반도체 표면이 반도체 재료 층(10)의 최상부 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록 수직으로 리세스될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트가 인-프로세스 메모리 필름(50')을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)으로서 구현되는 바와 같은) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 6d를 참조하면, 제2 반도체 채널 층(602)이 반도체 재료 층(10)의 반도체 표면 상에 직접 침착되고 제1 반도체 채널 층(601) 상에 직접 침착될 수 있다. 제2 반도체 채널 층(602)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학 기상 침착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료로 지칭된다. 다시 말해서, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다.
도 6e를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 침착될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학 기상 침착(LPCVD)과 같은 컨포멀 침착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 침착 공정에 의해 침착될 수 있다.
도 6f를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어 제2 반도체 채널 층(602)의 상부 표면 위로부터의 리세스 에칭에 의해 제거될 수 있다. 또한, 유전체 코어 층(62L)의 재료는 절연 캡 층(70)의 상부 표면을 포함하는 제1 수평 평면과 절연 캡 층(70)의 하부 표면을 포함하는 제2 수평 평면 사이의 깊이까지 각각의 메모리 개구(49) 안으로 제2 반도체 채널 층(602)의 반도체 재료에 대해 선택적으로 수직으로 리세스될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 6g를 참조하면, 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료는 유전체 코어들(62) 위의 각각의 리세스된 영역 내에 침착될 수 있다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 도핑된 반도체 재료의 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 낮은 도펀트 농도 및 더 높은 도펀트 농도가 또한 채용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다.
침착된 반도체 재료의 잉여 부분들은, 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 제2 전도성 유형의 도핑을 갖는 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 절연 캡 층(70)의 상부 표면 위에 위치된 제2 반도체 채널 층(602)의 수평 부분은 평탄화 공정에 의해 동시에 제거될 수 있다. 제2 반도체 채널 층(602)의 각각의 나머지 부분은 전체적으로 메모리 개구(49) 내에 위치될 수 있다.
제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍은 인-프로세스 수직 반도체 채널(60')을 포함하는 수직 NAND 디바이스가 턴온되면 전류가 흐를 수 있는 인-프로세스 수직 반도체 채널(60')을 집합적으로 형성할 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 인-프로세스 수직 반도체 채널(60')의 일부분을 측방향으로 둘러싼다. 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 각각의 인접한 세트는 집합적으로 인-프로세스 메모리 필름(50')을 구성하고, 이는 거시적 유지 시간으로 각자의 데이터 비트를 저장할 수 있는 메모리 소자들의 수직 스택을 포함한다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다. 대안적인 실시예들에서, 후면 게이트 유전체 층(52)은 각각의 메모리 개구(49)에 형성되지 않을 수 있고, 후속 공정 단계에서 희생 재료 층들(42)의 제거에 의해 형성되는 후면 리세스들 내에 후속적으로 형성될 수 있다.
메모리 개구(49) 내의 인-프로세스 메모리 필름(50') 및 인-프로세스 수직 반도체 채널(60')의 각각의 조합은 인-프로세스 메모리 스택 구조체(55')를 구성한다. 인-프로세스 메모리 스택 구조체(55')는 반도체 채널(60'), 터널링 유전체 층(56), 전하 저장 층(54)의 부분들로서 구현된 복수의 메모리 소자들, 및 차단 유전체 층(52)의 조합이다.
인-프로세스 메모리 개구 충전 구조체들(58')은 메모리 개구들(49) 내에서 희생 필라 구조체들(142, 144)의 측벽들 바로 위의 형성되고, 이는 희생 충전 재료 레일들(144')의 나머지 부분들을 포함한다. 인-프로세스 메모리 개구 충전 구조체들(58')의 각각은 인-프로세스 메모리 필름(50') 및 인-프로세스 수직 반도체 채널(60')을 포함한다. 메모리 개구(49) 내의 인-프로세스 메모리 스택 구조체(55'), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 인-프로세스 메모리 개구 충전 구조체(58')로 지칭된다. 존재하는 경우, 각각의 지지 개구는 각자의 지지 필라 구조체로 충전될 수 있다.
도 7a 및 도 7c를 참조하면, 메모리 개구들(49) 내의 인-프로세스 메모리 개구 충전 구조체들(58')의 형성 후의 제1 예시적인 구조체가 도시된다. 인-프로세스 메모리 개구 충전 구조체(58')의 인스턴스가 도 5a 및 도 5b의 구조체의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 필라 구조체(미도시)의 인스턴스가 도 5a 및 도 5b의 구조체의 각각의 지지 개구(존재하는 경우) 내에 형성될 수 있다.
각각의 인-프로세스 메모리 스택 구조체(55')는 인-프로세스 수직 반도체 채널(60')을 포함하고, 이는 다수의 반도체 채널 층들(601, 602), 및 인-프로세스 메모리 필름(50')을 포함할 수 있다. 인-프로세스 메모리 필름(50')은 인-프로세스 수직 반도체 채널(60')을 측방향으로 둘러싸는 터널링 유전체 층(56), 터널링 유전체 층(56)을 측방향으로 둘러싸는 전하 저장 영역들(전하 저장 층(54)으로서 구현됨)의 수직 스택, 및 옵션적인 차단 유전체 층(52)을 포함할 수 있다.
도 8a 내지 도 8c를 참조하면, 희생 필름 재료 레일들(144')의 나머지 부분들(이는 모든 희생 충전 재료 부분들(144)을 포함함)은 선택적 에칭 공정을 채용하여 에칭 중지 희생 라이너들(142) 및 인-프로세스 메모리 개구 충전 구조체들(58')의 최외측 층들(예컨대 차단 유전체 층들(52))에 대해 선택적으로 제거될 수 있다. 선택적 에칭 공정은 인-프로세스 메모리 필름들(50') 및 에칭 중지 희생 라이너들(142)에 대해 선택적으로 희생 충전 재료 부분들(144)의 재료를 에칭한다. 따라서, 희생 필라 구조체들(142, 144)의 일부분들이 인-프로세스 메모리 개구 충전 구조체들(58')에 대해 선택적으로 제거된다.
예시적인 예에서, 희생 충전 재료 부분들(144)이 보로실리케이트 유리 또는 보로포스포실리케이트 유리를 포함하는 경우, 및 에칭 중지 희생 라이너들(142)이 고밀화된 도핑되지 않은 실리케이트 유리 또는 실리콘 옥시카바이드를 포함하는 경우, 불화수소산("HF") 증기를 이용하는 증기 상 세정(VPC) 에칭이 채용되어 10보다 큰, 예컨대 50보다 큰 선택도를 갖는 에칭 중지 희생 라이너들(142)의 재료에 대해 선택적으로 희생 충전 재료 부분들(144)을 에칭할 수 있다. HF 증기는 보로실리케이트 유리와 고밀화된 도핑되지 않은 실리케이트 유리 또는 실리콘 옥시카바이드 사이에 10보다 큰, 예컨대 50보다 큰 에칭 선택성을 제공할 수 있는데, 즉, 실리콘 옥시카바이드의 고밀화된 도핑되지 않은 실리케이트 유리의 에칭률보다 적어도 10배, 예컨대 적어도 50배 높은 에칭률로 보로실리케이트 유리를 에칭할 수 있다.
희생 충전 재료 레일들(144')의 나머지 부분들이 제거된 체적 내에 공동들(143)이 형성될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)을 따라 측방향으로 이격된 인-프로세스 메모리 개구 충전 구조체들(58')의 각각의 이웃하는 쌍은 공동(143)에 의해 서로로부터 측방향으로 이격될 수 있다. U-형상을 갖는 에칭 중지 희생 라이너(142) 및 인-프로세스 메모리 개구 충전 구조체들(58')의 이웃하는 쌍의 외측 측벽들은 공동(143)에 물리적으로 노출될 수 있다.
도 9a 내지 도 9d를 참조하면, 제1 등방성 에칭 공정이 수행될 수 있고, 이는 인-프로세스 메모리 필름들(50')의 재료들을 에칭한다. 적어도 하나의 제1 등방성 에칭제가 희생 충전 재료 부분들(144)의 제거에 의해 형성된 공동들(143) 내에 제공된다(이는 희생 필라 구조체들(142, 144)의 일부임). 예를 들어, 제1 등방성 에칭 공정은 등방성 에칭제들의 시퀀스를 적용하여 차단 유전체 층들(52), 전하 저장 층들(54), 및 터널링 유전체 층들(56)의 물리적으로 노출된 부분들을 순차적으로 에칭할 수 있다. 일 실시예에서, 습식 에칭 단계들의 시퀀스가 제1 등방성 에칭 공정에 채용될 수 있다. 제1 등방성 에칭 공정은 인-프로세스 메모리 필름들(50')의 각각을 제1 메모리 필름(50A) 및 제2 메모리 필름(50B)의 각자의 쌍으로 분할한다. 제1 메모리 필름들(50A) 및 제2 메모리 필름들(50B)은 본 명세서에서 집합적으로 메모리 필름들(50)로 지칭된다. 인-프로세스 메모리 필름들(50')의 재료들은 제1 등방성 에칭 공정의 다양한 단계들 동안 등방성 에칭되고, 등방성 에칭 프론트는 인-프로세스 메모리 필름들(50')의 나머지 부분들 상에 오목한 측벽들을 형성한다. 일 실시예에서, 각각의 메모리 필름(50)은 한 쌍의 물리적으로 노출된 오목한 측벽을 가질 수 있고, 이는 본 명세서에서 제1 오목한 측벽들(131)로 지칭된다. 동일한 메모리 개구(49) 내에 위치된 제1 메모리 필름(50A) 및 제2 메모리 필름(50B)의 한 쌍의 제1 오목한 측벽들(131)은 제1 측방향 분리 거리(lsd1)만큼 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격될 수 있고, 이는 라인 트렌치의 측벽들의 평행한 쌍 사이의 측방향 거리(즉, 라인 트렌치의 폭)와 동일한 트렌치 폭(tw)보다 클 수 있다.
제2 등방성 에칭 공정이 수행될 수 있으며, 이는 인-프로세스 수직 반도체 채널들(60')의 재료들을 에칭한다. 적어도 하나의 제2 등방성 에칭제가 희생 충전 재료 부분들(144)의 제거에 의해 형성된 공동들(143) 내에 제공된다. 예를 들어, 제2 등방성 에칭 공정은 등방성 에칭제를 적용하여 제2 반도체 채널 층들(602) 및 제1 반도체 채널 층(602)의 물리적으로 노출된 부분들을 에칭할 수 있다. 예시적인 예에서, 제2 등방성 에칭 공정은 고온 트리메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 채용하는 습식 에칭 공정을 포함할 수 있다. 제2 등방성 에칭 공정은 인-프로세스 수직 반도체 채널들(60')의 각각을 제1 수직 반도체 채널(60A) 및 제2 수직 반도체 채널(60B)의 각자의 쌍으로 분할한다. 제1 수직 반도체 채널들(60A) 및 제2 수직 반도체 채널들(60B)은 본 명세서에서 집합적으로 수직 반도체 채널들(60)로 지칭된다. 인-프로세스 수직 반도체 채널들(60')의 재료들은 제2 등방성 에칭 공정 동안 등방성 에칭되고, 등방성 에칭 프론트는 인-프로세스 수직 반도체 채널들(60')의 나머지 부분들 상에 오목한 측벽들을 형성한다. 일 실시예에서, 각각의 수직 반도체 채널(60)은 한 쌍의 물리적으로 노출된 오목한 측벽을 가질 수 있고, 이는 본 명세서에서 제2 오목한 측벽들(132)로 지칭된다. 동일한 메모리 개구(49) 내에 위치된 제1 수직 반도체 채널(60A) 및 제2 수직 반도체 채널(60B)의 한 쌍의 제2 오목한 측벽들(132)은 제2 측방향 분리 거리(lsd2)만큼 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격될 수 있고, 이는 제1 측방향 분리 거리(lsd1)보다 클 수 있다.
에칭 중지 희생 라이너들(142)은 전술된 제1 등방성 에칭 공정 및 제2 등방성 에칭 공정 동안 에칭으로부터 교번하는 스택(32, 42)을 보호한다. 에칭 중지 희생 라이너들에 의한 등방성 에칭 공정들로부터의 교번하는 스택(예컨대, 실리콘 산화물 및 실리콘 질화물 층들의 교번하는 스택)의 보호가 유리한데, 그 이유는 교번하는 스택에 대한 에칭 손상을 감소시키기 때문이다.
각각의 유전체 코어(62)의 측벽의 평면 세그먼트들(133)은 제2 등방성 에칭 공정 후에 공동들(143)에 물리적으로 노출될 수 있다. 제1 메모리 필름(50A) 및 제1 수직 반도체 채널(60A)의 각각의 인접한 조합은 제1 메모리 스택 구조체(55A)를 구성한다. 제2 메모리 필름(50B) 및 제2 수직 반도체 채널(60B)의 각각의 인접한 조합은 제2 메모리 스택 구조체(55B)를 구성한다. 제1 메모리 스택 구조체들(55A) 및 제2 메모리 스택 구조체들(55B)은 집합적으로 메모리 스택 구조체들(55)로 지칭된다.
메모리 개구들(49)의 각각은 유전체 코어(62), 유전체 코어(62)의 측벽의 제1 세그먼트 상에 위치된 제1 수직 반도체 채널(60A), 유전체 코어(52)의 측벽의 제2 세그먼트 상에 위치되고 제1 수직 반도체 채널(60A)로부터 물리적으로 분리된(즉, 직접 컨택하지 않고, 이격됨) 제2 수직 반도체 채널(50B), 제1 수직 반도체 채널(60A)과 컨택하는 제1 메모리 필름(50A), 및 제2 수직 반도체 채널(60B)과 컨택하는 제2 메모리 필름(50B)을 포함하는 각자의 메모리 개구 충전 구조체(58)를 포함한다. 유전체 코어(62)의 측벽의 제1 세그먼트 및 유전체 코어(62)의 측벽의 제2 세그먼트는 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있고, 수평 단면도에서 각각의 볼록한 프로파일을 가질 수 있다.
그렇게 형성된 스페이서 재료 층들(42)이 전기 전도성 층들(즉, 금속, 금속 합금 또는 고농도로 도핑된 폴리실리콘 워드 라인들)을 포함하는 제1 실시예의 제1 양태에서, 도 10a 내지 도 11c에 관하여 아래 설명된 단계들은 생략되고, 공동들(143)은 실리콘 산화물 구조체들과 같은 유전체 충전 구조체들(148)로 충전되고, 이는 도 12e 및 도 12f에 도시된 바와 같다. 이 경우에, 에칭 중지 라이너들(142)은 최종 디바이스 내에 보유된다. 공동들(143)이 희생 재료 층들(42)을 선택적으로 에칭하여 리세스들을 형성하는 에칭제를 제공하는 데 사용되지 않는 제1 실시예의 제2 양태에서, 도 10a 내지 도 11c에 관하여 아래 설명된 단계들은 또한 생략되고, 공동들(143)은 실리콘 산화물 구조체들과 같은 유전체 충전 구조체들(148)로 충전되고, 이는 도 12e 및 도 12f에 도시된 바와 같다. 대신에, 대안적인 추가 개구들 또는 트렌치들이 대안적인 추가 개구들 또는 트렌치들을 통해 전기 전도성 층들(예컨대, 워드 라인들)로 후속적으로 충전되는 리세스들을 형성하기 위하여 희생 재료 층들(42)을 에칭하는 에칭제를 제공하도록 교번하는 스택(32, 42)을 통해 형성된다. 이 경우에, 에칭 중지 라이너들(142)은 최종 디바이스 내에 보유된다.
공동들(143)이 희생 재료 층들(42)을 선택적으로 에칭하여 리세스들을 형성하는 에칭제를 제공하는 데 사용되는 제1 실시예의 제3 양태에서, 도 10a 내지 도 11c에 관하여 아래 설명된 단계들이 수행된다. 도 10a 내지 도 10c를 참조하면, 에칭 중지 희생 라이너들(142)은 제거되어 교번하는 스택들(32, 42)의 절연 층들(32) 및 희생 재료 층들(42)의 측벽들을 물리적으로 노출시킬 수 있다. 일 실시예에서, 에칭 중지 희생 라이너들(142)의 제거는 제2 등방성 에칭 공정 후에, 제1 등방성 에칭 공정 후 그리고 제2 등방성 에칭 공정 전에, 또는 제1 등방성 에칭 공정과 동시에 수행될 수 있다. 일반적으로, 에칭 중지 희생 라이너들(142)의 재료는 절연 층들(32)의 재료 또는 유전체 코어들(62)의 재료를 상당히 에칭하지 않으면서 에칭될 수 있다. 따라서, 희생 필라 구조체들(142, 144)은 완전히 제거될 수 있다.
절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 등방성 에칭제가, 예를 들어, 에칭 공정을 채용하여 공동들(143) 안으로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외각 층의 재료에 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 공동들(143) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에치 공정은, 예시적인 구조체가 인산을 포함하는 습식 에치 탱크 내에서 침지되는 습식 에치 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다.
각각의 배면 리세스(43)는 공동의 수직 크기보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말하면, 각각의 배면 리세스(43)의 측방향 치수는 배면 리세스(43)의 높이보다 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조체들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 메모리 스택 구조체들(55)의 어레이를 포함한다. 이 경우에, 각각의 후면 리세스(43)는 메모리 스택 구조체들(55)을 위한 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다. 복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상단 표면 및 위에 놓인 절연 층(32)의 하단 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 11a 내지 도 11c를 참조하면, 후면 차단 유전체 층(미도시)이 옵션적으로 컨포멀 침착 공정에 의해 제1 예시적인 구조체의 물리적으로 노출된 표면들 상에 형성될 수 있다. 후면 차단 유전체 층의 두께는, 존재하는 경우, 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 적어도 하나의 금속성 재료는 후속적으로 침착될 수 있다. 예를 들어, 적어도 하나의 금속성 재료는 금속성 배리어 층 및 금속성 충전 재료를 포함할 수 있다.
금속성 배리어 층은 후속적으로 침착될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층은 전도성 금속 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속 카바이드 재료를 포함할 수 있다. 금속성 배리어 층의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다. 금속성 충전 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 증착 방법에 의해 침착될 수 있다. 일 실시예에서, 금속성 충전 재료는 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전재는 텅스텐과 같은 단일 원소 금속으로 본질적으로 이루어질 수 있다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층이 각각의 공동(143)의 측벽들 상에 형성될 수 있다. 각각의 전기 전도성 층(46)은 한 쌍의 절연 층들(32)과 같은 유전체 재료 층들의 수직으로 이웃하는 쌍 사이에 위치된 금속성 배리어 층의 일부분 및 금속성 충전 재료의 일부분을 포함한다. 연속적인 전기 전도성 재료 층은 공동들(143) 내에 또는 절연 캡 층(70) 위에 위치된 금속성 배리어 층의 연속적인 부분 및 금속성 충전 재료의 연속적인 부분을 포함한다.
충전되지 않은 공극이 각각의 공동(143)의 체적 내에 존재할 수 있다. 연속적인 전기 전도성 재료 층의 침착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 공동(143)의 측벽들로부터 그리고 절연 캡 층(70) 위로부터 에치백된다. 후면 리세스들(43) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조체일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에서 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에서 위치된 복수의 제어 게이트 전극들과 전기적으로 상호접속하는, 즉 전기적으로 단락되는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조체들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다. 한 쌍의 메모리 스택 구조체들(55)이 각각의 메모리 개구(49) 내에 형성될 수 있다. 공동들(143)이 희생 재료 층들(42)을 선택적으로 에칭하여 리세스들을 형성하는 에칭제를 제공하는 데 사용되지 않는 제1 실시예의 제2 양태에서, 대안적인 추가 개구들 또는 트렌치들은 이어서 대안적인 추가 개구들 또는 트렌치들을 통해 전기 전도성 층들(46)로 충전되는 리세스들(43)을 형성하도록 희생 재료 층들(42)을 에칭하는 에칭제를 제공하도록 교번하는 스택(32, 42)을 통해 형성된다.
도 12a 내지 도 12d를 참조하면, 제1 실시예의 제3 양태에 따라 유전체 재료가 컨포멀 침착 공정에 의해 공동들(143) 내에 침착될 수 있다. 유전체 재료는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함할 수 있다. 공동들을 충전하는 유전체 재료의 부분들은 유전체 필라 구조체들(148)을 포함한다. 따라서, 희생 필라 구조체들(142, 144)이 유전체 필라 구조체들(148)과 함께 제거되는 체적. 절연 캡 층(70) 위에 놓이는 유전체 재료의 수평 부분들은 평탄화 공정(예컨대 화학적 기계적 평탄화 공정)에 의해 제거될 수 있거나, 또는 절연 캡 층(70)에 통합될 수 있다.
도 12e 및 도 12f는 에칭 중지 라이너들(142)이 공동들(143) 내에 보유되는 제1 실시예의 제1 및 제2 양태들의 구조체들을 도시한다. 공동들(142)은 에칭 중지 라이너들(142)과 컨택하는 유전체 충전 구조체들(148)로 충전되고, 이는 도 12e 및 도 12f에 도시된 바와 같다. 이 경우에, 에칭 중지 라이너들(142)은 최종 디바이스 내에 보유된다.
도 12a 내지 도 12f에 도시된 제1 실시예의 모든 양태들을 참조하면, 메모리 개구 충전 구조체들(58) 및 유전체 필라 구조체들(148)의 측방향으로 교번하는 시퀀스들은 절연 층들(32) 및 전기 전도성 층들의 교번하는 스택들을 통해 수직으로 연장될 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 메모리 개구들(49)의 각각은 유전체 코어(62), 유전체 코어(62)의 측벽의 제1 세그먼트 상에 위치된 제1 수직 반도체 채널(60A), 유전체 코어(62)의 측벽의 제2 세그먼트 상에 위치되고 제1 수직 반도체 채널(60A)로부터 물리적으로 분리된 제2 수직 반도체 채널(60B), 제1 수직 반도체 채널(60A)과 컨택하는 제1 메모리 필름(50A), 및 제2 수직 반도체 채널(60B)과 컨택하는 제2 메모리 필름(50B)을 포함하는 각자의 메모리 개구 충전 구조체(58)를 포함한다. 유전체 코어(62)는 측방향으로 교번하는 시퀀스들의 유전체 필라 구조체들(148) 중에서 한 쌍의 유전체 필라 구조체들(148)과 컨택한다.
일 실시예에서, 유전체 필라 구조체들(148)의 쌍은 유전체 코어(62)의 측벽의 제3 세그먼트와 컨택하는 제1 유전체 필라 구조체(148A); 및 유전체 코어(62)의 측벽의 제4 세그먼트와 컨택하는 제2 유전체 필라 구조체(149B)를 포함한다. 제3 세그먼트 및 제4 세그먼트는 제2 수평 방향(hd1)을 따라 측방향으로 연장된다.
일 실시예에서, 유전체 코어(62)의 측벽의 제1 세그먼트 및 유전체 코어(62)의 측벽의 제2 세그먼트는 제2 수평 방향(hd2)을 따라 측방향으로 이격되고, 수평 단면도에서 각각의 볼록한 프로파일을 갖는다.
일 실시예에서, 유전체 코어(62)와 컨택하는 유전체 필라 구조체들(148A, 148B)의 쌍은 제1 유전체 필라 구조체(148A) 및 제2 유전체 필라 구조체(148B)를 포함한다. 제1 유전체 필라 구조체(148A)는 제1 메모리 필름(50A) 및 제2 메모리 필름(50B)의 오목한 측벽들과 컨택하는 한 쌍의 제1 볼록한 측벽들(151)을 포함하고, 제1 수직 반도체 채널(60A) 및 제2 수직 반도체 채널(60B)의 오목한 측벽들과 컨택하는 한 쌍의 제2 볼록한 측벽들(152)을 포함한다. 각각의 유전체 필라 구조체(148)는 2차원 수직 평면 내에 위치되고 각자의 유전체 코어(62)와 컨택하는 평면 세그먼트(153)를 가질 수 있다.
일 실시예에서, 제1 볼록한 측벽들(151)의 쌍은 제1 측방향 분리 거리(lsd1)만큼 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격되고, 제2 볼록한 측벽들(152)의 쌍은 제1 측방향 분리 거리(lsd1)보다 큰 제2 측방향 분리 거리(lsd2)만큼 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격된다. 일 실시예에서, 전기 전도성 층(46) 중 한 쌍의 전기 전도성 층들(46)은 각자의 메모리 개구 충전 구조체(58), 제1 유전체 필라 구조체(148A), 및 제2 유전체 필라 구조체(148B)에 의해 제2 수평 방향(hd2)을 따라 측방향으로 이격된다. 제2 수평 방향(hd2)을 따른 전기 전도성 층들(46)의 쌍 사이의 최소 측방향 분리 거리는 트렌치 폭(tw)과 동일할 수 있고, 제1 측방향 분리 거리(lsd1)보다 작다.
일 실시예에서, 제1 메모리 필름(50A)은 메모리 개구들(49) 중 하나의 측벽과 컨택하는 외측 측벽 및 제1 메모리 필름(50A)의 균일한 두께로 인해 외측 측벽에 국부적으로 평행한 내측 측벽을 포함한다. 제1 메모리 필름(50A)의 내측 측벽의 중심 세그먼트는 제1 수직 반도체 채널(60A)의 외측 측벽과 컨택한다. 제1 메모리 필름(50A)의 내측 측벽의 주변 세그먼트는 제1 볼록한 측벽들(151)의 쌍 중 하나에 인접하고 제2 볼록한 측벽들(152)의 쌍 중 하나에 인접한 제1 유전체 필라 구조체(148A)의 측벽에 컨택한다.
일 실시예에서, 유전체 필라 구조체들(148)의 쌍의 각각은 제1 수평 평면(hd1)을 따라 연장되고, 제2 수평 방향(hd2)을 따라 측방향으로 이격된 전기 전도성 층들(46)의 이웃하는 쌍들 사이에 배치된 한 쌍의 평면 측벽들을 포함한다.
일 실시예에서, 유전체 필라 구조체들(148)의 쌍의 각각은 제2 수평 방향(hd2)을 따라 측방향으로 이격된 전기 전도성 층들(46)의 이웃하는 쌍들의 오목한 측벽들(144)과 대면, 및/또는 컨택하는 한 쌍의 볼록한 측벽들(154)을 포함한다.
일 실시예에서, 제2 수평 방향(hd2)을 따른 유전체 코어(62)의 최대 측방향 치수는 제1 수평 방향(hd1)을 따른 유전체 코어(62)의 최대 측방향 치수보다 크다. 유전체 코어(62)의 측벽의 제1 세그먼트 및 유전체 코어(62)의 측벽의 제2 세그먼트는 볼록한 표면들을 포함하고, 유전체 필라 구조체들의 쌍과 컨택하는 유전체 코어(62)의 세그먼트들은 제2 수평 방향(hd2)에 평행한 평면 수직 표면들(이는 2차원 유클리드 수직 평면들에 포함된 평면 세그먼트들(133)의 표면들일 수 있음)을 포함한다.
각각의 유전체 코어(62)는 각자의 유전체 코어(62) 주위에서 연속적으로 연장되는 측벽에 의해 측방향으로 경계지어질 수 있다. 일 실시예에서, 제1 유전체 필라 구조체(148A)는 유전체 코어(62)의 측벽의 제3 세그먼트(평면 세그먼트(133)일 수 있음)와 컨택할 수 있고, 제2 유전체 필라 구조체(148B)는 유전체 코어(62)의 측벽의 제4 세그먼트(다른 평면 세그먼트(133)일 수 있음)와 컨택할 수 있다. 제3 세그먼트 및 제4 세그먼트는 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다.
도 13a 내지 도 13c를 참조하면, 적어도 하나의 상호연결-레벨 유전체 층이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있다. 다양한 금속 상호연결 구조체들이 적어도 하나의 상호연결-레벨 및 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 다양한 금속 상호연결 구조체들은 드레인 영역들(63)의 각자의 것들의 상부 표면과 컨택하는 드레인 컨택 비아 구조체들(88), 및 전기 전도성 층들(46)의 각자의 것의 상부 표면과 컨택하는 워드 라인 컨택 비아 구조체들(86)을 포함할 수 있다. 주변 디바이스 컨택 비아 구조체들(미도시)은 역-단차형 유전체 재료 부분(65)을 통해 주변 영역(200) 내의 적어도 하나의 반도체 디바이스(700)의 각자의 노드들 상에 직접 형성될 수 있다. 금속 상호연결 구조체들은 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 드레인 컨택 비아 구조체들(88)의 각자의 서브세트와 컨택하는 비트 라인들(98)과 같은 금속 라인들을 포함할 수 있다. 또한, 금속 라인들은 워드 라인 컨택 비아 구조체들(86)에 전기 연결을 제공하는 워드-라인-연결 금속 라인들(96)을 포함할 수 있다.
한 쌍의 메모리 스택 구조체들(55A, 55B)이 각각의 메모리 개구(49) 내에 형성될 수 있다. 제1 메모리 스택 구조체(55A)가 유전체 코어(62)의 측벽의 제1 세그먼트 상에 위치될 수 있고, 메모리 개구 충전 구조체들(58) 및 유전체 필라 구조체들(148)의 측방향으로 교번하는 시퀀스의 일 측면 상에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 제1 교번하는 스택 내의 절연 층들(42)의 측벽들과 컨택할 수 있다. 제2 메모리 스택 구조체(55B)가 유전체 코어(62)의 측벽의 제2 세그먼트 상에 위치될 수 있고, 메모리 개구 충전 구조체들(58) 및 유전체 필라 구조체들(148)의 측방향으로 교번하는 시퀀스의 다른 측면 상에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 제2 교번하는 스택 내의 절연 층들(42)의 측벽들과 컨택할 수 있다. 제1 메모리 스택 구조체(55A) 및 제2 메모리 스택 구조체(55B)는 단일 메모리 개구(49) 내에 2개의 수직 NAND 스트링들을 제공한다. 제1 수직 반도체 채널(60A) 및 제2 수직 반도체 채널(60B)은 각자의 상부 단부에서 공통 드레인 영역(63)과 컨택할 수 있고, 제2 반도체 채널 층(602)의 재료일 수 있는, 유전체 코어(62) 아래에 놓인 수평 반도체 재료 부분에 의해 저부 단부에서 서로 연결될 수 있다.
도 14a 내지 도 14c를 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조체는 도 4a 및 도 4b를 참조하여 기재된 라인 트렌치들을 형성하는 대신에 메모리 어레이 영역 내에 개별 개구들의 어레이를 형성함으로써 도 3의 제1 예시적인 구조체로부터 도출될 수 있다. 개별 개구들의 어레이는 개별 개구들의 행들을 포함할 수 있다. 각각의 개별 개구는 절연 캡 층(70) 및 절연 층들(32) 및 스페이서 재료 층들(예컨대 희생 재료 층들(42))의 수직으로 교번하는 시퀀스(32, 42) 내의 각각의 층을 통해 수직으로 연장될 수 있다. 개별 개구들의 각각의 행은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 개별 개구들의 이웃하는 행들은 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다. 옵션적으로, 추가적인 라인 트렌치들이 각각의 계단 영역(300) 내에 그리고 메모리 어레이 영역(100)의 주변 영역들에 형성될 수 있다. 대안적으로, 이러한 추가적인 라인 트렌치들은 생략될 수 있다.
개별 개구들의 어레이 및 라인 트렌치들은 절연 캡 층(70) 위에 포토레지스트 층을 도포하고, 포토레지스트 층을 리소그래피 방식으로 패터닝하여 수직으로 교번하는 시퀀스를 통해 후속적으로 형성될 개별 개구들 및 옵션적인 라인 트렌치들의 형상들을 갖는 개구들을 형성하고, 패터닝된 포토레지스트 층을 에칭 마스크로서 이용하여 수직으로 교번하는 시퀀스(32, 42)를 이방성으로 에칭함으로써 동시에 형성될 수 있다. 각각의 개별 개구 및 각각의 라인 트렌치는 기판(9, 10)까지 수직으로 연장될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 개별 개구들의 각각의 행은 균일한 피치를 갖는 개별 개구들의 주기적인 1차원 어레이로서 형성될 수 있다. 일 실시예에서, 개별 개구들의 각각의 행은 제1 수평 방향(hd1)을 따라 동일한 피치를 가질 수 있다. 일 실시예에서, 개별 개구들의 각각의 행의 피치는 50 nm 내지 400 nm의 범위일 수 있지만, 더 작은 피치 및 더 큰 피치도 또한 채용될 수 있다. 제1 수평 방향(hd1)을 따른 각각의 개별 개구의 측방향 치수는 개별 개구의 행의 피치의 40% 내지 70%의 범위 내에 있을 수 있다. 개별 개구들의 각각의 행 내의 개별 개구들의 각각의 이웃하는 쌍 사이의 측방향 간격은 제1 수평 방향(hd1)을 따라 후속적으로 형성될 메모리 개구의 측방향 치수보다 작을 수 있다.
각각의 개별 개구 및 각각의 라인 트렌치는 각각의 희생 충전 구조체로 충전될 수 있고, 이는 후속적으로 변형되고 어어서 제거될 수 있다. 희생 충전 구조체들은 개별 개구들 내에 형성된 인-프로세스 희생 필라 구조체들(242, 244') 및 옵션적인 라인 트렌치들(즉, 라인 트렌치들이 존재하는 경우) 내에 형성된 옵션적인 레일-형상 희생 충전 구조체들(242, 144)을 포함한다. 인-프로세스 희생 필라 구조체들(232, 144)은 후속적으로 변형된 희생 충전 구조체들, 즉, 인-프로세스 희생 충전 구조체들이다. 각각의 인-프로세스 희생 필라 구조체(242, 244')는 각자의 개별 개구의 모든 표면들을 라이닝하는 에칭 중지 희생 라이너(242) 및 에칭 중지 희생 라이너(242) 내에 위치된 인-프로세스 희생 충전 재료 부분(244')을 포함한다. 각각의 레일-형상 희생 충전 구조체(242, 144)는 긴 측벽들 및 각각의 라인 트렌치의 하부 표면을 라이닝하는 에칭 중지 희생 라이너(242) 및 레일의 형상을 갖는 희생 충전 재료 부분(144)을 포함할 수 있다. 각각의 에칭 중지 희생 라이너(242)의 재료 조성 및 두께는 제1 예시적인 구조체의 각각의 에칭 중지 희생 라이너 층(142')의 재료 조성 및 두께와 동일할 수 있다. 인-프로세스 희생 충전 재료 부분들(244') 및 희생 충전 재료 부분들(144)의 재료 조성은 제1 예시적인 구조체 내의 희생 충전 재료 레일들(144')의 재료 조성과 동일할 수 있다.
도 15a 내지 도 15c를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(미도시)은 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 메모리 어레이 영역(100) 위에 개구들을 형성할 수 있다. 포토레지스트 층 내의 개구들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 행들로서 배열될 수 있다. 포토레지스트 층 내의 개구들의 각각의 행은 인-프로세스 희생 필라 구조체들(242, 244')의 각자의 행 위에 놓일 수 있다. 포토레지스트 층 내의 개구들의 각각의 행은 동일한 피치를 가질 수 있고, 이는 제1 수평 방향(hd1)을 따른 인-프로세스 희생 필라 구조체들(242, 244')의 피치와 동일할 수 있다. 포토레지스트 층 내의 개구들의 각각의 행은 피치의 1/2만큼 인-프로세스 희생 필라 구조체들(242, 244')의 아래에 놓인 행으로부터 제1 수평 방향(hd1)을 따라 측방향으로 오프셋될 수 있다. 포토레지스트 층 내의 각각의 개구는 인-프로세스 희생 필라 구조체들(242, 244')의 이웃하는 쌍과, 또는 인-프로세스 희생 필라 구조체(242, 244') 및 레일-형상 희생 충전 구조체(242, 144)와 중첩된다. 일 실시예에서, 포토레지스트 층 내의 각각의 개구는 인-프로세스 희생 필라 구조체들(242, 244')의 이웃하는 쌍 내의, 또는 인-프로세스 희생 필라 구조체(242, 244') 및 레일-형상 희생 충전 구조체(242, 144) 내의 에칭 중지 희생 라이너들(242)의 세그먼트들과 중첩된다.
포토레지스트 층 내의 개구들의 패턴은 패터닝된 포토레지스트 층을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 및 수직으로 교번하는 시퀀스(32, 42)를 통해 전사될 수 있다. 패터닝된 포토레지스트 층 내의 개구들 아래에 놓인 수직으로 교번하는 시퀀스(32, 42)의 부분들은 에칭되어 메모리 개구들(49)을 형성한다. 옵션적으로, 포토레지스트 층은 계단 영역 내의 추가 개구들을 포함할 수 있고, 지지 개구들(미도시)은 이방성 에칭 공정 동안 역-단차형 유전체 재료 부분(65) 및 수직으로 교번하는 시퀀스(32, 42)의 아래에 놓인 부분들을 통해 형성될 수 있다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 수직으로 교번하는 시퀀스(32, 42)의 각각의 층을 통해 형성된다.
각각의 메모리 개구는 인-프로세스 희생 필라 구조체들(242, 244')의 이웃하는 쌍 내의, 또는 인-프로세스 희생 필라 구조체(242, 244') 및 레일-형상 희생 충전 구조체(242, 144) 내의 각각의 에칭 중지 희생 라이너(242)의 세그먼트를 통과한다. 인-프로세스 희생 필라 구조체들(242, 244') 내의 각각의 에칭 중지 희생 라이너(242)는 메모리 개구들(49)을 형성하는 이방성 에칭 공정 동안 제1 수평 방향(hd2)을 따라 측방향으로 이격된 두 세그먼트들에서 에칭된다. 각각의 인-프로세스 희생 충전 재료 부분들(244')의 2개의 수직으로 연장되는 영역들은 이방성 에칭 공정에 의해 에칭될 수 있고, 인-프로세스 희생 충전 재료 부분들(244')의 각각의 나머지 부분은 본 명세서에서 희생 충전 재료 부분(244)으로 지칭된다. 또한, 인-프로세스 희생 필라 구조체들(242, 244')에 근접하게 위치된 레일-형상 희생 충전 구조체(242, 144) 내의 에칭 중지 희생 라이너(242)의 각각의 세그먼트는 이방성 에칭 공정 동안 각자의 메모리 개구(49)에 의해 절단될 수 있다.
에칭 중지 희생 라이너(242)의 나머지 부분 및 희생 충전 재료 부분(244)의 각각의 인접한 조합은 본 명세서에서 희생 필라 구조체(242, 244)로 지칭된다. 각각의 희생 필라 구조체(242, 244) 내의 희생 충전 재료 부분(244)의 두 측벽 세그먼트들은 메모리 개구들(49)에 물리적으로 노출될 수 있다. 희생 필라 구조체들(242, 244) 내의 각각의 에칭 중지 희생 라이너(242)는 교번하는 스택들(32, 42) 내의 각각의 층의 레벨들을 통해 측방향으로 연장되는 2개의 측부 개구들을 가질 수 있다. 각각의 에칭 중지 희생 라이너(242)는 한 쌍의 메모리 개구들(49)에 노출되는 2개의 측부 개구들을 구비한 U-형상의 수직 단면 프로파일을 가질 수 있다.
메모리 개구들(49)은, 교번하는 스택(32, 42)의 상부 표면으로부터 적어도 반도체 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49)의 저부에서 물리적으로 노출된 후에 반도체 재료 층(10) 내로의 오버에칭이 옵션적으로 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 깊이도 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49)의 하부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49)의 각각은 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49)은 기판 반도체 층(9)의 상부 표면까지 연장될 수 있다.
희생 필라 구조체들(242, 244), 메모리 개구들(49), 및 레일-형상 희생 충전 구조체(242, 144)의 조합은 절연 층들(32) 및 스페이서 재료 층들(예컨대 희생 재료 층들(42))의 수직으로 교번하는 시퀀스를 다수의 개별 부분들로 분할하고, 이들의 각각은 패터닝된 절연 층들(32) 및 패터닝된 스페이서 재료 층들(예컨대 패터닝된 희생 재료 층들(42))의 교번하는 스택을 구성한다. 교번하는 스택(32, 42)의 다수의 패터닝된 스트립들이 메모리 어레이 영역(100) 내에 형성되어 교번하는 스택(32, 42)의 각각의 스트립이 제1 수평 방향(hd1)을 따라 측방향으로 연장되도록 할 수 있다. 교번하는 스택(32, 42)의 다수의 측방향-연장 스트립들이 계단 영역(300) 내의 단차형 표면들을 포함하는 교번하는 스택(32, 42)의 공통 부분에 연결될 수 있다. 2개의 계단 영역들(300)이 메모리 어레이 영역(100)의 대향하는 측면 상에 위치된 경우에, 교번하는 스택들(32, 42)의 스트립들은 제2 수평 방향(hd2)을 따라 정수(예컨대 1, 2, 3 등)로 순차적으로 번호가 메겨질 수 있고, 교번하는 스택(32, 42)의 모든 홀수의 스트립들은 계단 영역들(300) 중 하나에 위치된 교번하는 스택(32, 42)의 각자의 패터닝된 부분에 연결될 수 있고, 교번하는 스택(32, 42)의 모든 짝수의 스트립들은 계단 영역들(300) 중 다른 하나에 위치된 교번하는 스택(32, 42)의 각자의 패터닝된 부분에 연결될 수 있다.
일반적으로, 희생 필라 구조체들(242, 244) 및 메모리 개구들(49)의 측방향으로 교번하는 시퀀스들이 교번하는 스택들(32, 42)을 통해 형성될 수 있다. 측방향으로 교번하는 시퀀스들의 각각은 제1 수평 방향(hd1)을 따라 연장된다. 수직으로 교번하는 시퀀스(32, 42)는 희생 필라 구조체들(242, 244) 및 메모리 개구들(49)의 측방향으로 교번하는 시퀀스들에 의해 절연 층들(32) 및 스페이서 재료 층들의 교번하는 스택들(32, 42)(예컨대 희생 재료 층들(42))로 분할될 수 있다.
도 16a 내지 도 16c를 참조하면, 도 6a 내지 도 6g의 공정 단계들이 수행되어 메모리 개구들(59)의 각각 내에 인-프로세스 메모리 개구 충전 구조체(58')를 형성할 수 있다. 메모리 개구(49) 내의 인-프로세스 메모리 필름(50') 및 인-프로세스 수직 반도체 채널(60')의 각각의 조합은 인-프로세스 메모리 스택 구조체(55')를 구성한다. 인-프로세스 메모리 스택 구조체(55')는 반도체 채널(60'), 터널링 유전체 층(56), 전하 저장 층(54)의 부분들로서 구현된 복수의 메모리 소자들, 및 차단 유전체 층(52)의 조합이다.
인-프로세스 메모리 개구 충전 구조체들(58')은 메모리 개구들(49) 내에서 희생 필라 구조체들(242, 244)의 측벽들 바로 위의 형성된다. 인-프로세스 메모리 개구 충전 구조체들(58')의 각각은 인-프로세스 메모리 필름(50') 및 인-프로세스 수직 반도체 채널(60')을 포함한다. 메모리 개구(49) 내의 인-프로세스 메모리 스택 구조체(55'), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 인-프로세스 메모리 개구 충전 구조체(58')로 지칭된다. 존재하는 경우, 각각의 지지 개구는 각자의 지지 필라 구조체로 충전될 수 있다.
각각의 인-프로세스 메모리 스택 구조체(55')는 인-프로세스 수직 반도체 채널(60')을 포함하고, 이는 다수의 반도체 채널 층들(601, 602), 및 인-프로세스 메모리 필름(50')을 포함할 수 있다. 인-프로세스 메모리 필름(50')은 인-프로세스 수직 반도체 채널(60')을 측방향으로 둘러싸는 터널링 유전체 층(56), 터널링 유전체 층(56)을 측방향으로 둘러싸는 전하 저장 영역들(전하 저장 층(54)으로서 구현됨)의 수직 스택, 및 옵션적인 차단 유전체 층(52)을 포함할 수 있다.
도 17a 내지 도 17c를 참조하면, 도 8a 내지 도 8c의 공정 단계들이 수행될 수 있다. 희생 필라 구조체들(242, 244) 및 레일-형상 희생 충전 구조체(242, 144) 내의 다양한 희생 충전 재료 부분들(144, 244)은 등방성 에칭 공정을 채용하여 에칭 중지 희생 라이너들(242) 및 인-프로세스 메모리 개구 충전 구조체들(58') 내의 최외측 층들(예컨대 차단 유전체 층들(52))에 대해 선택적으로 제거될 수 있다. 등방성 에칭 공정은 인-프로세스 메모리 필름들(50') 및 에칭 중지 희생 라이너들(242)에 대해 선택적으로 희생 충전 재료 부분들(144, 244)의 재료를 에칭한다. 따라서, 희생 필라 구조체들(242, 144)의 일부분들이 인-프로세스 메모리 개구 충전 구조체들(58')에 대해 선택적으로 제거된다.
예시적인 예에서, 희생 충전 재료 부분들(144, 244)이 보로실리케이트 유리 또는 보로포스포실리케이트 유리를 포함하는 경우, 및 에칭 중지 희생 라이너들(242)이 고밀화된 도핑되지 않은 실리케이트 유리를 포함하는 경우, 불화수소산 및 용매의 혼합물은 50보다 큰 선택도를 갖는 에칭 중지 희생 라이너들(242)의 재료에 대해 선택적으로 희생 충전 재료 부분들(144, 244)을 에칭하도록 사용될 수 있다. 공동들(143)은 희생 충전 재료 부분들(144, 244)이 제거된 체적들 내에 형성될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)을 따라 측방향으로 이격된 인-프로세스 메모리 개구 충전 구조체들(58')의 각각의 이웃하는 쌍은 공동(143)에 의해 서로로부터 측방향으로 이격될 수 있다. U-형상을 갖는 에칭 중지 희생 라이너(242) 및 인-프로세스 메모리 개구 충전 구조체들(58')의 이웃하는 쌍의 외측 측벽들은 공동(143)에 물리적으로 노출될 수 있다.
도 18a 내지 도 18d를 참조하면, 도 9a 내지 도 9d의 공정 단계들이 수행될 수 있다. 구체적으로, 제1 등방성 에칭 공정이 수행될 수 있고, 이는 인-프로세스 메모리 필름들(50')의 재료들을 에칭한다. 제1 등방성 에칭 공정은 인-프로세스 메모리 필름들(50')의 각각을 제1 메모리 필름(50A) 및 제2 메모리 필름(50B)의 각자의 쌍으로 분할한다. 제1 메모리 필름들(50A) 및 제2 메모리 필름들(50B)은 본 명세서에서 집합적으로 메모리 필름들(50)로 지칭된다. 인-프로세스 메모리 필름들(50')의 재료들은 제1 등방성 에칭 공정의 다양한 단계들 동안 등방성 에칭되고, 등방성 에칭 프론트는 인-프로세스 메모리 필름들(50')의 나머지 부분들 상에 오목한 측벽들을 형성한다. 일 실시예에서, 각각의 메모리 필름(50)은 한 쌍의 물리적으로 노출된 오목한 측벽을 가질 수 있고, 이는 본 명세서에서 제1 오목한 측벽들(131)로 지칭된다. 동일한 메모리 개구(49) 내에 위치된 제1 메모리 필름(50A) 및 제2 메모리 필름(50B)의 한 쌍의 제1 오목한 측벽들(131)은 제1 측방향 분리 거리(lsd1)만큼 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격될 수 있고, 이는 제2 수평 방향(hd2)을 따라 측방향으로 이격된 희생 재료 층들(42)의 이웃하는 쌍 사이의 최소 측방향 분리 거리보다 클 수 있다.
제2 등방성 에칭 공정이 수행될 수 있으며, 이는 인-프로세스 수직 반도체 채널들(60')의 재료들을 에칭한다. 적어도 하나의 제2 등방성 에칭제가 희생 충전 재료 부분들(144)의 제거에 의해 형성된 공동들(143) 내에 제공된다. 제2 등방성 에칭 공정은 인-프로세스 수직 반도체 채널들(60')의 각각을 제1 수직 반도체 채널(60A) 및 제2 수직 반도체 채널(60B)의 각자의 쌍으로 분할한다. 제1 수직 반도체 채널들(60A) 및 제2 수직 반도체 채널들(60B)은 본 명세서에서 집합적으로 수직 반도체 채널들(60)로 지칭된다. 인-프로세스 수직 반도체 채널들(60')의 재료들은 제2 등방성 에칭 공정 동안 등방성 에칭되고, 등방성 에칭 프론트는 인-프로세스 수직 반도체 채널들(60')의 나머지 부분들 상에 오목한 측벽들을 형성한다. 일 실시예에서, 각각의 수직 반도체 채널(60)은 한 쌍의 물리적으로 노출된 오목한 측벽을 가질 수 있고, 이는 본 명세서에서 제2 오목한 측벽들(132)로 지칭된다. 동일한 메모리 개구(49) 내에 위치된 제1 수직 반도체 채널(60A) 및 제2 수직 반도체 채널(60B)의 한 쌍의 제2 오목한 측벽들(132)은 제2 측방향 분리 거리(lsd2)만큼 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격될 수 있고, 이는 제1 측방향 분리 거리(lsd1)보다 클 수 있다.
에칭 중지 희생 라이너들(242)은 전술된 제1 등방성 에칭 공정 및 제2 등방성 에칭 공정 동안 에칭으로부터 교번하는 스택(32, 42)을 보호한다. 에칭 중지 희생 라이너들에 의한 등방성 에칭 공정들로부터의 교번하는 스택(예컨대, 실리콘 산화물 및 실리콘 질화물 층들의 교번하는 스택)의 보호가 유리한데, 그 이유는 교번하는 스택에 대한 에칭 손상을 감소시키기 때문이다.
각각의 유전체 코어(62)의 측벽의 평면 세그먼트들(133)은 제2 등방성 에칭 공정 후에 공동들(143)에 물리적으로 노출될 수 있다. 제1 메모리 필름(50A) 및 제1 수직 반도체 채널(60A)의 각각의 인접한 조합은 제1 메모리 스택 구조체(55A)를 구성한다. 제2 메모리 필름(50B) 및 제2 수직 반도체 채널(60B)의 각각의 인접한 조합은 제2 메모리 스택 구조체(55B)를 구성한다. 제1 메모리 스택 구조체들(55A) 및 제2 메모리 스택 구조체들(55B)은 집합적으로 메모리 스택 구조체들(55)로 지칭된다.
메모리 개구들(49)의 각각은 유전체 코어(62), 유전체 코어(62)의 측벽의 제1 세그먼트 상에 위치된 제1 수직 반도체 채널(60A), 유전체 코어(52)의 측벽의 제2 세그먼트 상에 위치되고 제1 수직 반도체 채널(60A)로부터 물리적으로 분리된 제2 수직 반도체 채널(50B), 제1 수직 반도체 채널(60A)과 컨택하는 제1 메모리 필름(50A), 및 제2 수직 반도체 채널(60B)과 컨택하는 제2 메모리 필름(50B)을 포함하는 각자의 메모리 개구 충전 구조체(58)를 포함한다. 유전체 코어(62)의 측벽의 제1 세그먼트 및 유전체 코어(62)의 측벽의 제2 세그먼트는 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있고, 수평 단면도에서 각각의 볼록한 프로파일을 가질 수 있다.
도 19a 내지 도 19c를 참조하면, 도 10a 내지 도 10c의 공정 단계들이 수행되어 에칭 중지 희생 라이너들(242)을 제거할 수 있다. 대안적으로, 에칭 중지 라이너들(242)은 공동들(143)이 희생 재료 층들(42)을 전기 전도성 층들(46)로 대체하는 데 사용되지 않는 경우 도 12e 및 도 12f에 도시된 구성과 유사한 최종 디바이스 내에 유지될 수 있다.
도 20을 참조하면, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 등방성 에칭제가, 예를 들어, 에칭 공정을 채용하여 공동들(143) 안으로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다.
도 21을 참조하면, 도 11a 내지 도 11c의 공정 단계들을 수행함으로써 후면 리세스들(43) 내에 그리고 공동들(143)의 주변 부분에 옵션적인 후면 차단 유전체 층, 금속성 배리어 층, 및 금속성 충전 재료가 침착될 수 있다. 복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층이 각각의 공동(143)의 측벽들 상에 형성될 수 있다.
충전되지 않은 공극이 각각의 공동(143)의 체적 내에 존재할 수 있다. 연속적인 전기 전도성 재료 층의 침착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 공동(143)의 측벽들로부터 그리고 절연 캡 층(70) 위로부터 에치백된다. 후면 리세스들(43) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조체일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다. 한 쌍의 메모리 스택 구조체들(55)이 각각의 메모리 개구(49) 내에 형성될 수 있다.
도 22a 내지 도 22d를 참조하면, 컨포멀 침착 공정에 의해 공동들(143) 내에 유전체 재료가 침착될 수 있다. 유전체 재료는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함할 수 있다. 공동들을 충전하는 유전체 재료의 부분들은 유전체 필라 구조체들(148)을 포함한다. 따라서, 희생 필라 구조체들(142, 144)이 유전체 필라 구조체들(148)과 함께 제거되는 체적. 절연 캡 층(70) 위에 놓이는 유전체 재료의 수평 부분들은 평탄화 공정(예컨대 화학적 기계적 평탄화 공정)에 의해 제거될 수 있거나, 또는 절연 캡 층(70)에 통합될 수 있다.
메모리 개구 충전 구조체들(58) 및 유전체 필라 구조체들(148)의 측방향으로 교번하는 시퀀스들은 절연 층들(32) 및 전기 전도성 층들의 교번하는 스택들을 통해 수직으로 연장될 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 메모리 개구들(49)의 각각은 유전체 코어(62), 유전체 코어(62)의 측벽의 제1 세그먼트 상에 위치된 제1 수직 반도체 채널(60A), 유전체 코어(62)의 측벽의 제2 세그먼트 상에 위치되고 제1 수직 반도체 채널(60A)로부터 물리적으로 분리된 제2 수직 반도체 채널(60B), 제1 수직 반도체 채널(60A)과 컨택하는 제1 메모리 필름(50A), 및 제2 수직 반도체 채널(60B)과 컨택하는 제2 메모리 필름(50B)을 포함하는 각자의 메모리 개구 충전 구조체(58)를 포함한다. 유전체 코어(62)는 측방향으로 교번하는 시퀀스들의 유전체 필라 구조체들(148) 중에서 한 쌍의 유전체 필라 구조체들(148)과 컨택한다.
일 실시예에서, 유전체 필라 구조체들(148)의 쌍은 유전체 코어(62)의 측벽의 제3 세그먼트와 컨택하는 제1 유전체 필라 구조체(148A); 및 유전체 코어(62)의 측벽의 제4 세그먼트와 컨택하는 제2 유전체 필라 구조체(149B)를 포함한다. 제3 세그먼트 및 제4 세그먼트는 제2 수평 방향(hd1)을 따라 측방향으로 연장된다.
일 실시예에서, 유전체 코어(62)의 측벽의 제1 세그먼트 및 유전체 코어(62)의 측벽의 제2 세그먼트는 제2 수평 방향(hd2)을 따라 측방향으로 이격되고, 수평 단면도에서 각각의 볼록한 프로파일을 갖는다.
일 실시예에서, 유전체 코어(62)와 컨택하는 유전체 필라 구조체들(148A, 148B)의 쌍은 제1 유전체 필라 구조체(148A) 및 제2 유전체 필라 구조체(148B)를 포함한다. 제1 유전체 필라 구조체(148A)는 제1 메모리 필름(50A) 및 제2 메모리 필름(50B)의 오목한 측벽들과 컨택하는 한 쌍의 제1 볼록한 측벽들(151)을 포함하고, 제1 수직 반도체 채널(60A) 및 제2 수직 반도체 채널(60B)의 오목한 측벽들과 컨택하는 한 쌍의 제2 볼록한 측벽들(152)을 포함한다. 각각의 유전체 필라 구조체(148)는 2차원 수직 평면 내에 위치되고 각자의 유전체 코어(62)와 컨택하는 평면 세그먼트(153)를 가질 수 있다.
일 실시예에서, 제1 볼록한 측벽들(151)의 쌍은 제1 측방향 분리 거리(lsd1)만큼 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격되고, 제2 볼록한 측벽들(152)의 쌍은 제1 측방향 분리 거리(lsd1)보다 큰 제2 측방향 분리 거리(lsd2)만큼 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격된다. 일 실시예에서, 전기 전도성 층(46) 중 한 쌍의 전기 전도성 층들(46)은 각자의 메모리 개구 충전 구조체(58), 제1 유전체 필라 구조체(148A), 및 제2 유전체 필라 구조체(148B)에 의해 제2 수평 방향(hd2)을 따라 측방향으로 이격된다.
일 실시예에서, 제1 메모리 필름(50A)은 메모리 개구들(49) 중 하나의 측벽과 컨택하는 외측 측벽 및 제1 메모리 필름(50A)의 균일한 두께로 인해 외측 측벽에 국부적으로 평행한 내측 측벽을 포함한다. 제1 메모리 필름(50A)의 내측 측벽의 중심 세그먼트는 제1 수직 반도체 채널(60A)의 외측 측벽과 컨택한다. 제1 메모리 필름(50A)의 내측 측벽의 주변 세그먼트는 제1 볼록한 측벽들(151)의 쌍 중 하나에 인접하고 제2 볼록한 측벽들(152)의 쌍 중 하나에 인접한 제1 유전체 필라 구조체(148A)의 측벽에 컨택한다.
일 실시예에서, 유전체 필라 구조체들(148)의 쌍의 각각은 제1 수평 평면(hd1)을 따라 연장되고, 제2 수평 방향(hd2)을 따라 측방향으로 이격된 전기 전도성 층들(46)의 이웃하는 쌍들 사이에 배치된 한 쌍의 평면 측벽들을 포함한다.
일 실시예에서, 유전체 필라 구조체들(148)의 쌍의 각각은 제2 수평 방향(hd2)을 따라 측방향으로 이격된 전기 전도성 층들(46)의 이웃하는 쌍들의 오목한 측벽들(144)과 대면, 및/또는 컨택하는 한 쌍의 볼록한 측벽들(154)을 포함한다.
일 실시예에서, 제2 수평 방향(hd2)을 따른 유전체 코어(62)의 최대 측방향 치수는 제1 수평 방향(hd1)을 따른 유전체 코어(62)의 최대 측방향 치수보다 크다. 유전체 코어(62)의 측벽의 제1 세그먼트 및 유전체 코어(62)의 측벽의 제2 세그먼트는 볼록한 표면들을 포함하고, 유전체 필라 구조체들의 쌍과 컨택하는 유전체 코어(62)의 세그먼트들은 제2 수평 방향(hd2)에 평행한 평면 수직 표면들(이는 2차원 유클리드 수직 평면들에 포함된 평면 세그먼트들(133)의 표면들일 수 있음)을 포함한다.
각각의 유전체 코어(62)는 각자의 유전체 코어(62) 주위에서 연속적으로 연장되는 측벽에 의해 측방향으로 경계지어질 수 있다. 일 실시예에서, 제1 유전체 필라 구조체(148A)는 유전체 코어(62)의 측벽의 제3 세그먼트(평면 세그먼트(133)일 수 있음)와 컨택할 수 있고, 제2 유전체 필라 구조체(148B)는 유전체 코어(62)의 측벽의 제4 세그먼트(다른 평면 세그먼트(133)일 수 있음)와 컨택할 수 있다. 제3 세그먼트 및 제4 세그먼트는 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다.
도 23a 내지 도 23c를 참조하면, 적어도 하나의 상호연결-레벨 유전체 층이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있다. 다양한 금속 상호연결 구조체들이 적어도 하나의 상호연결-레벨 및 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 다양한 금속 상호연결 구조체들은 드레인 영역들(63)의 각자의 것들의 상부 표면과 컨택하는 드레인 컨택 비아 구조체들(88), 및 전기 전도성 층들(46)의 각자의 것의 상부 표면과 컨택하는 워드 라인 컨택 비아 구조체들(86)을 포함할 수 있다. 주변 디바이스 컨택 비아 구조체들(미도시)은 역-단차형 유전체 재료 부분(65)을 통해 주변 영역(200) 내의 적어도 하나의 반도체 디바이스(700)의 각자의 노드들 상에 직접 형성될 수 있다. 금속 상호연결 구조체들은 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 드레인 컨택 비아 구조체들(88)의 각자의 서브세트와 컨택하는 비트 라인들(98)과 같은 금속 라인들을 포함할 수 있다. 또한, 금속 라인들은 워드 라인 컨택 비아 구조체들(86)에 전기 연결을 제공하는 워드-라인-연결 금속 라인들(96)을 포함할 수 있다.
한 쌍의 메모리 스택 구조체들(55A, 55B)이 각각의 메모리 개구(49) 내에 형성될 수 있다. 제1 메모리 스택 구조체(55A)가 유전체 코어(62)의 측벽의 제1 세그먼트 상에 위치될 수 있고, 메모리 개구 충전 구조체들(58) 및 유전체 필라 구조체들(148)의 측방향으로 교번하는 시퀀스의 일 측면 상에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 제1 교번하는 스택 내의 절연 층들(42)의 측벽들과 컨택할 수 있다. 제2 메모리 스택 구조체(55B)가 유전체 코어(62)의 측벽의 제2 세그먼트 상에 위치될 수 있고, 메모리 개구 충전 구조체들(58) 및 유전체 필라 구조체들(148)의 측방향으로 교번하는 시퀀스의 다른 측면 상에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 제2 교번하는 스택 내의 절연 층들(42)의 측벽들과 컨택할 수 있다. 제1 메모리 스택 구조체(55A) 및 제2 메모리 스택 구조체(55B)는 단일 메모리 개구(49) 내에 2개의 수직 NAND 스트링들을 제공한다. 제1 수직 반도체 채널(60A) 및 제2 수직 반도체 채널(60B)은 각자의 상부 단부에서 공통 드레인 영역(63)과 컨택할 수 있고, 제2 반도체 채널 층(602)의 재료일 수 있는, 유전체 코어(62) 아래에 놓인 수평 반도체 재료 부분에 의해 저부 단부에서 서로 연결될 수 있다.
일반적으로, 본 개시내용의 다양한 실시예들은 3차원 메모리 디바이스를 제공하고, 이는: 기판(9, 10) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택들을 포함하고, 교번하는 스택들(32, 46)의 각각은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 교번하는 스택들(32, 46)의 이웃하는 쌍들은 메모리 개구들(49) 및 유전체 필라 구조체들(148)의 측방향으로 교번하는 시퀀스들에 의해 제2 수평 방향을 따라 측방향으로 이격되고, 메모리 개구들(49)의 각각은 유전체 코어(62), 유전체 코어의 측벽의 제1 세그먼트(62) 상에 위치된 제1 수직 반도체 채널(60A), 유전체 코어(62)의 측벽의 제2 세그먼트 상에 위치되고 제1 수직 반도체 채널(60B)로부터 물리적으로 분리된 제2 수직 반도체 채널(60B), 제1 수직 반도체 채널(60A)과 컨택하는 제1 메모리 필름(50A), 및 제2 수직 반도체 채널(60B)과 컨택하는 제2 메모리 필름(50B)을 포함하는 각자의 메모리 개구 충전 구조체(58)를 포함하고; 유전체 코어(62)는 측방향으로 교번하는 시퀀스들의 유전체 필라 구조체들(148) 중에서 한 쌍의 유전체 필라 구조체들(148)과 컨택한다.
전술한 내용이 특정 실시예들을 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 특정한 구조 및/또는 구성을 채용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 - 는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 3차원 메모리 디바이스로서,
    기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택들 - 상기 교번하는 스택들의 각각은 제1 수평 방향을 따라 측방향으로 연장되고 상기 교번하는 스택들의 이웃하는 쌍들은 메모리 개구들 및 유전체 필라 구조체들의 측방향으로 교번하는 시퀀스들에 의해 제2 수평 방향을 따라 측방향으로 이격됨 -을 포함하고,
    여기서,
    상기 메모리 개구들의 각각은 유전체 코어, 상기 유전체 코어의 측벽의 제1 세그먼트 상에 위치된 제1 수직 반도체 채널, 상기 유전체 코어의 상기 측벽의 제2 세그먼트 상에 위치되고 상기 제1 수직 반도체 채널로부터 물리적으로 분리된 제2 수직 반도체 채널, 상기 제1 수직 반도체 채널과 컨택하는 제1 메모리 필름, 및 상기 제2 수직 반도체 채널과 컨택하는 제2 메모리 필름을 포함하는 각자의 메모리 개구 충전 구조체를 포함하고;
    상기 유전체 코어는 상기 측방향으로 교번하는 시퀀스들의 상기 유전체 필라 구조체들 중에서 한 쌍의 유전체 필라 구조체들과 컨택하는, 3차원 메모리 디바이스.
  2. 제1항에 있어서, 상기 유전체 필라 구조체들의 쌍은:
    상기 유전체 코어의 상기 측벽의 제3 세그먼트와 컨택하는 제1 유전체 필라 구조체; 및
    상기 유전체 코어의 상기 측벽의 제4 세그먼트와 컨택하는 제2 유전체 필라 구조체를 포함하고, 상기 제3 세그먼트 및 상기 제4 세그먼트는 상기 제2 수평 방향을 따라 측방향으로 연장되는, 3차원 메모리 디바이스.
  3. 제1항에 있어서, 상기 유전체 코어의 상기 측벽의 상기 제1 세그먼트 및 상기 유전체 코어의 상기 측벽의 상기 제2 세그먼트는 상기 제2 수평 방향을 따라 측방향으로 이격되고, 수평 단면도에서 각자의 볼록한 프로파일을 갖는, 3차원 메모리 디바이스.
  4. 제1항에 있어서,
    상기 유전체 코어와 컨택하는 상기 유전체 필라 구조체들의 쌍은 제1 유전체 필라 구조체 및 제2 유전체 필라 구조체를 포함하고;
    상기 제1 유전체 필라 구조체는 상기 제1 메모리 필름 및 상기 제2 메모리 필름의 오목한 측벽들과 컨택하는 한 쌍의 제1 볼록한 측벽들을 포함하고, 상기 제1 수직 반도체 채널 및 상기 제2 수직 반도체 채널의 오목한 측벽들과 컨택하는 한 쌍의 제2 볼록한 측벽들을 포함하는, 3차원 메모리 디바이스.
  5. 제4항에 있어서,
    상기 제1 볼록한 측벽들의 쌍은 제1 측방향 분리 거리만큼 상기 제2 수평 방향을 따라 서로로부터 측방향으로 이격되고;
    상기 제2 볼록한 측벽들의 쌍은 상기 제1 측방향 분리 거리보다 큰 제2 측방향 분리 거리만큼 상기 제2 수평 방향을 따라 서로로부터 측방향으로 이격된, 3차원 메모리 디바이스.
  6. 제5항에 있어서,
    상기 전기 전도성 층들 사이의 한 쌍의 전기 전도성 층들이 상기 각자의 메모리 개구 충전 구조체, 상기 제1 유전체 필라 구조체, 및 상기 제2 유전체 필라 구조체에 의해 상기 제2 수평 방향을 따라 측방향으로 이격되고;
    상기 제2 수평 방향을 따른 상기 전기 전도성 층들의 쌍 사이의 최소 측방향 분리 거리는 상기 제1 측방향 분리 거리보다 작은, 3차원 메모리 디바이스.
  7. 제4항에 있어서,
    상기 제1 메모리 필름은 상기 메모리 개구들 중 하나의 측벽과 컨택하는 외측 측벽 및 상기 외측 측벽에 국부적으로 평행한 내측 측벽을 포함하고:
    상기 제1 메모리 필름의 상기 내측 측벽의 중심 세그먼트는 상기 제1 수직 반도체 채널의 외측 측벽과 컨택하고;
    상기 제1 메모리 필름의 상기 내측 측벽의 주변 세그먼트는 상기 제1 볼록한 측벽들의 쌍 중 하나에 인접하고 상기 제2 볼록한 측벽들의 쌍 중 하나에 인접한 상기 제1 유전체 필라 구조체의 측벽과 컨택하는, 3차원 메모리 디바이스.
  8. 제1항에 있어서, 상기 유전체 필라 구조체들의 쌍의 각각은 상기 제1 수평 평면을 따라 연장되고, 상기 제2 수평 방향을 따라 측방향으로 이격된 전기 전도성 층들의 이웃하는 쌍들 사이에 배치된 한 쌍의 평면 측벽들을 포함하는, 3차원 메모리 디바이스.
  9. 제1항에 있어서, 상기 유전체 필라 구조체들의 쌍의 각각은 상기 제2 수평 방향을 따라 측방향으로 이격된 전기 전도성 층들의 이웃하는 쌍들의 오목한 측벽들과 대면하는 한 쌍의 볼록한 측벽들을 포함하는, 3차원 메모리 디바이스.
  10. 제1항에 있어서,
    상기 각자의 메모리 개구 충전 구조체는 상기 제1 수직 반도체 채널의 상부 단부 및 상기 제2 수직 반도체 채널의 상부 단부와 컨택하는 드레인 영역을 포함하고;
    상기 제1 수직 반도체 채널의 저부 단부 및 상기 제2 수직 반도체 채널의 저부 단부는 상기 각자의 메모리 개구 충전 구조체를 포함하는 상기 메모리 개구들 중 하나의 저부에, 또는 그 아래에 위치된 반도체 재료 부분과 컨택하는, 3차원 메모리 디바이스.
  11. 제1항에 있어서,
    상기 제2 수평 방향을 따른 상기 유전체 코어의 최대 측방향 치수는 상기 제1 수평 방향을 따른 상기 유전체 코어의 최대 측방향 치수보다 크고;
    상기 유전체 코어의 상기 측벽의 상기 제1 세그먼트 및 상기 유전체 코어의 상기 측벽의 상기 제2 세그먼트는 볼록한 표면들을 포함하고;
    상기 유전체 필라 구조체들의 쌍과 컨택하는 상기 유전체 코어의 세그먼트들은 상기 제2 수평 방향에 평행한 평면 수직 표면들을 포함하는, 3차원 메모리 디바이스.
  12. 제1항에 있어서,
    상기 제1 메모리 필름 및 상기 제2 메모리 필름의 각각은 전하 저장 층 및 터널링 유전체 층을 포함하는 층 스택을 포함하고;
    상기 교번하는 스택들의 각각은 각자의 교번하는 스택의 단차형 표면들을 포함하는 각자의 계단 영역을 포함하고;
    층 컨택 비아 구조체들은 상기 계단 영역들의 각각에서 상기 교번하는 스택들의 상기 전기 전도성 층들의 각자의 것의 상부 표면과 컨택하는, 3차원 메모리 디바이스.
  13. 3차원 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 연속적인 절연 층들 및 연속적인 스페이서 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계;
    상기 수직으로 교번하는 시퀀스를 통해 희생 필라 구조체들 및 메모리 개구들의 측방향으로 교번하는 시퀀스들을 형성하는 단계 - 상기 측방향으로 교번하는 시퀀스들의 각각은 제1 수평 방향을 따라 연장되고 상기 수직으로 교번하는 시퀀스는 상기 희생 필라 구조체들 및 상기 메모리 개구들의 상기 측방향으로 교번하는 시퀀스들에 의해 절연 층들 및 스페이서 재료 층들의 교번하는 스택들로 분할됨 -;
    상기 메모리 개구들 내에 인-프로세스 메모리 개구 충전 구조체들을 형성하는 단계 - 상기 인-프로세스 메모리 개구 충전 구조체들의 각각은 인-프로세스 메모리 필름 및 인-프로세스 수직 반도체 채널을 포함함 -;
    상기 인-프로세스 메모리 개구 충전 구조체들에 대해 선택적으로 상기 희생 필라 구조체들의 부분들을 제거하는 단계;
    상기 인-프로세스 메모리 필름들의 각각을 제1 메모리 필름 및 제2 메모리 필름의 각자의 쌍으로 분할하는 단계; 및
    상기 인-프로세스 수직 반도체 채널들의 각각을 제1 수직 반도체 채널 및 제2 수직 반도체 채널의 각자의 쌍으로 분할하는 단계를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 희생 필라 구조체들의 상기 부분들의 제거에 의해 형성된 공동들 내에 적어도 하나의 제1 에칭제를 제공함으로써 상기 인-프로세스 메모리 필름들의 재료들을 에칭하는 제1 에칭 공정을 수행하는 단계 - 상기 제1 에칭 공정은 상기 인-프로세스 메모리 필름들의 각각을 상기 제1 메모리 필름 및 상기 제2 메모리 필름의 상기 각자의 쌍으로 분할함 -; 및
    상기 공동들 내에 제2 에칭제를 제공함으로써 상기 인-프로세스 수직 반도체 채널들의 부분들을 에칭하는 제2 에칭 공정을 수행하는 단계 - 상기 제2 에칭 공정은 상기 인-프로세스 수직 반도체 채널들의 각각을 상기 제1 수직 반도체 채널 및 상기 제2 수직 반도체 채널의 상기 각자의 쌍으로 분할함 -인, 방법.
  15. 제14항에 있어서,
    상기 수직으로 교번하는 시퀀스를 통해 인-프로세스 희생 충전 구조체들을 형성하는 단계; 및
    상기 인-프로세스 희생 충전 구조체들의 형성 후에 상기 수직으로 교번하는 시퀀스를 통해 메모리 개구들의 어레이를 형성하는 단계를 추가로 포함하고,
    여기서,
    상기 메모리 개구들의 어레이는 상기 인-프로세스 희생 충전 구조체들의 부분들을 통해 에칭되고;
    상기 인-프로세스 희생 충전 구조체들의 나머지 부분들은 상기 희생 필라 구조체들을 포함하는, 방법.
  16. 제15항에 있어서,
    상기 방법은 상기 수직으로 교번하는 시퀀스를 통해 상기 제1 수평 방향을 따라 측방향으로 연장되는 라인 트렌치들을 형성하는 단계를 포함하고;
    상기 인-프로세스 희생 충전 구조체들은 상기 라인 트렌치들 내에 형성된 트렌치 충전 희생 구조체들을 포함하고;
    상기 희생 필라 구조체들은 상기 메모리 개구들의 형성 이후에 남은 상기 인-프로세스 희생 충전 구조체들의 부분들을 포함하는, 방법.
  17. 제15항에 있어서,
    상기 방법은 상기 수직으로 교번하는 시퀀스를 통해 개별 개구들의 2차원 어레이를 형성하는 단계를 추가로 포함하고;
    상기 인-프로세스 희생 충전 구조체들은 상기 개별 개구들의 2차원 어레이에 형성된 인-프로세스 희생 필라 구조체들을 포함하고;
    상기 희생 필라 구조체들은 상기 메모리 개구들의 형성 이후에 남은 상기 인-프로세스 희생 필라 구조체들의 부분들을 포함하는, 방법.
  18. 제13항에 있어서,
    상기 인-프로세스 희생 충전 구조체들의 각각은 절연 층들 및 스페이서 재료 층들의 상기 교번하는 스택들의 측벽들과 컨택하는 각자의 에칭 중지 라이너를 포함하고, 상기 각자의 에칭 중지 라이너에 의해 상기 교번하는 스택들 중 가장 근접한 것으로부터 측방향으로 이격된 각자의 희생 충전 재료 레일을 포함하고;
    상기 메모리 개구들은, 상기 제2 수평 방향을 따라 연장되는 메모리 개구들의 에지들이 상기 희생 충전 재료 레일들의 각자의 세그먼트를 통과하고, 상기 희생 충전 재료 레일들의 나머지 부분들의 측벽들이 상기 메모리 개구들에 물리적으로 노출되도록 형성되는, 방법.
  19. 제18항에 있어서,
    상기 인-프로세스 메모리 개구 충전 구조체들은 상기 희생 충전 재료 레일들의 나머지 부분들의 상기 측벽들 상에 직접 형성되고;
    상기 방법은 상기 인-프로세스 메모리 필름들 및 상기 에칭 중지 라이너들에 대해 선택적으로 상기 희생 충전 재료 레일들의 재료를 에칭하는 선택적 에칭 공정을 채용하여, 상기 인-프로세스 메모리 개구 충전 구조체들의 형성 후에 상기 희생 충전 재료 레일들의 상기 나머지 부분들을 제거하는 단계를 추가로 포함하는, 방법.
  20. 제19항에 있어서,
    상기 연속적인 스페이서 재료 층들은 희생 재료를 포함하고;
    상기 방법은:
    상기 희생 필라 구조체들의 제거 후에 상기 스페이서 재료 층들을 전기 전도성 층들로 대체하는 단계; 및
    상기 희생 필라 구조체들이 제거된 체적들을 유전체 필라 구조체들로 충전하는 단계를 추가로 포함하는, 방법.
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