CN112614845A - 存储器的制作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 230000000149 penetrating effect Effects 0.000 claims abstract description 18
- 238000003491 array Methods 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 17
- 230000009977 dual effect Effects 0.000 claims description 16
- 239000003989 dielectric material Substances 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 111
- 238000010586 diagram Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000010893 electron trap Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
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Abstract
本发明提供了一种存储器的制作方法。该制作方法包括以下步骤：提供衬底，衬底上具有双堆叠结构，双堆叠结构中具有贯穿至衬底的多个沟道孔阵列，各沟道孔阵列包括多排沿第一方向分布的沟道孔；位于沟道孔阵列中部的任意一排沟道孔作为待刻蚀沟道孔列，减薄待刻蚀沟道孔列中间隔各沟道孔的双堆叠结构，形成顶部选择栅开口；在沟道孔中形成沟道结构，并在顶部选择栅开口中形成顶部选择栅切线。通过将形成顶部选择栅切线的步骤移到形成贯穿双堆叠结构的沟道孔的之后，避免了形成顶部选择栅切线的工艺对形成沟道孔的工艺的影响，从而避免了沟道孔变形或倾斜，提高了器件的产率。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种存储器的制作方法。
背景技术
为了不断提高存储器密度容量，并且缩小存储器关键尺寸具有一定物理限制，因此，很多存储器设计与生产厂商改变了传统的2D集成模式，采用三维堆叠技术提高NAND闪存存储器的存储密度。
在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在硅衬底上形成牺牲层和隔离层交替层叠的堆叠结构，并对堆叠结构刻蚀形成沟道(Channel Hole，CH)，在沟道中形成存储结构后，在堆叠结构中形成栅极隔槽(Gate Line Slit，GLS)，然后去除牺牲层以填充与存储结构接触的栅极。
随着垂直堆叠层数的逐渐增加，不仅难以保证堆叠结构的厚度精确性和均匀性，且高深宽比沟道的刻蚀难度也逐渐提升，从而易产生沟道扩孔(bowing)、歪斜(twisting)等问题。为了解决上述问题，现有技术中提出了双次堆叠技术(double stacking)，即分为两次沉积堆叠结构与沟道，由于每一次沉积的堆叠结构的层数相比于单次堆叠少，而且刻蚀沟道的深度较浅，从而有利于良率的提升。
目前，在64层的3D NAND存储器中，通常在相邻两个栅极隔槽之间设置9行沟道，这9行沟道对应于一个顶部选择栅极(Top Select Gate，TSG)，称为“9孔沟道阵列(9HoleArray Channel Hole)”。在9孔沟道阵列中，通常顶部选择栅极通过1个顶部选择栅切线(Top Select Gate Cut，TSG Cut)而被分割为两部分，顶部选择栅切线一般由绝缘的氧化物材料形成，以作为顶部选择栅极的阻挡沟道使用。
然而，上述顶部选择栅切线形成于上沟道通孔(Up Channel Hole，UCH)之前，形成顶部选择栅切线的工艺会导致衬底中的应力分布不均，从而导致衬底及其上的堆叠结构变形，进而会导致形成的上沟道通孔变形或倾斜，最终会影响导致器件性能，导致产率降低。
发明内容
本发明的主要目的在于提供一种存储器的制作方法，以解决现有技术中存储器的制作工艺导致产率较低的问题。
为了实现上述目的，本发明提供了一种存储器的制作方法，包括以下步骤：提供衬底，衬底上具有双堆叠结构，双堆叠结构中具有贯穿至衬底的多个沟道孔阵列，各沟道孔阵列包括多排沿第一方向分布的沟道孔；位于沟道孔阵列中部的任意一排沟道孔作为待刻蚀沟道孔列，减薄待刻蚀沟道孔列中间隔各沟道孔的双堆叠结构，形成顶部选择栅开口；在沟道孔中形成沟道结构，并在顶部选择栅开口中形成顶部选择栅切线。
进一步地，沟道孔阵列包括N排沟道孔，当N为奇数时，待刻蚀沟道孔列为第/2排沟道孔；当N为偶数时，待刻蚀沟道孔列为第N/2排或第N/2+1排沟道孔。
进一步地，制作方法包括在衬底上形成具有沟道孔阵列的双堆叠结构的步骤：在衬底上形成第一堆叠结构，形成贯穿第一堆叠结构至衬底的下沟道通孔阵列，下沟道通孔阵列包括多排沿第一方向分布的第一沟道通孔，在各第一沟道通孔中形成填充层；在第一堆叠结构上形成第二堆叠结构，形成贯穿第二堆叠结构至填充层的上沟道通孔阵列，上沟道通孔阵列包括与第一沟道通孔一一对应的第二沟道通孔，在形成沟道结构和顶部选择栅切线的步骤之前，制作方法还包括以下步骤：去除填充层，以将第一沟道通孔与第二沟道通孔一一连通形成沟道孔。
进一步地，形成顶部选择栅开口的步骤包括：在第二堆叠结构上覆盖光刻胶，部分光刻胶填充于第二沟道通孔中；图形化光刻胶；以剩余的光刻胶为掩膜对第二堆叠结构进行刻蚀，形成顶部选择栅开口，并去除剩余的光刻胶。
进一步地，图形化光刻胶的步骤包括：去除位于待刻蚀沟道孔列中及其上方的光刻胶，以及去除待刻蚀沟道孔列中相邻的第二沟道通孔之间的第二堆叠结构上的光刻胶。
进一步地，第一堆叠结构包括沿远离衬底的方向交替层叠的第一牺牲层和第一隔离层；第二堆叠结构包括沿远离衬底的方向交替层叠的第二牺牲层和第二隔离层。
进一步地，在形成沟道结构和顶部选择栅切线的步骤之后，制作方法还包括以下步骤：形成贯穿双堆叠结构至衬底的栅极隔槽；置换第一牺牲层和第二牺牲层为栅极层；在栅极隔槽中形成共源极，以使共源极与栅极接触。
进一步地，形成沟道结构的步骤包括：在沟道孔的侧壁上顺序形成栅电介质层和沟道层，栅电介质层位于沟道层和双堆叠结构之间。
进一步地，形成沟道结构的步骤还包括：在沟道孔中填充介电材料，以形成被沟道层包裹的介电填充层。
进一步地，在形成顶部选择栅切线的步骤中，同时向沟道孔和顶部选择栅开口中填充介电材料，以在沟道孔中形成被沟道层包裹的介电填充层，并在选择栅开口中形成顶部选择栅切线。
应用本发明的技术方案，提供了一种存储器的制作方法，该制作方法中在提供具有沟道孔的双堆叠结构之后，以位于沟道孔阵列中部的任意一排沟道孔作为待刻蚀沟道孔列，使待刻蚀沟道孔列中各沟道孔的顶部连通，以形成位于双堆叠结构表面的顶部选择栅开口，然后在沟道孔中形成沟道结构，并在顶部选择栅开口中形成顶部选择栅切线，从而通过将形成顶部选择栅切线的步骤移到形成贯穿双堆叠结构的沟道孔的之后，避免了形成顶部选择栅切线的工艺对形成沟道孔的工艺的影响，从而避免了沟道孔变形或倾斜，提高了器件的产率。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的存储器的制作方法中，提供具有双堆叠结构的衬底后的基体的局部俯视结构示意图，其中，双堆叠结构中具有贯穿至衬底的多个沟道孔阵列，各沟道孔阵列包括多排沿第一方向分布的沟道孔；
图2示出了图1所示的基体沿A方向的局部剖面结构示意图；
图3示出了图1所示的基体沿B方向的局部剖面结构示意图；
图4示出了在图2所示的双堆叠结构中的第二堆叠结构上覆盖光刻胶并将将光刻胶图形化后基体的局部剖面结构示意图；
图5示出了在图3所示的双堆叠结构中的第二堆叠结构上覆盖光刻胶并将将光刻胶图形化后基体的局部剖面结构示意图；
图6示出了以图4所示的光刻胶为掩膜对第二堆叠结构以形成顶部选择栅开口后基体的局部剖面结构示意图；
图7示出了以图5所示的光刻胶为掩膜对第二堆叠结构以形成顶部选择栅开口后基体的局部剖面结构示意图；
图8示出了在图6所示的沟道孔的侧壁上形成栅电介质层和沟道层后基体的局部剖面结构示意图；
图9示出了在图7所示的沟道孔的侧壁上形成栅电介质层和沟道层后基体的局部剖面结构示意图；
图10示出了在图8所示的沟道孔中形成介电填充层后基体的局部剖面结构示意图，其中，栅电介质层位于沟道层和双堆叠结构之间；
图11示出了在图9所示的沟道孔中形成介电填充层后基体的局部剖面结构示意图，其中，栅电介质层位于沟道层和双堆叠结构之间；
图12示出了去除位于图11所示的双堆叠结构上的栅电介质层、沟道层和介电填充层后基体的局部剖面结构示意图，其中，栅电介质层位于沟道层和双堆叠结构之间；
图13示出了图11所示的基体中A方向上的局部俯视结构示意图。
其中，上述附图包括以下附图标记：
10、第一堆叠结构；110、第一牺牲层；120、第一隔离层；20、第二堆叠结构；210、第二牺牲层；220、第二隔离层；30、沟道孔；310、第一沟道通孔；320、第二沟道通孔；40、外延层；50、填充层；60、光刻胶；70、顶部选择栅开口；80、沟道结构；810、栅电介质层；820、沟道层；830、介电填充层；90、顶部选择栅切线；100、衬底；200、共源极；300、介电材料。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，上述顶部选择栅切线形成于上沟道通孔(Up ChannelHole，UCH)之前，形成顶部选择栅切线的工艺会导致衬底中的应力分布不均，从而导致衬底及其上的堆叠结构变形，进而会导致形成的上沟道通孔变形或倾斜，最终会影响导致器件性能，导致产率降低。
本发明的发明人针对上述问题进行研究，提出了一种存储器的制作方法，包括以下步骤：
提供衬底，衬底上具有双堆叠结构，双堆叠结构中具有贯穿至衬底的多个沟道孔阵列，各沟道孔阵列包括多排沿第一方向分布的沟道孔；
位于沟道孔阵列中部的任意一排沟道孔作为待刻蚀沟道孔列，减薄待刻蚀沟道孔列中间隔各沟道孔的双堆叠结构，以形成顶部选择栅开口；
在沟道孔中形成沟道结构，并在顶部选择栅开口中形成顶部选择栅切线。
上述制作方法中提供具有沟道孔的双堆叠结构之后，以位于沟道孔阵列中部的任意一排沟道孔作为待刻蚀沟道孔列，使待刻蚀沟道孔列中各沟道孔的顶部连通，以形成位于双堆叠结构表面的顶部选择栅开口，然后在沟道孔中形成沟道结构，并在顶部选择栅开口中形成顶部选择栅切线，从而通过将形成顶部选择栅切线的步骤移到形成贯穿双堆叠结构的沟道孔的之后，避免了形成顶部选择栅切线的工艺对形成沟道孔的工艺的影响，从而避免了沟道孔变形或倾斜，提高了器件的产率。
下面将结合附图更详细地描述根据本发明提供的存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供衬底100，衬底100上具有双堆叠结构，双堆叠结构中具有贯穿至衬底100的多个沟道孔阵列，各沟道孔阵列包括多排沿第一方向分布的沟道孔30，如图1所示。第一方向为图1中的A方向，虚线部分为待刻蚀沟道孔列。
上述衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，衬底100为P型Si衬底。
上述沟道孔阵列中的相邻两排沟道孔30可以交错分布，如图1所示。沟道孔阵列包括N排沟道孔30，当N为奇数时，待刻蚀沟道孔列可以为沿第一方向的第(N+1)/2排沟道孔30；当N为偶数时，待刻蚀沟道孔列可以为沿第一方向的第N/2排或第N/2+1排沟道孔30。
在一种优选的实施方式中，本发明的上述制作方法包括在衬底100上形成具有沟道孔阵列的双堆叠结构的步骤：在衬底100上形成第一堆叠结构10，形成贯穿第一堆叠结构10至衬底100的下沟道通孔阵列，下沟道通孔阵列包括多排沿第一方向分布的第一沟道通孔310，在各第一沟道通孔310中形成填充层50；在第一堆叠结构10上形成第二堆叠结构20，形成贯穿第二堆叠结构20至填充层50的上沟道通孔阵列，上沟道通孔阵列包括与第一沟道通孔310一一对应的第二沟道通孔320，如图2所示。
上述半导体器件可以为三维NAND存储器，此时，上述第一堆叠结构10可以由第一牺牲层110和第一隔离层120堆叠而成，上述第二堆叠结构20可以由第二牺牲层210和第二隔离层220堆叠而成，如图2和图3所示，通过本发明上述存储器的制作方法形成位于第一堆叠结构10中的第一沟道通孔310，以及形成位于第二堆叠结构20中的第二沟道通孔320，第一沟道通孔310和第二沟道通孔320连通形成沟道孔30，用于形成存储结构，上述第一牺牲层110和上述第二牺牲层210需要在后续制作工艺中被去除，并在去除第一牺牲层110以及第二牺牲层210的区域形成与存储结构接触的栅极结构。
在上述步骤中，第一隔离层120、第一牺牲层110、第二牺牲层210和第二隔离层220可以采用沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述第一牺牲层110、上述第一隔离层120、上述第二牺牲层210和上述第二隔离层220的层数，上述第一隔离层120和上述第二隔离层220可以为SiO2，上述第一牺牲层110和上述第二牺牲层210可以为SiN，但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述第一牺牲层110、上述第一隔离层120、上述第二牺牲层210和上述第二隔离层220的种类进行合理选取。
在上述步骤中，可以通过一步刻蚀工艺，先后形成贯穿第一堆叠结构10的第一沟道通孔310以及位于衬底100中并与上述第一沟道通孔310连通的凹槽，当上述衬底100为硅衬底时，上述凹槽可以为硅槽；此时，在沉积形成上述填充层50之前，先在凹槽表面进行选择性外延生长，以在第一沟道通孔310底部和凹槽中形成外延层40，如图2和图3所示。
在提供具有双堆叠结构的衬底100的步骤之后，位于沟道孔阵列中部的任意一排沟道孔30作为待刻蚀沟道孔列，减薄待刻蚀沟道孔列中间隔各沟道孔的双堆叠结构，形成顶部选择栅开口70，如图4至图7所示。
当前述步骤中形成有位于第一沟道通孔中的填充层50时，在形成沟道结构80和顶部选择栅切线90的步骤之前，需要去除填充层50，以将第一沟道通孔310与第二沟道通孔320一一连通形成沟道孔30。
在一种优选的实施方式中，形成顶部选择栅开口70的步骤包括：在第二堆叠结构20上覆盖光刻胶60，部分光刻胶60填充于第二沟道通孔320中；将光刻胶60图形化，以去除位于待刻蚀沟道孔列中及其上方的光刻胶60，同时去除位于待刻蚀沟道孔列中相邻第二沟道通孔320之间的第二堆叠结构20上方的光刻胶60，如图4和图5所示；以剩余的光刻胶60为掩膜对第二堆叠结构20进行刻蚀，以形成顶部选择栅开口70，并去除剩余的光刻胶60，如图6和图7所示。
在形成位于双堆叠结构表面的顶部选择栅开口70的步骤之后，在沟道孔30中形成沟道结构80，并在顶部选择栅开口70中形成顶部选择栅切线90，如图8至图11所示。
上述沟道结构80可以包括沟道层820和栅电介质层810，形成上述沟道结构80的步骤包括：通过沉积工艺在沟道孔30的侧壁沉积形成栅电介质层810，如图8和图9所示；然后通过沉积工艺在栅电介质层810表面半导体材料，以形成沟道层820，使栅电介质层810位于沟道层820和双堆叠结构之间，如图10和图11所示。
在一种优选的实施方式中，形成上述栅电介质层810的步骤包括：在沟道孔30的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层和隧穿层。
上述沟道结构80还可以包括填充于沟道孔30中的介电填充层830，介电填充层830位于沟道层820远离栅电介质层810的一侧，如图10和图11所示。此时，形成上述沟道结构80的步骤还包括：在沟道孔30中填充介电材料，以形成被沟道层820包裹的介电填充层830。
本领域技术人员可以对上述栅电介质层810中上述各功能层材料、沟道层820以及介电填充层的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电子捕获层的材料可以为SiN，隧穿层和介电填充层的材料可以为SiO2，沟道层820的材料可以为多晶硅。本领域技术人员可以采用现有技术中常规的沉积工艺形成上述沟道结构80，在此不再赘述。
在一种优选的实施方式中，同时向沟道孔30和顶部选择栅开口70中填充介电材料300，以在沟道孔30中形成被沟道层820包裹的介电填充层830，并在顶部选择栅开口70中形成顶部选择栅切线90，如图10至图13所示。
为了形成上述顶部选择栅切线90，在沉积介电材料300的步骤之后，形成上述沟道结构80的步骤还可以包括去除位于顶部选择栅开口70上方的栅电介质层810、沟道层820和介电填充层830，如图12所示。
在形成上述沟道结构80的步骤之后，本发明的上述制作方法还可以包括以下步骤：形成贯穿双堆叠结构至衬底100的栅极隔槽；置换第一牺牲层110和第二牺牲层210为栅极层；在栅极隔槽中形成共源极200，以使共源极200与栅极接触，如图1所示。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
上述制作方法中在提供具有沟道孔的双堆叠结构之后，以位于沟道孔阵列中部的任意一排沟道孔作为待刻蚀沟道孔列，使待刻蚀沟道孔列中各沟道孔的顶部连通，以形成位于双堆叠结构表面的顶部选择栅开口，然后在沟道孔中形成沟道结构，并在顶部选择栅开口中形成顶部选择栅切线，从而通过将形成顶部选择栅切线的步骤移到形成贯穿双堆叠结构的沟道孔的之后，避免了形成顶部选择栅切线的工艺对形成沟道孔的工艺的影响，从而避免了沟道孔变形或倾斜，提高了器件的产率。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种存储器的制作方法，其特征在于，包括以下步骤：
提供衬底，所述衬底上具有双堆叠结构，所述双堆叠结构中具有贯穿至所述衬底的多个沟道孔阵列，各所述沟道孔阵列包括多排沿第一方向分布的沟道孔；
位于所述沟道孔阵列中部的任意一排所述沟道孔作为待刻蚀沟道孔列，减薄所述待刻蚀沟道孔列中间隔各所述沟道孔的所述双堆叠结构，形成顶部选择栅开口；
在所述沟道孔中形成沟道结构，并在所述顶部选择栅开口中形成顶部选择栅切线。
2.根据权利要求1所述的制作方法，其特征在于，所述沟道孔阵列包括N排所述沟道孔，当所述N为奇数时，所述待刻蚀沟道孔列为第/2排所述沟道孔；
当所述N为偶数时，所述待刻蚀沟道孔列为第N/2排或第N/2+1排所述沟道孔。
3.根据权利要求1或2所述的制作方法，其特征在于，所述制作方法包括在所述衬底上形成具有所述沟道孔阵列的所述双堆叠结构的步骤：
在所述衬底上形成第一堆叠结构，形成贯穿所述第一堆叠结构至所述衬底的下沟道通孔阵列，所述下沟道通孔阵列包括多排沿第一方向分布的第一沟道通孔，在各所述第一沟道通孔中形成填充层；
在所述第一堆叠结构上形成第二堆叠结构，形成贯穿所述第二堆叠结构至所述填充层的上沟道通孔阵列，所述上沟道通孔阵列包括与所述第一沟道通孔一一对应的第二沟道通孔，
在形成所述沟道结构和所述顶部选择栅切线的步骤之前，所述制作方法还包括以下步骤：
去除所述填充层，以将所述第一沟道通孔与所述第二沟道通孔一一连通形成所述沟道孔。
4.根据权利要求3所述的制作方法，其特征在于，形成所述顶部选择栅开口的步骤包括：
在所述第二堆叠结构上覆盖光刻胶，部分所述光刻胶填充于所述第二沟道通孔中；
图形化所述光刻胶；
以剩余的所述光刻胶为掩膜对所述第二堆叠结构进行刻蚀，形成所述顶部选择栅开口，并去除剩余的所述光刻胶。
5.根据权利要求4所述的制作方法，其特征在于，图形化所述光刻胶的步骤包括：
去除位于所述待刻蚀沟道孔列中及其上方的所述光刻胶，以及去除所述待刻蚀沟道孔列中相邻的所述第二沟道通孔之间的所述第二堆叠结构上的所述光刻胶。
6.根据权利要求4所述的制作方法，其特征在于，
所述第一堆叠结构包括沿远离所述衬底的方向交替层叠的第一牺牲层和第一隔离层；
所述第二堆叠结构包括沿远离所述衬底的方向交替层叠的第二牺牲层和第二隔离层。
7.根据权利要求6所述的制作方法，其特征在于，在形成所述沟道结构和所述顶部选择栅切线的步骤之后，所述制作方法还包括以下步骤：
形成贯穿所述双堆叠结构至所述衬底的栅极隔槽；
置换所述第一牺牲层和所述第二牺牲层为栅极层；
在所述栅极隔槽中形成共源极，以使所述共源极与所述栅极接触。
8.根据权利要求1或2所述的制作方法，其特征在于，形成所述沟道结构的步骤包括：
在所述沟道孔的侧壁上顺序形成栅电介质层和沟道层，所述栅电介质层位于所述沟道层和所述双堆叠结构之间。
9.根据权利要求8所述的制作方法，其特征在于，形成所述沟道结构的步骤还包括：
在所述沟道孔中填充介电材料，以形成被所述沟道层包裹的介电填充层。
10.根据权利要求9所述的制作方法，其特征在于，在形成所述顶部选择栅切线的步骤中，同时向所述沟道孔和所述顶部选择栅开口中填充介电材料，以在所述沟道孔中形成被所述沟道层包裹的所述介电填充层，并在所述选择栅开口中形成所述顶部选择栅切线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011483092.5A CN112614845B (zh) | 2020-12-15 | 2020-12-15 | 存储器的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011483092.5A CN112614845B (zh) | 2020-12-15 | 2020-12-15 | 存储器的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112614845A true CN112614845A (zh) | 2021-04-06 |
| CN112614845B CN112614845B (zh) | 2024-05-07 |
Family
ID=75239407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011483092.5A Active CN112614845B (zh) | 2020-12-15 | 2020-12-15 | 存储器的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112614845B (zh) |
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| CN112614845B (zh) | 2024-05-07 |
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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