CN111370421A

CN111370421A - 三维存储器及其制备方法

Info

Publication number: CN111370421A
Application number: CN202010195139.1A
Authority: CN
Inventors: 吴林春; 张坤
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2020-03-19
Filing date: 2020-03-19
Publication date: 2020-07-03
Anticipated expiration: 2040-03-19
Also published as: CN111370421B

Abstract

本申请提供一种三维存储器及其制备方法。三维存储器包括：衬底；外延层，所述外延层设于所述衬底上；堆叠结构，所述堆叠结构包括多个层叠于所述外延层上的绝缘层/栅极层交叠层；多排沟道结构，每排所述沟道结构包括多个间隔排列的NAND串，每个所述NAND串贯穿所述堆叠结构和所述外延层；栅缝隙孔结构，所述栅缝隙孔结构位于任意相邻两排所述沟道结构之间并贯穿所述堆叠结构，且部分位于所述外延层。本申请解决了现有的三维存储器的外延层在制作工艺中容易形成空隙，影响三维存储器的电性能的问题。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体技术领域，特别涉及一种三维存储器及其制备方法。

背景技术

三维存储器是实现数据在三维空间中的存储和传递，大幅提高存储设备的存储能力的存储器。现有的三维存储器的外延层在制作工艺中容易形成空隙，影响三维存储器的电性能。

发明内容

本申请提供一种三维存储器及其制备方法，解决了现有的三维存储器的外延层在制作工艺中容易形成空隙，影响三维存储器的电性能的问题。

本申请提供一种三维存储器，包括：

衬底；

外延层，所述外延层设于所述衬底上；

堆叠结构，所述堆叠结构包括多个层叠于所述外延层上的绝缘层/栅极层交叠层；

多排沟道结构，每排所述沟道结构包括多个间隔排列的NAND串，每个所述NAND串贯穿所述堆叠结构和所述外延层；

栅缝隙孔结构，所述栅缝隙孔结构位于任意相邻两排所述沟道结构之间并贯穿所述堆叠结构，且部分位于所述外延层。

其中，所述三维存储器还包括栅缝隙结构，所述栅缝隙结构位于所述多排沟道结构的两侧并贯穿所述堆叠结构，且部分位于所述外延层。

其中，所述三维存储器还包括顶部选择栅切口，所述顶部选择栅切口位于任意相邻两排所述沟道结构之间，并穿过所述堆叠结构的部分，所述栅缝隙孔结构设于所述顶部选择栅切口并贯穿所述顶部选择栅切口。

其中，所述栅缝隙孔结构为多个，多个所述栅缝隙孔结构间隔并排设于所述顶部选择栅切口。

其中，所述栅缝隙孔结构的横截面为圆形或方形。

其中，所述沟道结构为12排，每4排所述沟道结构之间形成有所述顶部选择栅切口及多个所述栅缝隙孔结构。

本申请还提供一种三维存储器的制备方法，包括：

提供半导体结构，所述半导体结构包括衬底和设于所述衬底上的堆叠结构，NAND串贯穿所述堆叠结构；

在所述半导体结构上形成栅缝隙孔，所述栅缝隙孔贯穿所述堆叠结构；

通过所述栅缝隙孔将所述堆叠结构靠近所述衬底侧的牺牲层替换形成外延层。

其中，在形成所述栅缝隙孔的同时形成栅缝隙。

其中，在通过所述栅缝隙孔形成所述外延层的同时，还通过所述栅缝隙形成所述外延层。

其中，形成所述外延层之后，所述方法还包括通过所述栅缝隙孔和所述栅缝隙将所述堆叠结构中的其他牺牲层替换成栅极层。

其中，形成所述外延层的方法包括：

通过所述栅缝隙孔和所述栅缝隙去除所述堆叠结构靠近所述衬底侧的牺牲层，形成空隙；

通过所述栅缝隙孔和所述栅缝隙在所述空隙中形成外延层。

其中，在形成所述栅缝隙孔之前，在所述半导体结构上形成顶部选择栅切口，所述顶部选择栅切口贯穿部分所述堆叠结构，在所述半导体结构上形成所述栅缝隙孔具体为在所述顶部选择栅切口上形成所述栅缝隙孔，所述栅缝隙孔贯穿所述顶部选择栅切口和所述堆叠结构。

其中，所述栅缝隙孔为多个，多个所述栅缝隙孔间隔并排设于所述顶部选择栅切口上。

其中，所述栅缝隙孔的横截面为圆形或方形。

其中，将所述堆叠结构中的所述牺牲层替换成所述栅极层之后，在所述栅缝隙和所述栅缝隙孔中形成导电结构。

本申请的所述栅缝隙孔结构位于任意相邻两排所述沟道结构之间并贯穿所述堆叠结构，以便于在形成横向延伸的外延层结构时，通过位于两栅缝隙结构之间的用于容纳栅缝隙孔结构的栅缝隙孔作为进料通道，从而增加了形成外延层的原料的进料通道，以使形成外延层的原料能从位于不同位置的通道进入，从而保证形成的外延层不会产生由于进料通道单一而存在的原料不容易进入远离通道的位置，而出现空隙的情况。也就是说，本申请通过设置栅缝隙孔结构，以提供更多进料通道，以使避免形成的外延层中部存在空隙，有效提高三维存储器的电性能。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术中的三维存储器的俯视结构示意图。

图2是图1所示的三维存储器在A-A方向的剖面结构示意图。

图3是本申请实施例提供的一种三维存储器的俯视结构示意图。

图4是图3所示的三维存储器在B-B方向的剖面结构示意图。

图5是本申请实施例提供的一种三维存储器的制备方法的流程示意图。

图6是图5提供的制备方法的具体流程示意图。

图7-图8是图6所示的制备方法的具体工艺示意图。

图9-图16是图5所示的制备方法的具体工艺示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参阅图1和图2，图1为相关技术中的三维存储器100的俯视结构示意图，图2为图1所示的三维存储器100在A-A方向的剖面结构示意图。三维存储器100包括NAND串21的阵列和多个平行栅缝隙结构40，栅缝隙结构40其将NAND串21的阵列分成不同的存储区域(例如，存储块)。三维存储器100还包括多个与栅缝隙结构40平行顶部选择栅切口30，其将不同区域中的NAND串21的顶部选择栅之间的电连接分隔开。如图1所示，每个栅缝隙结构40和顶部选择栅切口30在平面图中(平行于晶圆平面)以直线图案沿字线方向横向延伸。

图1中的三维存储器100在两栅缝隙结构40(gate line slit，GLS)之间具有14行由多个NAND串21间隔排列而成的沟道孔结构。每4行沟道孔结构之间的一行沟道孔结构与顶部选择栅切口30重合。如图2所示，在形成横向延伸的外延层13结构时，仅仅通过两侧的容纳栅缝隙结构40的栅缝隙作为进料通道，容易导致外延层在中部产生空隙，影响三维存储器100的电性能。同时，两个顶部选择栅切口30之间的牺牲层122由于顶部选择栅切口30的阻挡，在通过容纳栅缝隙结构40的栅缝隙灌腐蚀液时，腐蚀液被顶部选择栅切口30挡住，无法将两个顶部选择栅切口30之间的牺牲层122部分替换成栅极层123，导致位于该牺牲层122中的NAND串21无法被控制，从而限制了三维存储器100的存储容量。

请参阅图3和图4，图3是本申请实施例提供的一种三维存储器100的俯视结构示意图。图4是图3所示的三维存储器100在B-B方向的剖面结构示意图。

三维存储器100包括衬底11、外延层13、堆叠结构12、多排沟道结构20、栅缝隙孔结构50和栅缝隙结构40。所述外延层13连接在所述衬底11和所述堆叠结构12之间，所述堆叠结构12包括多个层叠于所述衬底11上的绝缘层121/栅极层123交叠层，每排所述沟道结构20包括多个间隔排列的NAND串21，每个所述NAND串21贯穿所述堆叠结构12和所述外延层13，所述栅缝隙孔结构50位于任意相邻两排所述沟道结构之间并贯穿所述堆叠结构12，且部分位于所述外延层13，也就是说，所述栅缝隙孔结构50部分伸入所述外延层13并未贯穿所述外延层13。所述栅缝隙结构40位于所述多排沟道结构20的两侧并贯穿所述堆叠结构12，且部分位于所述外延层13，即栅缝隙结构40部分伸入所述外延层13并未贯穿所述外延层13。

本申请的所述栅缝隙孔结构50位于任意相邻两排所述沟道结构之间并贯穿所述堆叠结构，在形成横向延伸的外延层13结构时，可同时通过位于两侧的容纳栅缝隙结构40的栅缝隙作为进料通道，以及通过位于两栅缝隙结构40之间的用于容纳栅缝隙孔结构50的栅缝隙孔作为进料通道，从而增加了形成外延层13的原料的进料通道，以使形成外延层13的原料能从位于不同位置的通道进入，从而保证形成的外延层13不会产生由于进料通道单一而存在的原料不容易进入远离通道的位置，而出现空隙的情况。也就是说，本申请通过设置栅缝隙孔结构50，以提供更多进料通道，以使避免形成的外延层13中部存在空隙，有效提高三维存储器100的电性能。

所述三维存储器100还包括顶部选择栅切口30，所述顶部选择栅切口30位于任意相邻两排所述沟道结构20之间，并穿过所述堆叠结构12的部分，所述栅缝隙孔结构50设于所述顶部选择栅切口30并贯穿所述顶部选择栅切口30。本申请的所述栅缝隙孔结构50设于所述顶部选择栅切口30并贯穿所述顶部选择栅切口30和所述堆叠结构12，以便于在形成所述栅缝隙孔结构50的过程中，通过容纳所述栅缝隙孔结构50的栅缝隙孔将所述堆叠结构12中的牺牲层替换成栅极层123，使得位于顶部选择栅切口30之间的牺牲层部分也能替换成栅极层123，从而位于两顶部选择栅切口30之间的NAND串21能够被控制，进而提高三维存储器100的存储容量。

本实施例中，所述沟道结构20为12排，每4排所述沟道结构20之间形成有所述顶部选择栅切口30及多个所述栅缝隙孔结构50。换言之，所述栅缝隙孔结构50为多个，多个所述栅缝隙孔结构50间隔并排设于所述顶部选择栅切口30，即，多个所述栅缝隙孔结构50形成排，并与所述顶部选择栅切口30重合。所述栅缝隙孔结构50的横截面为圆形。当然，其他实施例中，沟道结构20还可以是4n排，则顶部选择栅切口30为n-1个，n为大于0的自然数。或者，任意几排所述沟道结构20之间形成有所述顶部选择栅切口30及多个所述栅缝隙孔结构50。所述栅缝隙孔结构50的横截面还可以为方形或者其他形状。

本申请提供的三维存储器100的所述栅缝隙孔结构50位于任意相邻两排所述沟道结构之间并贯穿所述堆叠结构，通过位于两栅缝隙结构40之间的用于容纳栅缝隙孔结构50的栅缝隙孔作为进料通道，从而增加了形成外延层13的原料的进料通道，以使形成外延层13的原料能从位于不同位置的通道进入，从而保证形成的外延层13不会产生由于进料通道单一而存在的原料不容易进入远离通道的位置，而出现空隙的情况。有效提高三维存储器100的电性能。同时，本申请通过将所述栅缝隙孔结构50设于所述顶部选择栅切口30并贯穿所述顶部选择栅切口30和所述堆叠结构12，以便于在形成所述栅缝隙孔结构50的过程中，通过容纳所述栅缝隙孔结构50的栅缝隙孔将所述堆叠结构12中的牺牲层替换成栅极层123，从而使得位于顶部选择栅切口30之间的牺牲层部分也能替换成栅极层123，从而位于两顶部选择栅切口30之间的NAND串21能够被控制，进而提高三维存储器100的存储容量。

请参阅图5，图5为本申请实施例提供的一种三维存储器100的制备方法的制备流程图，用于制备上述三维存储器100。如图5所示，所述三维存储器100的制备方法包括如下的S110～S150。

S110：提供半导体结构10，所述半导体结构10包括衬底11和设于所述衬底11上的堆叠结构12，NAND串21贯穿所述堆叠结构12。

在一种可能的示例中，请参阅图6，上述步骤S110，提供半导体结构10，可包括如下的S111～S113。

S111：提供衬底11。

具体的，请参阅图7，衬底11的材质例如为硅，当然还可以为其他含硅的衬底11，例如绝缘体上硅(Silicon-on-insulator，SOI)、锗化硅(SiGe)、碳化硅(SiC)等，该衬底11内可通过离子注入等工艺形成三维存储器100件所需的p-型/n-型或深或浅的各种势阱。

S112：在所述衬底11上形成堆叠结构12。

具体的，请参阅图7，首先在所述衬底11上形成绝缘层121和牺牲层122的交叠层。具体的，所述交叠层靠近所述衬底11一侧为牺牲层122，该牺牲层122形成衬底11的表面上。牺牲层122和绝缘层121可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次在衬底11的表面上交替沉积。本实施例中，绝缘层121例如由氧化硅构成，牺牲层122例如由氮化硅构成。当然，其他实施例中，绝缘层121还可以由氮氧化硅等材料构成，牺牲层122还可以由无定型硅、多晶硅或氧化铝等材料构成。

S113：在所述堆叠结构12上形成NAND串21。

具体的，请参阅图7-图8，在所述堆叠结构12上形成贯穿所述堆叠结构12的沟道孔，沟道孔露出所述衬底11，再在沟道孔中形成NAND串21。所述NAND串21具有多个，多个NAND串21间隔排列形成多排沟道结构20。本实施例中，在堆叠结构12中形成12排沟道结构20。所述NAND串21包括导电结构和设于所述导电结构外周的周壁，通过在沟道孔的孔壁依次形成阻挡材料层、存储材料层和氧化材料层以形成所述周壁，然后在所述沟道孔中填充导电结构。其中，阻挡材料层和氧化材料层的示例性材料为氧化硅，存储材料层的示例性材料为氮化硅，这三层均可以通过采用CVD、ALD或其他合适的沉积方法沉积形成，以使周壁形成了由氧化硅-氮化硅-氧化硅(ONO)三层堆叠而成的叠层结构。当然，在其他实施例中，所述沟道结构20的排数可根据实际需要制备。

S120：在所述半导体结构10上形成顶部选择栅切口30，所述顶部选择栅切口30贯穿部分所述堆叠结构12。

具体的，请参阅图9-图11，在所述堆叠结构12背离所述衬底11的表面上形成开口14，开口14贯穿部分所述堆叠结构12。本实施例中，开口14为两个，开口14与每排沟道结构20平行设置，在每四排沟道结构20之间形成一个开口14。开口14可由任何适合的图案化/蚀刻处理形成。举例而言，光阻层可在堆叠结构12上形成并可由光微影处理图案化，藉此可形成图案化光阻层。图案化光阻层通过缺口暴露出堆叠结构12之上表面。缺口的形状及位置可对应于后续形成之开口14的位置。此外，可使用图案化光阻层作为蚀刻屏蔽进行适合的蚀刻处理(如湿蚀刻及/或干蚀刻)以移除被缺口所暴露的部分堆叠结构12。在本实施例中，可对蚀刻处理定时，而可控制开口14的深度具有如预期的值/范围。当然，在其他实施例中，开口14还可形成于任意排数沟道结构20之间。

然后在开口14中形成绝缘材料31并填满开口14，以形成顶部选择栅切口30。该绝缘材料31用于将后续步骤所形成的相邻顶部选择栅绝缘。绝缘材料31可包括任何适合的绝缘材料31并可由任何适合的沉积处理形成。在本实施例中，绝缘材料31包括氧化硅并可由PECVD沉积。可进行平坦化处理(如CMP及/或凹槽蚀刻)以平坦化绝缘材料31的上表面。

本实施例中，步骤S120在步骤S113之后，当然，其他实施例中，步骤S120和步骤S113的制作顺序可以互换。

S130：在所述顶部选择栅切口30上形成栅缝隙孔15，所述栅缝隙孔15贯穿所述顶部选择栅切口30及所述堆叠结构12。

具体的，请参阅图12，所述栅缝隙孔15为多个，多个所述栅缝隙孔15间隔并排设于所述顶部选择栅切口30并贯穿所述顶部选择栅切口30及所述堆叠结构12。所述栅缝隙孔15可由任何适合的图案化/蚀刻处理形成。本实施例中，所述栅缝隙孔15的横截面为圆形。当然，其他实施例中，所述栅缝隙孔15的横截面还可以为方形等其他形状。

本实施例在形成所述栅缝隙孔15的同时形成栅缝隙16。具体的，栅缝隙16为两个，两个栅缝隙16分别位于多排沟道结构20的两侧，并与多排沟道结构20平行。栅缝隙16可由任何适合的图案化/蚀刻处理形成。本申请的栅缝隙16和栅缝隙孔15在同一道工序中形成，节省了产品生产时间，提高了产品的生产效率。

S140：通过所述栅缝隙孔15将所述堆叠结构12靠近所述衬底11侧的牺牲层122替换形成外延层13。

具体的，请参阅图13，通过所述栅缝隙孔15和所述栅缝隙16去除所述堆叠结构12靠近所述衬底11侧的牺牲层122，形成空隙a。换言之，向所述栅缝隙16和栅缝隙孔15中灌腐蚀液，以去除该牺牲层122，从而在堆叠结构12和衬底11之间形成空隙a，以使所述NAND串21的周壁和衬底11均露出空隙a。然后，去除周壁位于空隙a的部分，即，通过空隙a去除NAND串21的部分周壁，包括去除部分阻挡材料层、存储材料层和氧化材料层，露出部分所述导电结构，以使所述导电结构与后续工艺中的所述外延层13接触。可通过多次湿法刻蚀来依次去除部分阻挡材料层、存储材料层和氧化材料层。

请参阅图14，然后在所述空隙a中形成所述外延层13。使用生长工艺来形成所述外延层13，例如从衬底11和NAND串21的露出的部分进行选择性外延生长(SelectiveEpitaxial Growth,SEG)，形成外延层13。具体的，通过所述栅缝隙孔15和所述栅缝隙16在所述空隙a中形成外延层13。所述栅缝隙孔15和所述栅缝隙16同时作为形成外延层13的原料的通道，也就是说，同时通过位于两侧的栅缝隙16作为进料通道，以及通过位于两栅缝隙16之间的栅缝隙孔15作为进料通道，向空隙a中提供形成外延层13需要的原料，从而增加了形成外延层13的原料的进料通道，以使形成外延层13的原料能从位于不同位置的通道进入，从而保证形成的外延层13不会产生由于进料通道单一而存在的原料不容易进入远离通道的位置，而出现空隙a的情况。也就是说，本申请通过设置栅缝隙孔15，以提供更多进料通道，以使避免形成的外延层13中部存在空隙a，有效提高三维存储器100的电性能。当然还可以使用沉积的方式来形成外延层13。

S150：通过所述栅缝隙孔15将所述堆叠结构12中的牺牲层122替换成栅极层123。

具体的，请参阅图15-图16，向所述栅缝隙孔15中灌腐蚀液，以将所述堆叠结构12中的牺牲层122替换成栅极层123，本申请的所述栅缝隙孔15设于所述顶部选择栅切口30，通过所述栅缝隙孔15将牺牲层122替换成栅极层123，能将位于顶部选择栅切口30之间的牺牲层122部分也能替换成栅极层123，从而位于该牺牲层122中的NAND串21能够被控制，进而提高三维存储器100的存储容量。

在通过所述栅缝隙孔15将所述堆叠结构12中的牺牲层122替换成栅极层123的同时还通过所述栅缝隙16将所述堆叠结构12中的所述牺牲层122替换成所述栅极层123。也就是说，同时通过所述栅缝隙16和所述栅缝隙孔15将所述堆叠结构12中的牺牲层122替换成栅极层123，能提高产品生产效率，降低产品生产成本。

将所述堆叠结构12中的所述牺牲层122替换成所述栅极层123之后，在所述栅缝隙16和所述栅缝隙孔15中形成导电结构41。也就是说，通过相同的工艺及材料同时填充所述栅缝隙16和所述栅缝隙孔15，由于栅缝隙孔15的横截面的尺寸小于栅缝隙16的横截面的尺寸，在填充工艺还没结束，所述缝隙孔就可能被填满了，因此，形成于栅缝隙孔15中的导电结构41和形成于栅缝隙16中的导电结构41会有所差异。

本申请提供的三维存储器100的制造方法，通过所述栅缝隙孔将所述堆叠结构靠近所述衬底侧的牺牲层替换形成外延层，增加了形成外延层13的原料的进料通道，以使形成外延层13的原料能从位于不同位置的通道进入，从而保证形成的外延层13不会产生由于进料通道单一而存在的原料不容易进入远离通道的位置，而出现空隙a的情况。也就是说，本申请通过设置栅缝隙孔15，以提供更多进料通道，以使避免形成的外延层13中部存在空隙a，有效提高三维存储器100的电性能。同时，还通过在顶部选择栅切口30处设置栅缝隙孔15，并通过栅缝隙孔15将堆叠结构12中的牺牲层122替换层栅极层123，能将位于顶部选择栅切口30之间的牺牲层122部分也能替换成栅极层123，从而位于该牺牲层122中的NAND串21能够被控制，进而提高三维存储器100的存储容量。

以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本申请权利要求所作的等同变化，仍属于申请所涵盖的范围。

Claims

1.一种三维存储器，其特征在于，包括：

衬底；

外延层，所述外延层设于所述衬底上；

2.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括栅缝隙结构，所述栅缝隙结构位于所述多排沟道结构的两侧并贯穿所述堆叠结构，且部分位于所述外延层。

3.如权利要求2所述的三维存储器，其特征在于，所述三维存储器还包括顶部选择栅切口，所述顶部选择栅切口位于任意相邻两排所述沟道结构之间，并穿过所述堆叠结构的部分，所述栅缝隙孔结构设于所述顶部选择栅切口并贯穿所述顶部选择栅切口。

4.如权利要求3所述的三维存储器，其特征在于，所述栅缝隙孔结构为多个，多个所述栅缝隙孔结构间隔并排设于所述顶部选择栅切口。

5.如权利要求4所述的三维存储器，其特征在于，所述栅缝隙孔结构的横截面为圆形或方形。

6.如权利要求5所述的三维存储器，其特征在于，所述沟道结构为12排，每4排所述沟道结构之间形成有所述顶部选择栅切口及多个所述栅缝隙孔结构。

7.一种三维存储器的制备方法，其特征在于，包括：

8.如权利要求7所述的制备方法，其特征在于，在形成所述栅缝隙孔的同时形成栅缝隙。

9.如权利要求8所述的制备方法，其特征在于，在通过所述栅缝隙孔形成所述外延层的同时，还通过所述栅缝隙形成所述外延层。

10.如权利要求9所述的制备方法，其特征在于，形成所述外延层之后，所述方法还包括通过所述栅缝隙孔和所述栅缝隙将所述堆叠结构中的其他牺牲层替换成栅极层。

11.如权利要求10所述的制备方法，其特征在于，形成所述外延层的方法包括：

通过所述栅缝隙孔和所述栅缝隙在所述空隙中形成外延层。

12.如权利要求11所述的制备方法，其特征在于，在形成所述栅缝隙孔之前，在所述半导体结构上形成顶部选择栅切口，所述顶部选择栅切口贯穿部分所述堆叠结构，在所述半导体结构上形成所述栅缝隙孔具体为在所述顶部选择栅切口上形成所述栅缝隙孔，所述栅缝隙孔贯穿所述顶部选择栅切口和所述堆叠结构。

13.如权利要求12所述的制备方法，其特征在于，所述栅缝隙孔为多个，多个所述栅缝隙孔间隔并排设于所述顶部选择栅切口上。

14.如权利要求13所述的制备方法，其特征在于，所述栅缝隙孔的横截面为圆形或方形。

15.如权利要求14所述的制备方法，其特征在于，将所述堆叠结构中的所述牺牲层替换成所述栅极层之后，在所述栅缝隙和所述栅缝隙孔中形成导电结构。