KR101991147B1 - 에칭 정지를 사용한 3차원 메모리 어레이 제조 방법 - Google Patents

에칭 정지를 사용한 3차원 메모리 어레이 제조 방법 Download PDF

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Abstract

3차원 메모리 장치는 기판 및 반도체 채널을 포함한다. 반도체 채널의 적어도 한 끝 부분은 실질적으로 기판의 주면에 실질적으로 수직하게 확장한다. 장치는 또한 반도체 채널에 인접하여 위치된 적어도 한 전하 저장 영역, 및 실질적으로 기판의 주면에 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함한다. 복수의 제어 게이트 전극들은 제 1 장치 레벨 내 위치된 적어도 제 1 제어 게이트 전극 및 기판의 주면 상에 위치된 제 2 장치 레벨 내에 그리고 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함한다. 장치는 또한 기판과 복수의 제어 게이트 전극들 사이에 위치된 에칭 정지층을 포함한다.

Description

에칭 정지를 사용한 3차원 메모리 어레이 제조 방법{METHOD OF MAKING A THREE-DIMENSIONAL MEMORY ARRAY WITH ETCH STOP}
본 출원은 전체를 참조로 본원에 포함하는 2012년 8월 15일에 출원된 미국 비-가 출원번호 13/586,413의 우선권을 주장한다.
본 발명은 일반적으로 반도체 장치 분야에 관한 것으로, 특히 3차원 수직 NAND 스트링 및 이외 다른 3차원 장치와 이들의 제조 방법에 관한 것이다.
T. Endoh, 등의 "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell" 명칭의 IEDM Proc. (2001) 33-36에 의한 논문엔 3차원 수직 NAND 스트링이 개시되어 있다. 그러나, 이 NAND 스트링은 셀당 1 비트만을 제공한다. 또한, NAND 스트링의 활성 영역은 측벽 스페이서들의 반복된 형성 및 기판의 부분의 에칭을 수반하는 비교적 어렵고 시간 소비적인 공정에 의해 형성되는데, 이는 대략 원뿔형의 활성 영역 형상을 초래한다.
실시예는 기판 및 반도체 채널을 포함하는 3차원 메모리 장치에 관한 것이다. 반도체 채널의 적어도 한 끝 부분은 실질적으로 기판의 주면에 수직하게 확장한다. 장치는 또한 반도체 채널에 인접하여 위치된 적어도 한 전하 저장 영역, 및 실질적으로 기판의 주면에 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함한다. 복수의 제어 게이트 전극들은 제 1 장치 레벨 내 위치된 적어도 제 1 제어 게이트 전극 및 기판의 주면 상에 위치된 제 2 장치 레벨 내에 그리고 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함한다. 장치는 또한 기판과 복수의 제어 게이트 전극들 사이에 위치된 에칭 정지층을 포함한다.
또 다른 실시예는 모노리식 3차원 NAND 스트링 제조 방법에 관한 것이다. 방법은 기판 상에 희생 피처(feature)를 형성하는 단계; 희생 피처 상에 에칭 정지층을 형성하는 단계; 기판 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계를 포함하고, 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하고, 제 2 물질은 절연 물질을 포함한다. 방법은 또한 에칭 정지층까지 혹은 단지 부분적으로 통하여 슬릿 트렌치를 형성하기 위해 스택을 에칭하는 단계; 슬릿 트렌치를 희생 물질로 채우는 단계; 제 1 에칭 화학물을 사용하여 적어도 에칭 정지층까지 스택 내 적어도 한 개구를 형성하기 위해 스택을 에칭하는 단계를 포함한다. 방법은 또한 제 2 에칭 화학물을 사용하여 희생 피처까지 에칭 정지층을 통해 적어도 한 개구를 더 에칭하는 단계를 더 포함하고, 제 2 에칭 화학물은 제 1 에칭 화학물과는 상이하다.
도 1a은 실시예에 따른 3차원 메모리 장치를 제조하는 방법에서 단계를 도시한 개요적 측단면도이다.
도 1b는 실시예에 따른 3차원 메모리 장치를 제조하는 방법에서 또 다른 단계를 도시한 개요적 측단면도이다.
도 1c는 실시예에 따른 3차원 메모리 장치를 제조하는 방법에서 또 다른 단계를 도시한 개요적 측단면도이다.
도 1d는 실시예에 따른 3차원 메모리 장치를 제조하는 방법에서 또 다른 단계를 도시한 개요적 측단면도이다.
도 1e는 실시예에 따른 3차원 메모리 장치를 제조하는 방법에서 또 다른 단계를 도시한 개요적 측단면도이다.
도 1f는 실시예에 따른 3차원 메모리 장치를 제조하는 방법에서 또 다른 단계를 도시한 개요적 측단면도이다.
도 2는 실시예에 따른 메모리 장치의 평면도이다. 도 1의 방법에서 사용되는 지지 마스크 레이아웃이 또한 도시되었다.
도 3은 실시예에 따른 수직 NAND 스트링의 측단면도이다.
도 4는 실시예에 따른 메모리 장치의 평면도이다.
도 5는 실시예에 따른 3차원 메모리 장치를 도시한 개요적 측단면도이다.
도 6은 또 다른 실시예에 따른 3차원 메모리 장치를 도시한 개요적 측단면도이다.
도 7는 두 에칭 정지를 사용한 3차원 메모리 장치의 실시예를 도시한 개요적 측단면도이다.
실시예는 모노리식 3차원 NAND 스트링 및 3차원 NAND 스트링을 제조하는 방법을 포함한다. 실시예에서, NAND 스트링은 윙(wing) 부분을 연결하는 수평 채널에 연결된 2개의 수직 채널 윙 부분을 가진 U 형상('파이프' 형상이라고도 알려진)을 가질 수 있다. 일 측면에서, U 형상 또는 파이프 형상 채널은 고형(solid)일 수 있다. 또 다른 측면에서, U 형상 또는 파이프 형상 채널은 중공 원통 형상일 수 있다. U-형상 파이프 채널은 충전될 수도 있고 충전되지 않을 수도 있다. 실시예에서, 반도체 채널의 각 윙은 위에서 보았을 때 원형 단면을 갖는다. 단일 수직 채널 및 U 형상 채널 NAND 스트링들 둘 다를 제작하기 위한 개별적인 전방측 및 후방측 방법이, 전체를 참조로 본원에 포함시키는 함께 계류중인, 개별적인 전방 및 후방측 가공 방법들을 교시하는 미국특허 출원번호 12/827,947에 교시되어 있다. 단일 수직 채널 및 U 형상 채널 NAND 스트링들 둘 다를 제작하기 위한 조합된 전방측 및 후방측 방법들은 전체를 참조로 본원에 포함시키는 함께 계류중인, 조합된 전방측 및 후방측 방법들을 교시하는 미국특허 출원번호 13/083,775에 교시되어 있다.
본원에서 사용되는 바와 같이, "제어 게이트" 및 "워드라인"이라는 용어는 동일 전기적 도전성의 실체를 지칭한다. 제어 게이트는 NAND 셀 어레이 내 한 NAND 셀에 인접하여 위치되고 이를 제어하는 워드라인의 부분인 것으로 간주될 수 있다. 워드라인은 어레이 내 복수의 NAND 셀을 제어한다. 이에 따라, 워드라인은 제어 게이트를 연결하는 전기적 도전성 실체의 부분인 것으로 간주될 수 있다. 그러나, 워드라인 부분 및 이의 제어 게이트 부분은 동일 단계 동안에 형성될 수 있고 이하 기술되는 바와 같이 동일한 하나 이상의 전기적 도전성층들을 포함함이 이해될 것이다.
도 1a 내지 도 1f는 발명의 실시예에 따라 3차원 메모리 장치(예를 들면, 수직 NAND 스트링)를 제조하는 방법을 도시한 것이다. 이 실시예에서, 기판(100)에는 기판(100)의 주면(100a) 상에 형성된 교번하는 제 1 물질층(102) 및 제 2 물질층(104)층의 스택이 제공된다.
기판(100)은 이 기술에 공지된 이를테면 단결정 실리콘과 같은 임의의 반도체 기판, 실리콘-게르마늄 또는 실리콘-게르마늄-탄소와 같은 IV-IV 화합물, III-V 화합물, II-VI 화합물, 이러한 기판 상에 에피택셜층, 혹은 실리콘 산화물, 유리, 플라스틱, 금속 또는 세라믹 기판과 같은 이외 어떤 다른 반도체 또는 비-반도체 물질일 수 있다. 기판(100)은 이 위에 제작되는, 이를테면 메모리 장치를 위한 드라이버 회로와 같은 집적회로를 포함할 수 있다.
층(102) 및 층(104)은 스퍼터링, CVD, PECVD, MBE, 등과 같은 임의의 적합한 피착 방법에 의해 기판(100) 상에 피착될 수 있다. 바람직하게, 제 1 물질 층(102)은 제어 게이트로서 사용하기에 적합하다. 적합한 물질들은 금속(예를 들면, Al, W, 이들의 합금, 등), 또는 실리콘(예를 들면, 폴리실리콘), 실리콘 게르마늄, 실리콘 카바이드, 등과 같은 고농도 도핑된 IV족 반도체를 포함하는데, 그러나 이들로 제한되지 않는다. 반도체는 p-형 또는 n-형으로 도핑될 수 있고 1017cm-3 및 1021cm-3의 도핑 농도를 갖는다.
제 2 물질층(104)은 희생 물질을 포함한다. 제 1 물질에 비해 선택적으로 에칭될 수 있는 어떠한 희생물질이든 사용될 수 있다. 예를 들면, 제 1 물질층(102)이 p-도핑된 폴리실리콘이라면, 희생 물질들(104)은 진성 폴리실리콘(즉, 1016cm-3 미만의 도핑)일 수 있다. 대안적으로, 제 2 물질층(104)은 제 1 물질층(102)에 관하여 선택적으로 에칭될 수 있는 금속 또는 절연 물질(예를 들면, 실리콘 산화물, 실리콘 질화물, 등)을 포함할 수 있다. 대안적으로, 제 1 물질층(102)은 도핑된 폴리실리콘일 수 있고 희생 물질 층 104은 SiGe일 수 있다.. 스택은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질(106)의 상부 층으로 덮일 수 있다.
실시예에서, 제 1 층(102)과 제 2 층(104)이 교번하는 스택의 피착에 앞서 하부 절연 물질층(107)이 기판(100) 상에 피착될 수 있고, 상부 절연 물질층(106)이 스택 상에 피착될 수 있다. 상부 절연 물질층(106) 및 하부 절연 물질층(107)은 실리콘 산화물 또는 실리콘 질화물일 수 있다. 일 실시예에서, 층(106, 107)은 층(104)과 동일한 물질(예를 들면, 실리콘 산화물)로 만들어진다. 발명의 실시예의 U-형상 채널을 만들 때, 제 1 층(102) 및 제 2 층(104)의 교번하는 층들의 스택 또는 하부 절연 물질층(107)을 피착하기에 앞서, 희생 물질층(111)이 바람직하게 기판(100) 내 형성된 트렌치 내에 형성된다. 층(111)은 기판 내 트렌치 내에 그리고 기판 상에 피착될 수 있고 이어 층(111)이 트렌치 내에만 남아있게 기판 표면(100A) 상면과 함께 평탄화될 수 있다. 대안적으로, 층(111)은 도 1a에 도시된 세그먼트들로 패터닝되고 이어 세그먼트들 사이에 공간을 채우기 위해 또 다른 층을 형성할 수 있다. 희생 물질(111)은 바람직하게는 제 2 희생 물질층(104)과는 다르다. 예를 들면, 제 2 희생 물질층(104)이 실리콘 산화물과 같은 산화물이라면, 희생 물질(111)은 실리콘 질화물과 같은 질화물일 수 있다. 이하 더 상세히 논의되는 바와 같이, 희생 물질(111)은 제 1 층(102) 및 제 2 층(104)의 교번하는 층들의 스택 내 에칭된 수직 메모리 홀을 통해 제거되고, U-형상 채널의 수평 또는 연결 부분을 형성하기 위해 반도체 물질로 대체될 수 있다. 실시예에서, 반도체 채널의 연결 부분이 공기 갭 밑에 위치되게, U-형상 채널의 수평 부분과 스택 사이에 공기 갭 트렌치가 남겨질 수 있다.
층(102) 및 층(104)을 피착한 후에, 메모리 홀(108) 및 슬릿 트렌치(110)를 형성하기 위해 스택이 에칭될 수 있다. 슬릿 트렌치(110)는 물질층(102) 및 물질층(104)에 비해 선택적으로 에칭될 수 있는 실리콘 질화물 또는 또 다른 물질과 같은 희생 물질(110A)로 충전될 수 있고, 메모리 셀의 채널은 메모리 홀(108) 내에 후속하여 형성된다. 예를 들면, 슬릿 트렌치(110)가 먼저 리소그래피 및 에칭을 사용하여 형성될 수 있고, 트렌치(110)가 희생 물질(110A)로 충전될 수 있고, 이어 또 다른 리소그래피 및 에칭 단계를 사용하여 메모리 홀(108)의 형성이 이어질 수 있다.
한 단계 에칭 프로세스로(예를 들면, 플루오르 기반의 에칭) 메모리 홀(108) 및 슬릿 트렌치(110) 각각을 형성하기 위해, 다수의 교번하는 층들(102, 104), 이를테면 8 내지 64개 층과 같은 8개 이상의 층들을 갖는 통상의 스택을 에칭할 때, 제 2의 희생층(104)의 물질과 희생층(111)의 물질 간에 에칭 선택도가 없음에 기인하여 하나 이상의 메모리 홀(108)이 희생 물질층(111)을 통해 하부 도체층(도시되지 않음) 내로 침투할 수 있다. 채널을 형성하기 위해 이들 메모리 홀(108)이 반도체 물질로 채워질 때, 기판(100)의 반도체 또는 도전성 부분(들)을 통해 단락 회로가 야기된다.
이 문제를 해결하는 한 통상적인 방법은 두꺼운 하부 절연층(107)을 제공하는 것이다. 그러나, 에칭 프로파일에 개선은 이 방법으로 달성하기가 어려울 수 있다. 또 다른 통상적인 방법은 매우 선택적 에칭들을 교번함으로써 단계별로 층들(102, 104)을 에칭하는 것이다. 그러나, 큰 스택에 있어서, 이 방법은 많은 회수의 개별적인 에칭 단계들을 요구하여 수율을 느리게 하고 메모리 홀(108)/슬릿 트렌치(110) 형성 단계들을 복잡해지게 한다. 또한, 고 선택도를 달성하기 위해서, 고 폴리머화 플라즈마가 사용되는데, 이것은 에칭 중단 또는 차단이 형성되게 할 수 있다. 또한, 이 방법은 더 큰 반응성 이온 에칭(RIE) 래그(lag)(더 작은 트렌치가 더 큰 트렌치보다 더 느린 레이트로 에칭되는 현상) 및 RIE 마이크로로딩(에칭 레이트가 패턴 밀도에 의존하는 현상)가 유발되는 경향이 있다.
발명자는 층들(102, 104)의 스택 밑에 적어도 한 에칭 정지층(109)을 추가하여, 큰 다층 스택은 희생층(111)을 통해 기판(100) 내로(예를 들면, 기판 내 전극 내로) 침투함이 없이 1회 단계 에칭 프로세스를 사용하여 에칭될 수 있음을 발견하였다. 도 1a에 도시된 실시예에서, 에칭 정지층(109)은 기판(100)과 하부 절연층(107) 사이에, 층(111), 위에 위치된다. 에칭 정지층은 중간-k 내지 고-k 금속 산화물, 이를테면 알루미늄 기반 유전체(예를 들면, 화학량론적 Al2O3 또는 비-화학량론적 알루미늄 산화물) 혹은 티타늄 기반 유전체(예를 들면, 화학량론적 TiO2　또는 비- 화학량론적 티타늄 산화물), 또는 플루오르 기반 플라즈마에 저항하는 질소 도핑된 실리콘 카바이드(예를 들면, 실리콘 카보나이트라이드, SiC(N))으로 만들어질 수 있다. 대안적으로, 에칭 정지층은 알루미늄 질화물, 알루미늄 옥시나이트라이드, 실리콘 카바이드 또는 또 다른 적합한 에칭 정지 물질을 포함할 수 있다. 에칭 정지는 전형적으로 예컨대 10 내지 70nm, 이를테면 20 내지 50nm과 같이 얇다.
슬릿 트렌치(110)를 형성하기 위해서, 제 1 층(102) 및 제 2 층(104)의 교번하는 층들의 스택을 에칭 정지층(109)까지 밑으로 에칭하기 위해 마스크를 통해 제 1 비-선택적 슬릿 트렌치(110) 에칭이 수행된다. 이 에칭은 인산과 같은 습식 에칭으로, 혹은 NF3과 같은, 비-선택적 반응성 이온 에칭 프로세스를 사용하여 수행될 수 있다. 이어 제 1 비-선택적 에칭으로 에칭하는 것은 중지되고 슬릿 트렌치(110)는 희생 에칭 정지 물질(110A)로 채워진다. 슬릿 트렌치(110)는 화학량론적 또는 비-화학량론적, Al0x, AlN, AlON, SiC, SiCN, TiN 및/또는 TiOx과 같은 임의의 적합한 물질(110A)로 채워질 수 있다.
이어 메모리 홀(108) 에칭이 수행된다. 제 1 비-선택적 메모리 홀(108) 에칭은 제 1 층(102) 및 제 2 층(104)의 교번하는 층들의 스택을 에칭 정지층(109)까지 밑으로 에칭하기 위해 마스크를 통해 수행된다. 이 에칭은 인산과 같은 습식 에칭으로, 혹은 NF3과 같은, 비-선택적 반응성 이온 에칭 프로세스를 사용하여 수행될 수 있다. 이어 제 2 에칭은 에칭 정지층(109)을 에칭하기에 적합한 에찬트로 수행될 수 있다. 예를 들어, 에칭 정지층이 알루미늄 기반 유전체 또는 티타늄 기반 유전체로 만들어진다면, 에칭 정지층(109)은 Cl2　또는 BCl3과 같은 염소 기반 에찬트로 에칭될 수 있다. 에칭 정지층이 SiC(N)으로 만들어진다면, 제 1 층(102) 및 제 2 층(104)을 에칭하기 위해 사용된 것과는 상이한 플루오르 기반 에찬트(예를 들면, CF4)이 사용될 수 있다.
도 5 내지 도 7은 발명의 대안적 실시예들을 도시한 것이다. 도 5에 도시된 실시예에서, 에칭 정지층(109)은 하부 절연층(107) 위에 위치된다. 즉, 에칭 정지층(109)은 하부 절연층(107)과 제 1 층(102) 및 제 2 층(104)의 스택 사이에 위치된다. 도 6에 도시된 실시예에서, 에칭 정지층(109)은 하부 절연층(107)의 중간에 위치된다. 이것은 순차적으로 제 1 하부 절연층 부분(107A), 이어 에칭 정지층(109), 이어 제 2 하부 절연층 부분(107B)을 피착함으로써 달성될 수 있다. 부분들(107A, 107B)은 바람직하게 동일 물질(예를 들면, 실리콘 산화물)로 만들어진다. 도 7에 도시된 실시예는 두 에칭 정지층(109A, 109B)을 포함한다. 제 1 에칭 정지층(109A)은 기판(100)과 하부 절연층(107) 사이에 위치되고 반면 제 2 에칭 정지층(109B)은 하부 절연층(107)와 제 1 층(102) 및 제 2 층(104)의 스택 사이에 위치된다. 층들(109A, 109B)은 바람직하게 동일 물질(예를 들면, 알루미늄 산화물, 티타늄 산화물 또는 실리콘 카보나이트라이드)로 만들어진다.
실시예에서, 메모리 셀(150)(예를 들면, 수직 NAND 스트링)은 도 1b에 도시된 바와 같이, 메모리 홀(108) 내에 메모리 셀(150)의 메모리 필름 및 채널 컬럼 부분(151)의 일련의 컨포멀 피착 단계들로 형성될 수 있다. 컨포멀 피착 기술은 원자층 피착(ALD) 및 화학기상 피착(CVD)을 포함하는데, 그러나 이들로 제한되지 않는다.
예를 들면, 도 2에 도시된 바와 같이, 차단 유전체층(112)이 먼저 메모리 홀(108) 내에 컨포멀하게 피착될 수 있다. 다음에, 메모리 홀(108) 내 차단 유전체층(112) 상에 전하 저장 물질층(114)이 컨포멀하게 피착될 수 있다. 이어, 메모리 홀(108) 내 전하 저장 물질(114) 상에 터널 유전체층(116)이 컨포멀하게 피착될 수 있다. 이어, 메모리 홀(108)의 중앙 부분은 폴리실리콘과 같은 반도체 채널 물질(118)로 충전될 수 있다.
채널 물질(118)은 저농도 도핑된 p-형 또는 n-형(즉, 1017cm-3 미만의 도핑) 반도체 물질(예를 들면, 폴리실리콘)을 포함할 수 있다. n-채널 장치는 이것이 n+ 접합에 쉽게 연결되기 때문에(즉, 1017cm-3 내지 1021cm-3의 도핑 농도를 갖는 소스 및 드레인 n+ 도핑된 영역들은 각 채널의 서로 대향하는 양끝에 위치된다) 바람직하다. 그러나, p-채널 장치가 사용될 수도 있다. 이외 다른 반도체 물질(예를 들면, SiGe, SiC, Ge, III-V, II-VI, 등)이 사용될 수도 있다.
차단 유전체(112)는 컨포멀 원자층 피착(ALD) 또는 화학기상피착(CVD)에 의해 피착된 실리콘 산화물층을 포함할 수 있다. 실리콘 산화물 대신에 혹은 이에 더하여 하프늄 산화물과 같은 그외 다른 고-k 유전체 물질들이 사용될 수도 있다. 유전체(112)는 6 내지 20nm의 두께를 가질 수 있다. 전하 저장 영역(114)은 폴리실리콘 플로팅 게이트 또는 ALD, CVD, 등과 같은 임의의 적합한 방법에 의해 피착된 실리콘 질화물층을 포함하며, 2 내지 20nm의 두께를 가질 수 있다. 터널 유전체(116)는 ALD, CVD와 같은 임의의 적합한 방법에 의해 피착되는, 실리콘 산화물 또는 이외 다른 적합한 물질, 이를테면 옥시나이트라이드, 산화물 및 질화물의 복수층 스택들, 혹은 고-k 유전체(예를 들면, 하프늄 산화물)로 된 비교적 얇은 절연층(예를 들면, 4 내지 10nm 두께)을 포함할 수 있다. 대안적 구성에서, 전하 저장 물질(114)은 산화물-질화물-산화물(ONO) 복수층과 같은 복수층의 복합물로 형성될 수 있고, 및/또는 차단 유전체(112)은 3중층 ONO 유전체를 포함할 수 있다.
컨포멀 피착의 결과는 기판(100)의 주면(100a)에 실질적으로 수직하게 한 메모리 셀(150) 컬럼(151)의 형성이다. 각 메모리 셀 컬럼(151)은 반도체 채널 코어(118), 제 1 쉘의 터널 유전체(116), 제 2 쉘의 전하 저장 물질(114), 및 제 3 쉘의 차단 유전체(112)를 포함한다. 차단 유전체층, 전하 저장 물질(즉, 전하 트랩층), 및 터널 유전체층은 반도체 채널(118)과 복수의 제어 게이트 전극(102) 사이에서 기판(100)의 주면(110A)에 실질적으로 수직하게 확장한다. 대안적 실시예에서, 반도체 채널 코어(118)는 반도체 물질 쉘에 의해 둘러싸인 내측에 절연물질 코어를 포함할 수 있다.
실시예에서, 제어 게이트층(102)의 표면(102D)은 도 1f 및 도 2에 도시된 바와 같이 차단 유전체층(112)에 직접 물리적으로 접촉한다.
도 1c에 도시된 바와 같이, 이어 절연 물질(106)의 상층은 에칭되어 반도체 물질(124)의 상층 내에 개구(122)를 노출시켜 상측 선택 게이트(123, 125)를 형성할 수 있다. 메모리 셀(150)은 U 형상 채널(118)을 갖게 구성되며, 선택 게이트는 도 1c 및 도 3에 도시된 바와 같이 U 형상 채널(118)의 각각의 윙 부분(118A)의 상측 끝에 각각의 드레인 선택 게이트(123) 및 소스 선택 게이트(125)를 포함한다. 채널 윙 부분(118A)은 기판(100) 내에 혹은 기판(100) 상에 위치된 수평 채널(118B)에 의해 연결된다.
도 1d 및 도 2에 도시된 비제한적 실시예에서, 제어 게이트는 4/10/12에 출원되고 참조로 본원에 포함시키는, 실리사이드화된 제어 게이트를 제조하는 방법 및 이러한 게이트를 가진 NAND 장치를 교시하는 미국 특허 출원번호 13/443,287에 기술된 바와 같이, 실리사이드화된다. 이 실시예에서, 개구(122)가 형성된 후에 절연 물질(106)의 상부 층 상에 지지 마스크(126)가 피착될 수 있다. 지지 마스크(126)는 희생 물질들(110A, 104)의 층들이 제거된 후에 메모리 장치에 대한 지지를 제공한다. 지지 마스크(126)는 산화물 또는 질화물 하드 마스크 물질과 같은 임의의 적합한 물질로 만들어질 수 있다. 도 2에 도시된 바와 같이, 마스크(126)는 어두운 혹은 고형의 크로스 바 메시 지지 부분(126B)에 의해 둘러싸인 투명한 혹은 개방된 갭 부분(126A)을 포함하는 메시 형상 마스크일 수 있다.
다음 단계에서, 도 1e에 도시된 바와 같이, 슬릿 트렌치(110) 내 희생 물질(110A)이 제거될 수 있다. 이 제거는 장치 내 다른 물질 또는 층을 에칭함이 없이 마스크(126) 내 갭(126A)을 통해 트렌치(110) 내 희생 물질(110A)을 선택적으로 에칭(예를 들면, 습식 에칭)함으로써 달성될 수 있다. 트렌치(110) 내 물질(110A)을 제거하는 것은 스택 내 희생 물질(104) 층의 측 에지를 노출시킨다.
이어서, 도 1f에 도시된 바와 같이 슬릿 트렌치(110)를 통해 선택적 에칭(예를 들면, 습식 에칭)에 의해 희생 물질(104) 층이 제거될 수 있다. 이것은 메모리 셀 컬럼(151)에 의해 지지되는 노출된 제어 게이트(102) 물질의 테라스가 되게 한다. 지지 마스크(126)는 메모리 셀 컬럼(151)에 대한 추가의 지지를 제공한다. 제어 게이트(102)는 희생 물질층(104)이 이전에 위치하였던 공기 갭들(104A)에 의해 수직 방향으로 그리고 슬릿 트렌치(110)에 의해 수평 방향으로 분리된다.
공기 갭(104A)의 형성 후에, 폴리실리콘 제어 게이트(102)의 노출된 표면 상에 실리사이드층(128)을 형성하기 위해 제어 게이트(102)의 노출된 표면이 실리사이드화된다. 실리사이드층(128)은 텅스텐, 코발트, 니켈 또는 티타늄, 혹은 이들 금속 중 둘 이상의 조합과 같은 얇은 금속층을 노출된 제어 게이트 폴리실리콘 물질 상에 컨포멀하게 피착하고, 얇은 금속층을 제어 게이트 물질과 반응하게 장치를 가열함으로써 형성될 수 있다. 금속층은 마스크(126) 내 갭(126A)을 통해서 그리고 트렌치(110) 및 공기 갭들(104A)을 통해 형성될 수 있다. 실리사이드층(128)은 메모리 장치(150)의 전하 저장 영역(112)에 접촉하는 면(102D)에 대향하는 제어 게이트(102)의 노출된 면(102C) 상에 만이 아니라 노출된 제어 게이트(102)의 상측 표면(102A) 및 하측 표면(102B) 상에 형성된다. 제어 게이트(102)의 상측 표면(102A) 및 하측 표면(102B)은 기판(100)의 주면(100a)에 실질적으로 평행하게 위치되고, 반면 제어 게이트(102)의 에지 표면 또는 면(102C, 102D)은 기판(100)의 주면(100a)에 실질적으로 수직하게 위치된다. 또한, 실리사이드층(128)은 트렌치(122) 내 노출된 선택 게이트(123, 125)의 측벽 상에 형성된다.
대안적 실시예에서, 마스크(126) 및 실리사이드층(128)은 생략될 수도 있다. 또한, 공기 갭(104A) 및/또는 공기 갭 슬릿 트렌치(110)는 생략되고 대신에 층(104) 및/또는 트렌치 에칭 정지 물질(110A)이 완성된 장치 내에 남아 있을 수 있다.
완성된 장치에서, 각 메모리 셀은 소스 전극(130) 및 드레인 전극(132)을 포함한다. 소스 전극(130) 및 드레인 전극(132)을 제조하는 방법들은 참조로 본원에 포함시키는 함께 계류중인 미국특허 출원번호 12/827,947 및 13/083,775에 기술되어 있다. 도 3에 도시된 U-형상 채널 구성에서, 소스 전극(132) 및 드레인 전극(130) 둘 다는 수직 메모리 컬럼(들)(151)의 윙(118A)의 상부에 소스 영역 및 드레인 영역에 접촉하여 형성될 수 있다.
도 2 및 도 4에 도시된 바와 같이, 장치 레벨 내 인접 메모리 셀(150) 내 제어 게이트(102)는 스트립(134)으로 서로 연결될 수 있다. 주어진 워드라인에 연결된 스트립(134)은 코움(comb) 형상일 수 있고, 인접 워드라인에 연결된 스트립은 도 2에 도시된 바와 같이 서로 맞물릴 수 있다. 위에 언급된 바와 같이, 스트립(134) 및 개개의 제어 게이트(102)은 개별적 요소가 아니라 워드라인의 부분인 것으로 간주될 수 있다.
도 2에 도시된 실시예에서, 제어 게이트 스트립(134)은 메모리 셀(150)의 단일의 한 행의 필라(151)를 둘러싼다. 대안적으로, 도 4에 도시된 바와 같이, 각 제어 게이트(102) 스트립(134)은 인접 NAND 스트링(즉, 메모리 셀)(150)의 두 행의 필라(151)(즉, 윙(118A))를 둘러쌀 수 있다.
도 3의 U-형상 채널 구성에서, U-형상 채널(118)의 수평 채널 부분(118B)은 도 3 및 도 4에 도시된 바와 같이 에칭 정지층(109) 밑에 슬릿 트렌치(110) 밑에 인접 채널 윙 부분(118A)을 연결한다. 이에 따라, U-형상 채널(118)의 수평 부분(118B)은 제어 게이트(102)의 스트립(134)의 신장 방향에 실질적으로 수직하게 확장한다. 인접 메모리 셀의 소스 선택 게이트(123)는 소스 라인을 통해 서로 연결될 수 있고, 반면 인접 메모리 셀의 드레인 선택 게이트(125)는 비트라인(도시되지 않음)을 통해 서로 연결될 수 있다. U-형상 NAND 스트링(150)이 도 4의 두 행의 필라(151)를 둘러싸는 제어 게이트 스트립(134)을 갖게 도시되었지만, U-형상 NAND 스트링(150)은 제어 게이트 스트립(134)이 도 2의 한 행의 필라(151)를 둘러싸는 구성을 갖고 사용될 수도 있음이 이해될 것이다.
도 4는 동일 장치 레벨 내 위치된 3개의 제어 게이트 스트립(134A, 134B, 134C)을 도시한 것이다. 제어 게이트 스트립(134B)은 스트립(134A, 134C) 사이에 위치된다. 제어 게이트 스트립(134A, 134C)은 동일 워드라인(WL)에 전기적으로 연결되고, 반면 제어 게이트 스트립(134B)은 스트립(134B)이 동일 장치 레벨 내 스트립(134A, 134C) 사이에서 서로 맞물리게, 상이한 워드라인(도시되지 않음)에 전기적으로 연결된다. 스트립(134A, 134B, 134C)은 공기 갭 트렌치(110)에 의해 서로로부터 분리된다. NAND 스트링(150)(점선으로 도시됨)의 반도체 채널(118)의 제 1 윙 부분(118A)은 스트립(134C)(도 1f에 도시된 스트립(134D)과 같은, 스트립(134C) 위 및 밑에 위치된 다른 스트립뿐만 아니라)을 통해 확장하고 이에 의해 둘러싸인다. 반도체 채널(118)의 제 2 윙 부분(118A)은 스트립(134B)(도 1f에 도시된 스트립(134E)와 같은, 스트립(134B) 위 및 밑에 위치된 다른 스트립뿐만 아니라)을 통해 확장하고 이에 의해 둘러싸인다. 반도체 채널(118)의 연결 부분(118B)(점선으로 도시된)은 스트립들을 분리시키는 공기 갭 트렌치(110) 밑에 위치된다.
전술한 바가 특정한 바람직한 실시예를 언급할지라도, 발명은 그와 같이 제한되지 않음이 이해될 것이다. 개시된 실시예에 대해 다양한 수정이 행해질 수 있다는 것과 이러한 수정이 발명의 범위 내에 있게 한 것임이 당업자에게 일어날 것이다. 본원에 인용된 모든 공보, 특허 출원 및 특허는 이들 전체를 참조로 본원에 포함시킨다.

Claims (34)

  1. 모노리식 3차원 NAND 스트링 제조 방법에 있어서,
    기판 상에 희생 피처(feature)를 형성하는 단계;
    상기 희생 피처 상에 에칭 정지층을 형성하는 단계;
    상기 기판 상에 제1 물질 및 제2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하고, 상기 제2 물질은 절연 물질을 포함하는, 단계;
    상기 에칭 정지층까지 혹은 단지 부분적으로 통하여 슬릿 트렌치를 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 슬릿 트렌치를 희생 물질로 채우는 단계;
    제1 에칭 화학물을 사용하여 적어도 상기 에칭 정지층까지 상기 스택 내 적어도 하나의 개구를 형성하기 위해 상기 스택을 에칭하는 단계; 및
    제2 에칭 화학물을 사용하여 상기 희생 피처까지 상기 에칭 정지층을 통해 상기 적어도 하나의 개구를 더 에칭하는 단계로서, 상기 제2 에칭 화학물은 상기 제1 에칭 화학물과는 상이한 것인, 단계
    를 포함하고,
    상기 에칭 정지층은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 옥시나이트라이드, 티타늄 산화물, 실리콘 카바이드 또는 실리콘 카보나이트라이드를 포함하고,
    상기 제1 물질은 폴리실리콘을 포함하고, 상기 제2 물질은 실리콘 산화물을 포함하고,
    상기 제1 에칭 화학물은 플루오르 기반 플라즈마 에칭 화학물을 포함하고, 상기 제2 에칭 화학물은 상기 제1 에칭 화학물과는 다른 염소 기반 플라즈마 에칭 화학물 또는 플루오르 기반 플라즈마 화학물을 포함하고,
    상기 제1 에칭 화학물은 NF3　건식 에칭 화학물을 포함하고, 상기 제2 에칭 화학물은 건식 CF4, Cl2　또는 BCl3　에칭 화학물을 포함하고,
    상기 희생 피처 및 상기 희생 물질은 실리콘 질화물을 포함하며, 실리콘 산화물층은 상기 에칭 정지층 위 또는 밑에 위치된, 모노리식 3차원 NAND 스트링 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 적어도 하나의 개구 내에 차단 유전체를 형성하는 단계;
    상기 차단 유전체 상에 전하 저장층을 형성하는 단계;
    상기 전하 저장층 상에 터널 유전체를 형성하는 단계;
    상기 터널 유전체 상에 반도체 채널을 형성하는 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제조 방법.
  8. 제7항에 있어서,
    적어도 하나의 개구를 형성하기 위해 상기 스택을 에칭하는 상기 단계 및 상기 적어도 하나의 개구를 더 에칭하는 상기 단계에서는 적어도 2개의 개구가 형성되고,
    상기 적어도 2개의 개구는, 상기 희생 피처까지 확장하는 2개의 개구들을 포함하고;
    상기 슬릿 트렌치는 상기 2개의 개구들 사이에 위치된, 모노리식 3차원 NAND 스트링 제조 방법.
  9. 제8항에 있어서, 상기 2개의 개구들을 통해 상기 희생 피처를 제거하는 한편, 상기 슬릿 트렌치를 상기 희생 물질로 채워 상기 기판의 주면에 실질적으로 평행하게 확장하는 중공 영역을 형성하는 단계를 더 포함하고, 상기 중공 영역은 상기 2개의 개구들을 연결하여 상기 중공 영역에 의해 연결된, 상기 기판의 상기 주면에 실질적으로 수직하게 확장하는 상기 2개의 개구들을 포함하는 중공 U-형상 파이프 공간을 형성하는, 모노리식 3차원 NAND 스트링 제조 방법.
  10. 제9항에 있어서, 상기 반도체 채널 형성 단계는 상기 반도체 채널이 U-형상 측단면을 갖게 상기 중공 U-형상 파이프 공간 내에 상기 반도체 채널을 형성하는 단계를 포함하고, 상기 반도체 채널은,
    상기 에칭 정지층을 통해 상기 기판의 상기 주면에 실질적으로 수직하게 확장하는 2개의 윙 부분들;
    상기 에칭 정지층 밑에 상기 기판의 상기 주면에 실질적으로 평행하게 확장하고 상기 2개의 윙 부분들을 연결하는 연결 부분을 포함하고,
    상기 반도체 채널은 위에서 보았을 때 2개의 원들의 단면을 갖는, 모노리식 3차원 NAND 스트링 제조 방법.
  11. 제 10 항에 있어서, 상기 2개의 윙 부분들을 분리시키는 공기 갭 트렌치를 형성하기 위해 상기 슬릿 트렌치로부터 상기 희생 물질을 제거하는 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제조 방법.
  12. 제 11 항에 있어서, 상기 희생 피처를 제거하는 단계는 상기 희생 피처를 선택적으로 습식 에칭하는 단계를 포함하고,
    상기 희생 물질을 제거하는 단계는 상기 희생 물질을 선택적으로 습식 에칭하는 단계를 포함하는, 모노리식 3차원 NAND 스트링 제조 방법.
  13. 제 12 항에 있어서, 상기 희생 피처는 실리콘 질화물을 포함하고, 상기 선택적으로 습식 에칭하는 단계는 인산을 사용하여 상기 희생 피처를 선택적으로 습식 에칭하는 단계를 포함하는, 모노리식 3차원 NAND 스트링 제조 방법.
  14. 제10항에 있어서, 상기 2개의 윙 부분들은 제1 윙 및 제2 윙을 포함하고, 상기 방법은, 상기 제1 윙과 접촉하는 소스 전극을 형성하는 단계 및 상기 제2 윙과 접촉하는 드레인 전극을 형성하는 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제조 방법.
  15. 3차원 메모리 장치에 있어서,
    기판;
    반도체 채널로서, 상기 반도체 채널의 적어도 하나의 끝 부분은 실질적으로 상기 기판의 주면에 수직하게 확장하는 것인, 상기 반도체 채널;
    상기 반도체 채널에 인접하여 위치된 적어도 하나의 전하 저장 영역;
    실질적으로 상기 기판의 상기 주면에 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨 내 위치된 제 1 제어 게이트 전극 및 상기 기판의 상기 주면 상에 위치된 제 2 장치 레벨 내에 그리고 상기 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 상기 복수의 제어 게이트 전극;
    상기 기판과 상기 복수의 제어 게이트 전극들 사이에 위치된 에칭 정지층;
    상기 에칭 정지층과 상기 기판 사이, 또는 상기 에칭 정지층과 상기 복수의 제어 게이트 전극 사이에 위치된 제1 절연층;
    상기 복수의 제어 게이트 전극을 통하여 확장되고 상기 에칭 정지층의 상부 표면에 수직으로 확장하는 트렌치 - 상기 에칭 정지층의 상기 상부 표면은 상기 에칭 정지층의 최상면(topmost surface) 또는 리세스된 표면(recessed surface)임 -; 및
    상기 트렌치 내에 위치하고 상기 에칭 정지층의 상부 표면과 접촉하는 바닥면(bottommost surface)을 갖고, 상기 복수의 제어 게이트 전극을 통해 상기 복수의 제어 게이트 전극의 최상면을 포함하는 수평면 위로 연속적으로 확장하는 물질 부분
    을 포함하고,
    상기 반도체 채널은 상기 에칭 정지층 및 상기 제1 절연층을 통해 확장되는, 3차원 메모리 장치.
  16. 제 15 항에 있어서, 상기 장치는 수직 NAND 스트링을 포함하고; 그리고
    상기 적어도 하나의 전하 저장 영역은 상기 반도체 채널과 상기 복수의 제어 게이트 전극들 사이에 위치한 차단 유전체, 전하 트랩층 또는 플로팅 게이트, 및 터널 유전체를 포함하는, 3차원 메모리 장치.
  17. 제 15 항에 있어서, 상기 절연층은 실리콘 산화물을 포함하고 상기 에칭 정지층은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 옥시나이트라이드, 티타늄 산화물, 실리콘 카바이드 또는 실리콘 카보나이트라이드를 포함하는, 3차원 메모리 장치.
  18. 제 15 항에 있어서, 상기 에칭 정지층과 상기 복수의 제어 게이트 전극 사이에 위치한 제2 절연층을 더 포함하는, 3차원 메모리 장치.
  19. 제 15 항에 있어서, 상기 물질 부분에 의해 둘러싸이고, 상기 복수의 제어 게이트 전극의 바닥면을 포함하는 수평면 아래에서부터 상기 복수의 제어 게이트 전극의 최상면을 포함하는 수평면 위의 영역으로 확장되는 공기 갭을 더 포함하는, 3차원 메모리 장치.
  20. 제 19 항에 있어서, 상기 공기 갭은 상기 복수의 제어 게이트 전극 중의 수직으로 이웃하는 제어 게이트 전극들의 쌍 각각의 사이의 부분들로 측방향으로 돌출하는, 3차원 메모리 장치.
  21. 제 19 항에 있어서, 상기 물질 부분은 금속 실리사이드를 포함하는, 3차원 메모리 장치.
  22. 제 15 항에 있어서, 상기 물질 부분은 Al0x, AlN, AlON, SiC, SiCN, TiN 및 TiOx로부터 선택되는 화학량론적 또는 비-화학량론적 유전체 물질을 포함하며, 상기 트렌치를 채우는, 3차원 메모리 장치.
  23. 3차원 메모리 장치에 있어서,
    기판;
    반도체 채널로서, 상기 반도체 채널의 적어도 하나의 끝 부분은 실질적으로 상기 기판의 주면에 수직하게 확장하는 것인, 상기 반도체 채널;
    상기 반도체 채널에 인접하여 위치된 적어도 하나의 전하 저장 영역;
    실질적으로 상기 기판의 상기 주면에 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 제 1 장치 레벨 내 위치된 적어도 제 1 제어 게이트 전극 및 상기 기판의 상기 주면 상에 위치된 제 2 장치 레벨 내에 그리고 상기 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 상기 복수의 제어 게이트 전극;
    상기 기판과 상기 복수의 제어 게이트 전극들 사이에 위치된 에칭 정지층;
    상기 에칭 정지층과 상기 기판 사이, 또는 상기 에칭 정지층과 상기 복수의 제어 게이트 전극 사이에 위치된 제1 절연층;
    상기 복수의 제어 게이트 전극을 통하여 확장되고 상기 에칭 정지층의 상부 표면에 수직으로 확장하는 트렌치 - 상기 에칭 정지층의 상기 상부 표면은 상기 에칭 정지층의 최상면(topmost surface) 또는 리세스된 표면(recessed surface)임 -; 및
    상기 트렌치 내에 위치하고 상기 에칭 정지층의 상부 표면과 접촉하는 바닥면(bottommost surface)을 갖고, 상기 복수의 제어 게이트 전극을 통해 상기 복수의 제어 게이트 전극의 최상면을 포함하는 수평면 위로 연속해서 확장하는 물질 부분
    을 포함하고,
    상기 장치는 수직 NAND 스트링을 포함하고,
    상기 반도체 채널은 U-형상 측단면을 갖고,
    상기 에칭 정지층을 통해 상기 기판의 주면에 대하여 실질적으로 수직으로 확장하는 2개의 윙(wing) 부분, 및
    상기 에칭 정지층 아래의 상기 기판의 상기 주면에 대하여 실질적으로 평행하게 확장하여 상기 2개의 윙 부분을 연결하는 연결 부분을 포함하고,
    상기 반도체 채널의 상기 연결 부분은 상기 2개의 윙 부분을 분리시키는 공기 갭 트렌치 아래에 위치하고, 그리고
    상기 연결 부분은 상기 에칭 정지 층 아래에 위치하는, 3차원 메모리 장치.
  24. 제23항에 있어서, 상기 물질 부분에 의해 둘러싸이고, 상기 복수의 제어 게이트 전극의 바닥면을 포함하는 수평면 아래에서부터 상기 복수의 제어 게이트 전극의 최상면을 포함하는 수평면 위의 영역으로 확장되는 공기 갭을 더 포함하는, 3차원 메모리 장치.
  25. 제24항에 있어서, 상기 공기 갭은 상기 복수의 제어 게이트 전극 중의 수직으로 이웃하는 제어 게이트 전극들의 쌍 각각의 사이의 부분들로 측방향으로 돌출하는, 3차원 메모리 장치.
  26. 제24항에 있어서, 상기 물질 부분은 금속 실리사이드를 포함하는, 3차원 메모리 장치.
  27. 제23항에 있어서, 상기 물질 부분은 Al0x, AlN, AlON, SiC, SiCN, TiN 및 TiOx로부터 선택되는 화학량론적 또는 비-화학량론적 유전체 물질을 포함하며, 상기 트렌치를 채우는, 3차원 메모리 장치.
  28. 실리콘 기판 위에 위치한 메모리 장치들의 모노리식 3차원 어레이에 있어서,
    어레이의 제1 장치 레벨 내 적어도 하나의 메모리 셀이 제2 장치 레벨 내 다른 메모리 셀 위에 위치하는 수직으로 배향된 NAND 스트링들의 어레이를 포함하고, 상기 수직으로 배향된 NAND 스트링들의 어레이의 적어도 하나의 수직으로 배향된 NAND 스트링은:
    반도체 채널로서, 상기 반도체 채널의 적어도 하나의 끝 부분은 실질적으로 상기 실리콘 기판의 주면에 수직하게 확장하는 것인, 상기 반도체 채널;
    반도체 채널에 인접하여 위치된 적어도 하나의 전하 저장 영역;
    실질적으로 상기 기판의 상기 주면에 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨 내 위치된 제 1 제어 게이트 전극 및 상기 실리콘 기판의 상기 주면 상에 위치된 제 2 장치 레벨 내에 그리고 상기 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 상기 복수의 제어 게이트 전극;
    상기 실리콘 기판과 상기 복수의 제어 게이트 전극들 사이에 위치된 에칭 정지층
    상기 에칭 정지층과 상기 실리콘 기판 사이, 또는 상기 에칭 정지층과 상기 복수의 제어 게이트 전극 사이에 위치된 제1 절연층;
    상기 복수의 제어 게이트 전극을 통하여 확장되고 상기 에칭 정지층의 상부 표면에 수직으로 확장하는 트렌치 - 상기 에칭 정지층의 상기 상부 표면은 상기 에칭 정지층의 최상면(topmost surface) 또는 리세스된 표면(recessed surface)임 -;
    상기 트렌치 내에 위치하고 상기 에칭 정지층의 상부 표면과 접촉하는 바닥면(bottommost surface)을 갖고, 상기 복수의 제어 게이트 전극을 통해 상기 복수의 제어 게이트 전극의 최상면을 포함하는 수평면 위로 연속적으로 확장하는 물질 부분; 및
    상기 실리콘 기판 위에 위치한 메모리 장치들의 어레이를 위한 구동기 회로를 포함하는 집적 회로
    를 포함하고,
    상기 반도체 채널은 상기 에칭 정지층 및 상기 제1 절연층을 통해 확장되는, 모노리식 3차원 어레이.
  29. 제28항에 있어서, 상기 제1 절연층은 실리콘 산화물을 포함하고, 상기 에칭 정지층은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 옥시나이트라이드, 티타늄 산화물, 실리콘 카바이드 또는 실리콘 카보나이트라이드를 포함하는, 모노리식 3차원 어레이.
  30. 제28항에 있어서, 상기 물질 부분에 의해 둘러싸이고, 상기 복수의 제어 게이트 전극의 바닥면을 포함하는 수평면 아래에서부터 상기 복수의 제어 게이트 전극의 최상면을 포함하는 수평면 위의 영역으로 확장되는 공기 갭을 더 포함하는, 모노리식 3차원 어레이.
  31. 제28항에 있어서, 상기 물질 부분은 Al0x, AlN, AlON, SiC, SiCN, TiN 및 TiOx로부터 선택되는 화학량론적 또는 비-화학량론적 유전체 물질을 포함하며, 상기 트렌치를 채우는, 모노리식 3차원 어레이.
  32. 실리콘 기판 위에 위치한 메모리 장치들의 모노리식 3차원 어레이에 있어서,
    어레이의 제1 장치 레벨 내 적어도 하나의 메모리 셀이 제2 장치 레벨 내 다른 메모리 셀 위에 위치하는 수직으로 배향된 NAND 스트링들의 어레이를 포함하고, 상기 수직으로 배향된 NAND 스트링들의 어레이의 적어도 하나의 수직으로 배향된 NAND 스트링은:
    반도체 채널로서, 상기 반도체 채널의 적어도 하나의 끝 부분은 실질적으로 상기 실리콘 기판의 주면에 수직하게 확장하는 것인, 상기 반도체 채널;
    상기 반도체 채널에 인접하여 위치된 적어도 하나의 전하 저장 영역;
    실질적으로 상기 기판의 상기 주면에 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨 내 위치된 제 1 제어 게이트 전극 및 상기 실리콘 기판의 상기 주면 상에 위치된 제 2 장치 레벨 내에 그리고 상기 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 상기 복수의 제어 게이트 전극;
    상기 실리콘 기판과 상기 복수의 제어 게이트 전극들 사이에 위치된 에칭 정지층
    상기 에칭 정지층과 상기 실리콘 기판 사이, 또는 상기 에칭 정지층과 상기 복수의 제어 게이트 전극 사이에 위치된 제1 절연층;
    상기 복수의 제어 게이트 전극을 통하여 확장되고 상기 에칭 정지층의 상부 표면에 수직으로 확장하는 트렌치 - 상기 에칭 정지층의 상기 상부 표면은 상기 에칭 정지층의 최상면(topmost surface) 또는 리세스된 표면(recessed surface)임 -;
    상기 트렌치 내에 위치하고 상기 에칭 정지층의 상부 표면과 접촉하는 바닥면(bottommost surface)을 갖고, 상기 복수의 제어 게이트 전극을 통해 상기 복수의 제어 게이트 전극의 최상면을 포함하는 수평면 위로 연속해서 연장하는 물질 부분; 및
    상기 실리콘 기판 상에 위치한 메모리 장치들의 어레이를 위한 구동기 회로를 포함하는 집적 회로
    를 포함하고,
    상기 반도체 채널은 U-형상 측단면을 갖고, 상기 U-형상 측단면은:
    상기 에칭 정지층을 통해 상기 기판의 상기 주면에 실질적으로 수직하게 확장하는 2개의 윙 부분들, 및
    상기 에칭 정지층 밑에 상기 기판의 상기 주면에 실질적으로 평행하게 확장하고 상기 2개의 윙 부분들을 연결하는 연결 부분을 포함하고,
    상기 반도체 채널의 상기 연결 부분은 상기 2개의 윙 부분을 분리시키는 공기 갭 트렌치 아래에 위치하고,
    상기 연결 부분은 상기 에칭 정지층 아래에 위치하는, 모노리식 3차원 어레이.
  33. 제32항에 있어서, 상기 물질 부분에 의해 둘러싸이고, 상기 복수의 제어 게이트 전극의 바닥면을 포함하는 수평면 아래에서부터 상기 복수의 제어 게이트 전극의 최상면을 포함하는 수평면 위의 영역으로 확장되는 공기 갭을 더 포함하는, 모노리식 3차원 어레이.
  34. 제32항에 있어서, 상기 물질 부분은 Al0x, AlN, AlON, SiC, SiCN, TiN 및 TiOx로부터 선택되는 화학량론적 또는 비-화학량론적 유전체 물질을 포함하며, 상기 트렌치를 채우는, 모노리식 3차원 어레이.
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