KR20210082262A - 에피택셜 강유전성 메모리 요소들을 포함하는 3차원 메모리 디바이스 및 그 형성 방법 - Google Patents

에피택셜 강유전성 메모리 요소들을 포함하는 3차원 메모리 디바이스 및 그 형성 방법 Download PDF

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Abstract

3차원 메모리 디바이스는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택, 및 교번하는 스택을 통해 연장되는 메모리 스택 구조물들을 포함한다. 메모리 스택 구조물들 각각은 단결정 강유전성 유전체 층들의 수직 스택 및 각자의 수직 반도체 채널을 포함한다.

Description

에피택셜 강유전성 메모리 요소들을 포함하는 3차원 메모리 디바이스 및 그 형성 방법
관련 출원
본 출원은 2019년 8월 2일자로 출원된 미국 특허 출원 제16/530,256호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 에피택셜 강유전성 메모리 요소들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 T. Endoh 등의 "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell" 명칭의 IEDM Proc. (2001) 33-36 논문에 개시되어 있다.
본 개시내용의 일 양태에 따르면, 3차원 메모리 디바이스는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택, 및 교번하는 스택을 통해 연장되는 메모리 스택 구조물들을 포함한다. 메모리 스택 구조물들 각각은 단결정 강유전성 유전체 층(single crystalline ferroelectric dielectric layer)들의 수직 스택 및 각자의 수직 반도체 채널을 포함한다.
본 개시내용의 다른 양태에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는: 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계; 교번하는 스택을 통해 개구들을 형성하는 단계; 교번하는 스택을 통해 개구들 내에 각자의 단결정 반도체 재료를 포함하는 수직 반도체 채널들을 형성하는 단계; 희생 재료 층들을 제거함으로써 후면 리세스들을 형성하는 단계; 단결정 강유전성 유전체 층들의 수직 스택들을 형성하는 단계 - 단결정 강유전성 유전체 층들의 각각의 수직 스택은 수직 반도체 채널들 중 각자의 것에 인접하게 형성됨 -; 및 후면 리세스들의 나머지 체적들 내의 단결정 강유전성 유전체 층들의 수직 스택들 상에 전기 전도성 층들을 형성하는 단계를 포함한다.
도 1은 본 개시내용의 제1 실시예에 따른, 적어도 하나의 주변 디바이스 및 반도체 재료 층의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 단차형 테라스들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 단면의 평면이다.
도 5a 내지 도 5c는 본 개시내용의 제1 실시예에 따른, 내부에서의 수직 반도체 채널 및 드레인 영역의 형성 동안의 제1 예시적인 구조물의 제1 구성 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 6a 내지 도 6c는 본 개시내용의 제1 실시예에 따른, 내부에서의 수직 반도체 채널 및 드레인 영역의 형성 동안의 제1 예시적인 구조물의 제2 구성 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 7은 본 개시내용의 제1 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 8a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 8a의 개략적인 수직 단면도의 평면이다.
도 9는 본 개시내용의 제1 실시예에 따른, 후면 리세스들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 10a 내지 도 10e는 본 개시내용의 제1 실시예에 따른, 전기 전도성 층들의 형성 동안의 제1 예시적인 구조물의 제1 구성의 영역의 순차적인 수직 단면도들이다.
도 10f는 본 개시내용의 제1 실시예에 따른, 전기 전도성 층들의 형성 이후의 제1 예시적인 구조물의 제2 구성의 영역의 수직 단면도이다.
도 10g는 본 개시내용의 제1 실시예에 따른, 전기 전도성 층들의 형성 이후의 제1 예시적인 구조물의 제1 구성의 대안적인 실시예의 영역의 수직 단면도이다.
도 10h는 본 개시내용의 제1 실시예에 따른, 전기 전도성 층들의 형성 이후의 제1 예시적인 구조물의 제2 구성의 대안적인 실시예의 영역의 수직 단면도이다.
도 11a는 도 10e 또는 도 10f의 처리 단계들에서의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11b는 도 11a의 제1 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 11a의 개략적인 수직 단면도의 평면이다.
도 12는 본 개시내용의 제1 실시예에 따른, 각각의 후면 트렌치 내의 절연 스페이서 및 후면 콘택 구조물의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 13a는 본 개시내용의 제1 실시예에 따른, 추가적인 콘택 비아 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 13b는 도 13a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 13a의 개략적인 수직 단면도의 평면이다.
도 14a는 본 개시내용의 제2 실시예에 따른 라인 트렌치들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 14b는 도 14a의 제2 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 14a의 개략적인 수직 단면도의 평면이다.
도 14c는 도 14b의 수직 평면 C - C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 14d는 도 14c의 수평 평면 D - D'를 따른 제2 예시적인 구조물의 수평 단면도이다.
도 15a는 본 개시내용의 제2 실시예에 따른, 각각의 라인 트렌치 내의 한 쌍의 희생 재료 레일들의 형성 이후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 15b는 도 15a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 16a는 본 개시내용의 제2 실시예에 따른, 각각의 라인 트렌치 내의 유전체 재료 레일의 형성 이후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 16b는 도 16a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 17a는 본 개시내용의 제2 실시예에 따른, 기둥 공동들의 형성 이후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 17b는 도 17a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 18a는 본 개시내용의 제2 실시예에 따른, 기둥 공동들 내의 유전체 기둥 구조물들의 형성 이후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 18b는 도 18a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 19a는 본 발명의 제2 실시예에 따른, 희생 재료 스트립들의 제거에 의한 수직 공동들의 형성 이후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 19b는 도 19a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 20a는 본 개시내용의 제2 실시예에 따른, 수직 반도체 채널들의 형성 이후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 20b는 도 20a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 21a는 본 개시내용의 제2 실시예에 따른, 드레인 영역들의 형성 이후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 21b는 도 21a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 22a는 본 개시내용의 제2 실시예에 따른, 후면 개구들의 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 22b는 도 22a의 제2 예시적인 구조물의 평면도이다.
도 23a는 본 개시내용의 제2 실시예에 따른, 후면 리세스들의 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 23b는 도 23a의 제2 예시적인 구조물의 평면도이다.
도 23c는 도 23b의 수직 평면 C - C'를 따른 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 24는 본 개시내용의 제2 실시예에 따른, 비정질 강유전성 유전체 재료 층의 컨포멀 퇴적 이후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 25는 본 개시내용의 제2 실시예에 따른, 비정질 강유전성 유전체 재료 층을 단결정/텍스처화된 강유전성 유전체 층들 및 다결정 강유전성 유전체 층들의 수직 스택들로 변환한 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 26a는 본 개시내용의 제2 실시예에 따른, 후면 리세스들의 나머지 부분들 내의 전기 전도성 층들의 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 26b는 도 26a의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 26c는 도 26a의 제2 예시적인 구조물의 대안적인 실시예의 영역의 수직 단면도이다.
도 27a는 본 개시내용의 제2 실시예에 따른, 콘택 비아 구조물들 및 비트 라인들의 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 27b는 도 27a의 제2 예시적인 구조물의 영역의 평면도이다.
위에서 논의된 바와 같이, 본 개시내용은 에피택셜(예컨대, 단결정) 및/또는 텍스처화된 강유전성 메모리 요소들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것으로, 그 다양한 양태들이 아래에 기술된다. 본 개시내용의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하기 위해 채용될 수 있으며, 그의 비제한적인 예들은 복수의 강유전성 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3" 과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소"에 전기적으로 연결"된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선이고, 수직 방향 또는 실질적으로 수직인 방향에 수직인 방향을 따른 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩"), 또는 예를 들어 플립-칩 접합(flip-chip bonding) 또는 다른 칩간 접합(chip-to-chip bonding)에 의해 그들 사이에서 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 내부의 총 평면 수만큼 많은 수의 외부 명령들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이인 경우, 즉, 메모리 요소들을 포함하는 다이인 경우, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이는 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 유닛이다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하기 위해 채용될 수 있는, 본 개시내용의 실시예에 따른 제1 예시적인 구조물이 도시되어 있다. 제1 예시적인 구조물은 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
일 실시예에서, 주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 퇴적함으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패턴화되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 퇴적하고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물들로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 퇴적될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상부 표면은 유전체 라이너들(761, 762)의 상부 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상부 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 예를 들어 선택적 에피택시에 의해, 단결정 반도체 재료의 퇴적에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상부 표면 상에 형성될 수 있다. 퇴적된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일할 수 있거나, 상이할 수 있다. 퇴적된 반도체 재료는 전술된 바와 같이 기판 반도체 층(9)에 채용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조물과 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상부 표면 위에 위치된 퇴적된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상부 표면과 동일 평면 상에 있는 상부 표면을 가질 수 있다.
기판 반도체 층(9) 및 선택적인 반도체 재료 층은 그의 상부 부분 내에 단결정 반도체 재료 층을 포함하는 기판(9, 10)을 구성한다. 일 실시예에서, 반도체 재료 층(10)은 기판 반도체 층(9)과 에피택셜 정렬된 단결정 반도체 재료 층, 또는 기판 반도체 층(9)(예컨대, 단결정 실리콘 웨이퍼)의 상부 부분 내의 도핑된 반도체 웰(예컨대, p-형 도핑된 웰)일 수 있다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 기판 반도체 층(9)은 단결정 반도체 재료 층(예를 들어, 단결정 실리콘 웨이퍼)일 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 계단 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다. 대안적인 실시예에서, 적어도 하나의 반도체 디바이스(700)는 CMOS 언더 어레이(CMOS under array, "CUA") 구성으로 메모리 어레이 영역(100) 아래에 형성된다. 이 경우, 주변 디바이스 영역(200)은 생략되거나 CUA 구성과 조합하여 사용될 수 있다. 다른 대안적인 실시예에서, 적어도 하나의 반도체 디바이스(700)는 별개의 기판 상에 형성되고, 이어서 메모리 어레이 영역(100)을 포함하는 기판(9, 10)에 접합될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상부 표면 위에 형성된다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 기상 증착(CVD)에 의해 퇴적될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 증착(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패턴화되어, 희생 재료 층들(42)의 대체에 의해 후속적으로 형성될 전도성 재료 부분들이 후속적으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작거나 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복수가 또한 채용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용은, 스페이서 재료 층들이 후속적으로 전기 전도성 층들로 대체되는 희생 재료 층들(42)인 실시예를 채용하여 기술되지만, 희생 재료 층들이 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 퇴적될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 단차형 표면들이 본 명세서에서 테라스 영역으로 지칭되는 교번하는 스택(32, 42)의 주변 영역에 형성된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번하는 스택(32, 42)의 부분들이 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
테라스 영역은, 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 계단 영역(300) 내에 형성된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번하는 스택(32, 42) 내의 최상부 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역에서 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번하는 스택(32, 42) 내의 최저부 층으로부터 교번하는 스택(32, 42) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층의 하나 이상의 쌍들의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층(42)의 단일 쌍의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼들"은 각각의 수직 단차부가 절연 층(32) 및 희생 재료 층(42)의 복수의 쌍들의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은 희생 재료 층들(42) 각각이 계단들의 각자의 컬럼에서 물리적으로 노출된 상부 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 후속적으로 형성될 메모리 스택 구조물들의 각각의 블록에 대해 계단들의 2개의 컬럼이 형성되어, 계단들의 하나의 컬럼이 홀수의 희생 재료 층들(42)(저부로부터 계산됨)에 대해 물리적으로 노출된 상부 표면들을 제공하고 계단들의 다른 컬럼이 짝수의 희생 재료 층들(저부로부터 계산됨)에 대해 물리적으로 노출된 상부 표면들을 제공하도록 한다. 희생 재료 층들(42)의 물리적으로 노출된 표면들 사이에 수직 오프셋들의 각자의 세트를 갖는 계단들의 3개, 4개 또는 그 이상의 컬럼들을 채용하는 구성들이 또한 채용될 수 있다. 각각의 희생 재료 층(42)은 적어도 하나의 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42)보다 더 큰 측방향 범위를 가져서, 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행을 갖지 않도록 한다. 일 실시예에서, 계단들의 각각의 컬럼 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단 영역(300) 사이의 경계에 수직일 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 퇴적에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 퇴적될 수 있다. 퇴적된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 퇴적된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)이, 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개별 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 계단 영역(300) 위에 형성된 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속적으로 형성되는 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 기둥 구조물)이 후속적으로 형성되는 구조물을 지칭한다. 메모리 개구들(49) 및 지지 개구들(19)은 별개의 개구들, 즉 서로 연결되지 않는 개구들이다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 계단 영역(300)에서 역-단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓이는 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학 작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번하는 스택(32, 42)의 상부 표면으로부터 적어도 반도체 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 선택적으로, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부에서 물리적으로 노출된 후에, 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 깊이도 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않는 경우, 메모리 개구들(49) 및 지지 개구들(19)의 저부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단 영역(300)에 형성될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49) 및 지지 개구들(19)은 기판 반도체 층(9)의 상부 표면까지 연장될 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 원형 또는 타원의 각자의 수평 단면 형상을 가질 수 있다. 메모리 개구들(49) 및 지지 개구들(19) 각각의 수평 단면 형상의 최소 측방향 치수(예컨대 단축)에 대한 최대 측방향 치수(예컨대 장축)의 비는 1.0 내지 3.0의 범위, 예컨대 1.0 내지 1.5일 수 있거나, 또는 수평 단면 형상이 원형인 경우 1.0일 수 있다. 메모리 개구들(49)은 각각의 어레이가 인접한 클러스터들로부터 측방향으로 이격되는 클러스터를 형성하도록 개별 메모리 개구들(49)의 어레이들로서 형성될 수 있다.
도 5a 내지 도 5c는 본 개시내용의 제1 실시예에 따른, 그 위에서의 수직 반도체 채널(160) 및 드레인 영역(163)의 형성 동안의 제1 예시적인 구조물의 제1 구성 내의 메모리 개구(49)의 순차적인 개략적 수직 단면도들이다. 도 5a를 참조하면, 도 4a 및 도 4b의 제1 예시적인 구조물에서의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 역-단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이도 또한 채용될 수 있다. 선택적으로, 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 5b를 참조하면, 수직 반도체 채널(160)이 선택적 에피택시 공정을 수행함으로써 각각의 메모리 개구(49) 내에 그리고 지지 개구들(19) 각각 내에 형성될 수 있다. 선택적 에피택시 공정은, 단결정 퇴적된 재료(즉, 에피택셜 재료)가 아래에 놓인 단결정 템플릿 재료 층(underlying single crystalline template material layer)으로부터 성장하고 그와 에피택셜 정렬되는 한편, 퇴적된 재료의 성장에 적합한 템플릿을 제공하지 않는 비정질 표면 또는 표면들 상의 임의의 재료의 퇴적은 억제하는, 퇴적 공정이다. 이 경우, 선택적 에피택시 공정은, 단결정 반도체 재료가 메모리 개구들(49) 및 지지 개구들(19) 아래에 놓이는 단결정 반도체 재료 층(이는 반도체 재료 층(10) 또는 기판 반도체 층(9)일 수 있음)의 물리적으로 노출된 단결정 반도체 표면들로부터 성장하는, 선택적 반도체 퇴적 공정일 수 있다. 구체적으로, 선택적 에피택시 공정은 교번하는 스택(32, 42)을 통해 수직으로 연장되는 메모리 개구들(49) 및/또는 지지 개구들(19) 아래에 놓이는 단결정 반도체 재료 층(예컨대 단결정 실리콘)의 물리적으로 노출된 표면들로부터 단결정 반도체 재료(예컨대 단결정 실리콘)를 성장시킨다. 일 실시예에서, 선택적 에피택시 공정에 의해 퇴적된 단결정 반도체 재료는 붕소 도핑된 실리콘(예를 들어, p-형 도핑된 실리콘)과 같은 단결정 도핑된 실리콘일 수 있다.
각각의 수직 반도체 채널(160)은 반도체 재료 층(10)의 단결정 반도체 재료와, 또는 반도체 재료 층(10)이 생략된 경우 기판 반도체 층(9)의 단결정 반도체 재료와 에피택셜 정렬된 단결정 반도체 재료를 포함한다. 일 실시예에서, 수직 반도체 채널(160)은 단결정 실리콘을 포함할 수 있고/있거나, 이로 본질적으로 이루어질 수 있다. 일 실시예에서, 수직 반도체 채널(160)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 전도성 유형과 동일한 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 수직 반도체 채널(160)은 제1 전도성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 상에 직접 형성될 수 있다. 수직 반도체 채널(160) 내의 제1 전도성 유형 도펀트는 인시츄(in-situ) 도핑에 의해 수직 반도체 채널들(160) 내로 도입될 수 있다. 수직 반도체 채널들(160) 내의 제1 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤, 예컨대 1.0 × 1015/㎤ 내지 1.0 × 1017/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다.
퇴적된 단결정 반도체 재료는 적어도 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면까지 성장할 수 있다. 퇴적된 단결정 반도체 재료의 잉여 부분들은 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 메모리 개구(49)를 충전하는 퇴적된 단결정 반도체 재료의 각각의 나머지 부분은 수직 반도체 채널(160)을 구성한다. 각각의 수직 반도체 채널(160)은 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 내에 상부 표면을 가질 수 있다. 각각의 수직 반도체 채널(160)은 각자의 메모리 개구(49) 또는 각자의 지지 개구(19)를 충전하는 각자의 단결정 반도체 재료를 포함하고/포함하거나, 이로 본질적으로 이루어진다.
도 5c를 참조하면, 제2 전도성 유형의 도펀트가 수직 반도체 채널들(160) 각각의 상부 부분 내에 주입될 수 있다. 각각의 수직 반도체 채널(160)의 상부 부분은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 갖는 단결정 도핑된 반도체 재료 부분으로 변환될 수 있다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 제2 전도성 유형의 도펀트는 이온 주입에 의해 수직 반도체 채널들(160)의 상부 부분들 내로 도입될 수 있다. 대안적으로, 수직 반도체 채널들(160)은 리세스될 수 있고, 별도의 드레인 반도체 재료가 수직 반도체 채널들 위의 리세스들 내로 퇴적될 수 있다. 드레인 반도체 재료는 제2 전도성 유형 도펀트로 인시츄 도핑될 수 있거나(예를 들어, 인 또는 비소로 도핑된 실리콘), 또는 그것은 퇴적될 때에는 도핑되지 않고, 이어서 드레인 반도체 재료 내로의 제2 전도성 유형 도펀트의 이온 주입이 이루어져서 드레인 영역들(163)을 형성할 수 있다. 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 영역들은 본 명세서에서 드레인 영역들(163)로 지칭되며, 이들 각각은 트랜지스터 채널로서 아래에 놓인 수직 반도체 채널(160)을 채용하는 수직 전계 효과 트랜지스터의 드레인 영역으로서 기능한다. 수직 반도체 채널들(160) 내의 제2 전도성 유형의 도펀트들의 원자 농도는 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다. 드레인 영역들(163)은 수직 반도체 채널들(160) 중 각자의 것의 상부 단부 상에 직접 형성된다. 각각의 드레인 영역(163)과 아래에 놓인 수직 반도체 채널(160) 사이의 계면은 절연 캡 층(70)의 저부 표면을 포함하는 수평 평면 위에 위치될 수 있다. 메모리 개구(49)를 충전하는 재료 부분들의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 메모리 개구 충전 구조물(58)은 수직 반도체 채널(160) 및 드레인 영역(163)을 포함한다.
도 6a 내지 도 6c는 본 개시내용의 제1 실시예에 따른, 내부에서의 수직 반도체 채널(160) 및 드레인 영역(163)의 형성 동안의 제1 예시적인 구조물의 제2 구성 내의 메모리 개구(49)의 순차적인 개략적 수직 단면도들이다.
도 6a를 참조하면, 절연 층들(32) 및 반도체 재료 층(10)의 재료에 대해 선택적으로 희생 재료 층들(42)의 재료를 등방성으로 에칭하는 등방성 에칭 공정이 수행될 수 있다. 예를 들어, 절연 층들(32)이 실리콘 산화물을 포함하고 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 등방성 에칭 공정은 고온 인산 또는 불화수소산과 에틸렌 글리콜의 혼합물을 채용하는 습식 에칭 공정을 포함할 수 있다. 희생 재료 층들(42)의 측벽들은 각각의 메모리 개구(49) 주위의 그리고 각각의 지지 개구(19) 주위의 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있다. 절연 층들(32)의 측벽들에 대한 희생 재료 층들(42)의 측벽들의 측방향 리세스 거리는 5 nm 내지 100 nm, 예컨대 10 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 측방향 리세스 거리도 또한 채용될 수 있다. 각각의 메모리 개구(49) 및 각각의 지지 개구(19)는 희생 재료 층들(42)의 각각의 레벨에 위치된 환형 공동들의 각자의 수직 스택을 포함할 수 있다.
도 6b를 참조하면, 도 5b의 처리 단계들은 메모리 개구들(49) 및 지지 개구들(19) 각각 내에 수직 반도체 채널(160)을 형성하기 위해 수행될 수 있다. 수직 반도체 채널들(160) 각각은 환형 공동들의 수직 스택 내에 형성되는 환형 단결정 반도체 재료 부분들의 수직 스택을 포함할 수 있다. 각각의 수직 반도체 채널(160)의 전체가 단결정일 수 있고, 반도체 재료 층(10)과 같은 아래에 놓인 단결정 반도체 재료 층에 에피택셜하게 정렬될 수 있다.
도 6c를 참조하면, 도 5c의 처리 단계들은 각각의 수직 반도체 채널(160)의 상부 단부에 드레인 영역(163)을 형성하기 위해 수행될 수 있다. 메모리 개구(49)를 충전하는 재료 부분들의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 메모리 개구 충전 구조물(58)은 수직 반도체 채널(160) 및 드레인 영역(163)을 포함한다.
도 7을 참조하면, 각각 메모리 개구들(49) 및 지지 개구들(19) 내의 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물(20)의 형성 이후의 제1 예시적인 구조물이 도시된다. 도 7의 처리 단계들은 도 5c의 처리 단계 또는 도 6c의 처리 단계에 대응한다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조물(20)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 지지 개구(19) 내에 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 절연 층(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42) 위에, 그리고 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물들(20) 위에, 콘택 레벨 유전체 층(73)이 형성될 수 있다. 콘택 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 콘택 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 콘택 레벨 유전체 층(73)은 50 nm 내지 500 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
포토레지스트 층(도시되지 않음)이 콘택 레벨 유전체 층(73) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 메모리 개구 충전 구조물들(58)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하여 콘택 레벨 유전체 층(73), 교번하는 스택(32, 42) 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 콘택 레벨 유전체 층(73)의 상부 표면으로부터 적어도 기판(9, 10)의 상부 표면까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단 영역(300)을 거쳐 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 서로 측방향으로 이격될 수 있다. 메모리 개구 충전 구조물들(58)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 각각의 드레인 선택 레벨 격리 구조물(72)은 제1 수평 방향(hd1)을 따른 병진에 불변인 제1 수평 방향(hd1)에 수직인 수직 평면들을 따라 균일한 수직 단면 프로파일을 가질 수 있다. 메모리 개구 충전 구조물들(58)의 다수의 행들이 후면 트렌치(79)와 드레인 선택 레벨 격리 구조물(72)의 이웃하는 쌍 사이에, 또는 드레인 선택 레벨 격리 구조물들(72)의 이웃하는 쌍 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 콘택 비아 구조물이 후속적으로 형성될 수 있는 소스 콘택 개구를 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 9 및 도 10a를 참조하면, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 채용하여 후면 트렌치들(79) 내로 도입될 수 있다. 제1 예시적인 구조물의 제1 구성의 영역이 도 10a에 도시되어 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 수직 반도체 채널들(160)의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 수직 반도체 채널들(160)에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제1 예시적인 구조물이 고온 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 후면 리세스들(43)이 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재하는 동안 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 개구 충전 구조물들(58)은 구조적 지지를 제공한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 개구 충전 구조물들(58)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 10b를 참조하면, 일 실시예에서, 강유전성 유전체 재료 층(44A)이 후면 리세스들(43) 내에 그리고 수직 반도체 채널들(160)의 물리적으로 노출된 외부 측벽들 상에 직접 컨포멀하게 퇴적될 수 있다. 일 실시예에서, 강유전성 유전체 재료 층(44A)은 비정질 강유전성 유전체 재료를 포함하는 비정질 강유전성 유전체 재료 층(44A)을 포함한다. 본 명세서에 사용되는 바와 같이, "비정질 강유전성 유전체 재료"는, 결정화 시에, 외부 전기장의 부재 시 자발적인 전기 분극을 나타낼 수 있는 비정질 유전체 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "강유전성 유전체 재료"는 외부 전기장의 부재 시 자발적인 전기 분극을 나타내는 다결정 또는 단결정 유전체 재료를 지칭한다. 비정질 강유전성 유전체 재료 층(44A)은 화학 기상 증착 또는 원자층 증착과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 도 10g에 관하여 후술될 대안적인 실시예에서, 계면 유전체 재료 층(interfacial dielectric material layer)이 수직 반도체 채널(160)과 비정질 강유전성 유전체 재료 층(44A) 사이에 위치될 수 있다.
일 실시예에서, 비정질 강유전성 유전체 재료 층(44A)은 비정질 하프늄 산화물(HfO2) 또는 비정질 하프늄 지르코늄 산화물(HfxZr1-xO2)을 포함하며, 여기서 0.01 ≤ × ≤ 0.99이다. 비정질 강유전성 유전체 재료 층(44A)은 수직 반도체 채널들(160)의 재료와 같은 단결정 템플릿 재료 상에서 단결정 사방정계 상 하프늄 산화물 또는 하프늄 지르코늄 산화물로 후속적으로 어닐링될 수 있다. 비정질 강유전성 유전체 재료 층(44A)은 강유전성 속성들을 향상시키기 위해 Al, Zr, Y, Gd, La, Sr, 및 Si와 같은 적합한 도펀트를 포함할 수 있다. 비정질 강유전성 유전체 재료 층(44A)은 2 nm 내지 40 nm, 예컨대 4 nm 내지 20 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 10c를 참조하면, 비정질 강유전성 유전체 재료 층(44A)의 템플릿화된 결정 성장(templated crystalline growth)을 유도하기 위해 어닐링 공정이 수행될 수 있다. 본 명세서에 사용되는 바와 같이, "템플릿화된 결정 성장"은 인접한 재료 부분의 결정질 표면이 결정 성장을 위한 템플릿으로서 기능하는 재료 부분 내의 결정 성장을 지칭한다. 어닐링 공정 동안, 수직 반도체 채널들(160)에 대해 근위에 있는 비정질 강유전성 유전체 재료 층(44A)의 부분들은 단결정 강유전성 유전체 층들(44E)로 변환되고, 수직 반도체 채널들(160)에 대해 근위에 있지 않은 비정질 강유전성 유전체 재료 층(44A)의 부분들은 다결정 강유전성 유전체 층들(44P)로 변환되거나 비정질 상태로 유지된다. 모든 단결정 강유전성 유전체 층들(44E) 및 다결정 강유전성 유전체 층들(44P)(또는 나머지 비정질 부분들)의 세트는 본 명세서에서 강유전성 유전체 재료 층(44)으로 지칭된다. 각각의 단결정 강유전성 유전체 층(44E)은 수직 반도체 채널(160)과 접촉하는 각자의 원통형 내부 측벽 및 각자의 후면 리세스(43)에 물리적으로 노출되는 각자의 외부 원통형 외부 측벽을 가질 수 있다. 각각의 단결정 강유전성 유전체 층(44E)의 외부 원통형 측벽은 각자의 단결정 강유전성 유전체 층(44E)의 내부 원통형 측벽으로부터 균일한 두께만큼 측방향으로 이격될 수 있으며, 이는 2 nm 내지 40 nm, 예컨대 4 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
어닐링은 캡(cap)이 있거나 없는 단일 단계 어닐링, 또는 다단계 어닐링을 포함할 수 있다. 예를 들어, 어닐링은, 비정질 실리콘 산화물 상에 퇴적되는, 후술되는 티타늄 질화물 금속성 배리어 층과 같은, 전도성 캡이 있거나 캡이 없는 단일 단계로 수행될 수 있다. 캡핑된 어닐링(capped anneal) 공정에서, 실리콘 산화물 계면 유전체 재료 층은 하프늄 산화물과 실리콘 사이의 반응에 의해 각자의 하프늄 산화물 단결정 강유전성 유전체 층(44E)과 각자의 실리콘 수직 반도체 채널(160) 사이에 형성될 수 있다. 대안적인 실시예에서, 비정질 하프늄 산화물로부터 오염물을 아웃가스(outgas)하기 위해 캡핑되지 않은 채로(uncapped) 더 낮은 온도의 어닐링을 수행한 다음에 비정질 하프늄 산화물 상에 티타늄 캡과 같은 전도성 캡을 형성하고, 그리고 캡핑된 비정질 하프늄 산화물을 단결정 하프늄 산화물로 변환하기 위해 더 높은 온도의 어닐링을 수행하는 것으로, 2단계 어닐링이 수행될 수 있다. 이 공정에서, 실리콘 산화물 계면 유전체 재료 층 형성은 최소화되거나 회피될 수 있다.
단결정 강유전성 유전체 층들(44E)의 수직 스택들이 어닐링 공정에 의해 형성된다. 단결정 강유전성 유전체 층들(44E)의 각각의 수직 스택은 수직 반도체 채널들(160) 중 각자의 것 상에 형성될 수 있다. 단결정 강유전성 유전체 층들(44E) 각각은 수직 반도체 채널들(160) 중 각자의 것과 에피택셜 정렬되어, 그리고 그와 직접 접촉하여 형성된다. 다른 실시예에서, 강유전성 유전체 층들(44E)은 수직 반도체 채널들(160) 중 하나에 대해 25% 내지 50%에 달하는 바람직한 결정학적 배향에서 고도로 텍스처화되지만, 더 높거나 더 낮은 값이 사용될 수 있다. 단결정 강유전성 유전체 층들(44E)과 수직 반도체 채널들(160) 중 각자의 것의 조합은 "메모리 스택 구조물"(160, 44E)로 지칭된다. 일 실시예에서, 메모리 스택 구조물(160, 44E)은 수직 반도체 채널들(160) 중 각자의 것과 직접 접촉하는 단결정 강유전성 유전체 층들(44E)을 포함할 수 있다. 다른 실시예에서, 메모리 스택 구조물(160, 44E)은, 아래에서 더 상세히 기술되는 바와 같이, 계면 유전체 재료 층(124)에 의해 또는 실리콘 산화물 영역들에 의해 수직 반도체 채널들(160) 중 각자의 것의 적어도 하나의 측벽으로부터 분리되는 단결정 강유전성 유전체 층들(44E)을 포함할 수 있다. 일부 실시예들에서, 메모리 스택 구조물(160, 44E)은 단결정 강유전성 유전체 층들(44E) 및 수직 반도체 채널들(160) 중 각자의 것의 인접한 세트를 포함할 수 있다. 메모리 스택 구조물의 단결정 강유전성 유전체 층들(44E)은 제1 예시적인 구조물에서와 같이 각자의 수직 반도체 채널(160)을 둘러쌀 수 있거나, 또는 메모리 스택 구조물의 단결정 강유전성 유전체 층들(44E)은 도 14a 내지 도 27b에 관하여 후술될 제2 예시적인 구조물에서와 같이, 각자의 수직 반도체 채널(160)의 측벽에 인접하게 위치될 수 있다. 절연 층들(32) 및 절연 캡 층(70) 상에 위치된 비정질 강유전성 유전체 재료 층(44A)의 부분들은 다결정 강유전성 유전체 층들(44P)로 변환되거나 비정질 상태로 유지되는데, 그 이유는 절연 층들(32) 및 절연 캡 층(70)의 비정질 표면들은 비정질 강유전성 유전체 재료 층(44A)의 비정질 강유전성 유전체 재료를 결정화하기 위한 어떠한 단결정 템플릿도 제공하지 않기 때문이다.
일 실시예에서, 비정질 강유전성 유전체 재료 층(44A)의 조성, 및 따라서 단결정 강유전성 유전체 층들(44E)의 조성은, 단결정 강유전성 유전체 층들(44E)과 수직 반도체 채널들(160) 사이의 격자 부정합이 최소화되고, 단결정 강유전성 유전체 층들(44E) 내의 결함들의 형성이 제거되거나 최소화되도록, 선택될 수 있다. 일 실시예에서, 수직 반도체 채널들(160)은 0.543 nm의 격자 상수를 갖는 면-중심(face-centered) 다이아몬드-입방 결정 구조를 갖는 단결정 실리콘을 포함할 수 있고, 단결정 강유전성 유전체 층들(44E)은 사방정계 상에 있고 Si, Y, Gd, La, Sr, Zr 또는 Al 중 적어도 하나로 도핑된 결정질 하프늄 산화물 재료를 포함할 수 있다. 이 경우, 사방정계 상의 결정질 하프늄 산화물 재료는 약 0.52 nm의 제1 격자 상수, 약 0.50 nm의 제2 격자 상수, 및 약 0.52 nm의 제3 격자 상수를 가질 수 있다.
도 10d를 참조하면, 금속성 배리어 층(46A)이 후면 리세스들(43) 내에 퇴적될 수 있다. 금속성 배리어 층(46A)은 후속적으로 퇴적될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 Ti와 같은 금속, TiN, TaN, WN, 또는 그의 스택과 같은 전도성 금속성 질화물 재료를 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
금속 충전 재료가 복수의 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 콘택 레벨 유전체 층(73)의 상부 표면 위에 퇴적되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 채용하여 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자를 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 층들(32) 및 메모리 개구 충전 구조물들(58)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자들의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 절연 층들(32)의 쌍과 같은 유전체 재료 층들의 수직으로 이웃하는 쌍 사이에 위치되는 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 전기 전도성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 콘택 레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다. 각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 강유전성 유전체 재료 층(44) 및 연속적인 전기 전도성 재료 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다. 전기 전도성 층들(46)은 후면 리세스들(43)의 나머지 체적들 내의 단결정 강유전성 유전체 층들(44E)의 수직 스택들 상에 형성된다.
도 10e, 도 11a 및 도 11b를 참조하면, 연속적인 전기 전도성 재료 층(46L)의 퇴적된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 콘택 레벨 유전체 층(73) 위로부터 에칭 백(etching back)된다. 후면 리세스들(43) 내의 퇴적된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에 위치된 복수의 제어 게이트 전극들을 전기적으로 상호연결시키는, 즉 전기적으로 단락시키는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 개구 충전 구조물들(58)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 강유전성 유전체 재료 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우, 강유전성 유전체 재료 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 강유전성 유전체 재료 층(44)의 재료에 대해 선택적이지 않을 수 있다. 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재한다.
도 10f를 참조하면, 제1 예시적인 구조물의 제2 구성이 도시되어 있으며, 이는 도 6c에 도시된 메모리 개구 충전 구조물들(58)에 대한 제2 구성을 채용하고 전술된 도 10a 내지 도 10e에 도시된 단계들을 수행함으로써 제공될 수 있다.
도 10g를 참조하면, 제1 예시적인 구조물의 제1 구성의 대안적인 실시예는, 수직 반도체 채널들(160) 및 절연 층들(32)의 물리적으로 노출된 표면들 상에 직접 비정질 계면 유전체 재료 층을 퇴적함으로써, 그리고 비정질 계면 유전체 재료 층을 단결정 계면 유전체 층들(124E) 및 다결정 계면 유전체 층들(124P)을 포함하는 계면 유전체 재료 층(124)으로 변환함으로써, 제1 예시적인 구조물의 제1 구성으로부터 도출될 수 있다. 계면 유전체 재료 층(124)의 두께는 0.5 nm 내지 5 nm, 예컨대 1 nm 내지 3 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
비정질 계면 유전체 재료 층을 위한 재료, 및 따라서 계면 유전체 재료 층(124)을 위한 재료는, 계면 유전체 재료 층(124)의 결정질 상의 평균 격자 상수가 수직 반도체 채널들(160)의 재료의 평균 격자 상수와 단결정 강유전성 유전체 층(44E)의 재료의 평균 격자 상수 사이에 있도록 선택될 수 있다. 본 명세서에 사용되는 바와 같이, "평균 격자 상수"는 재료의 결정학적 상의 3개의 격자 상수들의 평균을 지칭한다. 일 실시예에서, 수직 반도체 채널들(160)은 약 0.543 nm의 평균 격자 상수를 갖는 도핑된 단결정 실리콘을 포함할 수 있고, 단결정 강유전성 유전체 층(44E)은 0.50 nm 내지 0.51 nm 범위의 평균 격자 상수를 갖는 사방정계 상 하프늄 산화물 또는 하프늄 지르코늄 산화물을 포함할 수 있다. 일 실시예에서, 비정질 계면 유전체 재료 층을 위한 재료(및 계면 유전체 재료 층(124)을 위한 재료)는 이트리아-안정화된 지르코니아를 포함할 수 있으며, 여기서 지르코늄 산화물의 입방체 결정 구조는 이트륨 산화물의 첨가에 의해 실온에서 안정화된다. 이트리아-안정화된 지르코니아 재료 내의 이트리아의 몰 백분율은 2% 내지 10%, 예컨대 3% 내지 8%의 범위일 수 있다. 이트리아-안정화된 지르코니아의 결정질 상은, 평균 격자 상수인, 약 0.51 nm 내지 0.52 nm의 격자 상수를 갖는 입방체 결정 구조를 갖는다. 이트리아-안정화된 지르코니아의 중간 평균 격자 상수는, 수직 반도체 채널들(160)의 결정질 재료의 평균 격자 상수와 단결정 강유전성 유전체 층(44E) 사이의 격자 부정합을 점진적으로 수용함으로써, 단결정 강유전성 유전체 층(44E) 내의 계면 결함 밀도를 감소시킬 수 있다.
도 10h를 참조하면, 제1 예시적인 구조물의 제2 구성의 대안적인 실시예는, 도 6c의 제1 예시적인 구조물의 제2 구성으로부터, 그리고 도 10g에 도시된 구조물에서와 같이 계면 유전체 재료 층(124)을 채용하여 도출될 수 있다.
도 12를 참조하면, 절연 재료 층이 컨포멀 퇴적 공정에 의해 후면 트렌치들(79) 내에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 예시적인 컨포멀 퇴적 공정들은 화학 기상 증착 및 원자층 증착을 포함하지만, 이들로 제한되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어 저압 화학 기상 증착(LPCVD) 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 절연 재료 층의 두께는 1.5 nm 내지 60 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
강유전성 유전체 재료 층(44)이 후면 트렌치들(79)에서 노출되는 경우, 절연 재료 층은 강유전성 유전체 재료 층(44)의 표면들 상에 직접 그리고 전기 전도성 층들(46)의 측벽들 상에 직접 형성될 수 있다. 강유전성 유전체 재료 층(44)이 후면 트렌치들(79)에서 노출되지 않는 경우, 절연 재료 층은 절연 층들(32)의 측벽들 상에 직접 그리고 전기 전도성 층들(46)의 측벽들 상에 직접 형성될 수 있다.
콘택 레벨 유전체 층(73) 위로부터 그리고 각각의 후면 트렌치(79)의 저부에서 절연 재료 층의 수평 부분들을 제거하기 위해, 이방성 에칭이 수행된다. 절연 재료 층의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 후면 공동(79')이 각각의 절연 스페이서(74)에 의해 둘러싸인 체적 내에 존재한다. 반도체 재료 층(10)의 상부 표면은 각각의 후면 트렌치(79)의 저부에서 물리적으로 노출될 수 있다.
소스 영역(61)은 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들 내로의 전기 도펀트의 주입에 의해 각각의 후면 공동(79') 아래의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 각자의 개구 아래에 놓이는 기판(9, 10)의 표면 부분 내에 형성된다. 주입 공정 동안의 주입된 도펀트 원자의 스트래글(straggle) 및 후속 활성화 어닐링 공정 동안의 주입된 도펀트 원자의 측방향 확산으로 인해, 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 개구의 측방향 범위보다 더 큰 측방향 범위를 가질 수 있다.
교번하는 스택(32, 46) 내의 전기 전도성 층들(46)의 형성 시에 제공되는 최저부 전기 전도성 층(46)은 전계 효과 트랜지스터들을 위한 선택 게이트 전극을 포함할 수 있다. 각각의 소스 영역(61)은 기판(9, 10)의 상부 부분에 형성된다. 수직 반도체 채널들(160)의 저부 부분들과, 가장 근접한 소스 영역(61) 사이에 위치된 반도체 재료 층(10)의 상부 부분은 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)과 인접 수직 반도체 채널들의 조합은 반도체 채널들(59, 160)을 구성한다. 따라서, 반도체 채널들(59, 160)은 각각의 소스 영역(61)과 드레인 영역들(163)의 각자의 세트 사이에서 연장된다. 반도체 채널들(59, 160)은 메모리 개구 충전 구조물들(58)의 수직 반도체 채널들(160)을 포함한다.
후면 콘택 비아 구조물(76)이 각각의 후면 공동(79') 내에 형성될 수 있다. 각각의 콘택 비아 구조물(76)은 각자의 후면 공동(79')을 충전할 수 있다. 콘택 비아 구조물들(76)은 후면 트렌치(79)의 나머지 비충전된 체적(즉, 후면 공동(79')) 내에 적어도 하나의 전도성 재료를 퇴적함으로써 형성될 수 있다. 예를 들어, 적어도 하나의 전도성 재료는 전도성 라이너(76A) 및 전도성 충전 재료 부분(76B)을 포함할 수 있다. 전도성 라이너(76A)는 전도성 금속성 라이너, 예컨대 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택을 포함할 수 있다. 전도성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 전도성 충전 재료 부분(76B)은 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 전도성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 전도성 재료는, 교번하는 스택(32, 46) 위에 놓인 콘택 레벨 유전체 층(73)을 정지 층으로서 채용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 채용되는 경우, 콘택 레벨 유전체 층(73)은 CMP 정지 층으로서 채용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 전도성 재료의 각각의 나머지 연속적인 부분은 후면 콘택 비아 구조물(76)을 구성한다.
후면 콘택 비아 구조물(76)은 교번하는 스택(32, 46)을 통해 연장되고, 소스 영역(61)의 상부 표면과 접촉한다. 후면 콘택 비아 구조물(76)은 절연 스페이서(74)의 측벽과 접촉할 수 있다.
도 13a 및 도 13b를 참조하면, 추가적인 콘택 비아 구조물들(88, 86, 8P)이 콘택 레벨 유전체 층(73)을 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 콘택 비아 구조물들(88)은 각각의 드레인 영역(163) 상의 콘택 레벨 유전체 층(73)을 통해 형성될 수 있다. 워드 라인 콘택 비아 구조물들(86)은 콘택 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46) 상에 형성될 수 있다. 주변 디바이스 콘택 비아 구조물들(8P)은 주변 디바이스들의 각자의 노드들 상에 직접 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다.
도 14a 내지 도 14d를 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조물은, 교번하는 스택(32, 42) 및 역-단차형 유전체 재료 부분(65)을 통해 라인 트렌치들(149)을 형성함으로써 도 3의 제1 예시적인 구조물로부터 도출될 수 있다. 라인 트렌치들(149)은 메모리 어레이 영역(100)과 계단 영역(200) 사이의 계면에 수직인 방향일 수 있는 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제2 수평 방향(hd2)을 따라 측방향으로 이격된다. 라인 트렌치들(149)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)인 폭 방향을 따라 균일한 폭을 가질 수 있다. 라인 트렌치들(149)은 제2 수평 방향(hd2)을 따라 균일한 피치를 가질 수 있다. 각각의 라인 트렌치(149)는 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면으로부터, 반도체 재료 층(10)과 같은, 교번하는 스택(32, 42) 아래에 놓인 단결정 반도체 재료 층의 상부 표면까지 수직으로 연장될 수 있다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 라인 트렌치들(149)의 길이방향 측벽들은 수직이거나 실질적으로 수직일 수 있다. 각각의 라인 트렌치(149)의 폭은 40 nm 내지 400 nm의 범위일 수 있지만, 더 작거나 더 큰 폭도 또한 채용될 수 있다. 일반적으로, 라인 트렌치들(149)의 어레이가 교번하는 스택(32, 42)을 통해 형성될 수 있다. 도 3의 처리 단계들에서 제공된 교번하는 스택(32, 42)은, 각자의 균일한 폭을 갖고 라인 트렌치들(149)에 의해 제2 수평 방향(hd2)을 따라 측방향으로 이격된 복수의 교번하는 스택들(32, 42)로 분할될 수 있다.
도 15a 및 도 15b를 참조하면, 희생 재료 층은 컨포멀하게 퇴적될 수 있고, 수평 부분들을 제거하기 위해 이방성으로 에칭될 수 있다. 희생 재료 층의 나머지 수직 부분들은 라인 트렌치들(149)의 길이방향 측벽들 상에 위치된 희생 재료 레일들(151')을 포함한다. 희생 재료 레일들(151')은 전체에 걸쳐 균일한 폭을 가질 수 있다. 공극, 즉 충전되지 않은 체적을 포함하는 라인 공동(149')이 각각의 라인 트렌치(149) 내에 존재한다. 한 쌍의 희생 재료 레일들(151')이 각각의 라인 트렌치(149) 내에 형성될 수 있다. 희생 재료 레일들(151')은 절연 층들(32), 희생 재료 층들(42), 및 반도체 재료 층(10)의 재료들에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 예를 들어, 희생 재료 레일들(151')은 폴리실리콘, 비정질 실리콘, 실리콘-게르마늄 합금, 보로실리케이트 유리, 유기실리케이트 유리, 비정질 탄소 또는 다이아몬드-유사 탄소(DLC)와 같은 탄소계 재료, 또는 중합체 재료를 포함할 수 있다. 각각의 희생 재료 레일(151')의 측방향 두께는 2 nm 내지 80 nm, 예컨대 4 nm 내지 40 nm 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 16a 및 도 16b를 참조하면, 실리콘 산화물과 같은 유전체 재료가 라인 공동들(149') 내에 퇴적될 수 있다. 유전체 재료의 잉여 부분들이 리세스 에칭 공정 및/또는 화학적 기계적 평탄화를 채용할 수 있는 평탄화 공정에 의해 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 각자의 라인 공동(149')을 충전하는 유전체 재료의 각각의 부분은 본 명세서에서 유전체 재료 레일(162R)로 지칭된다. 각각의 유전체 재료 레일(162R)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 전체에 걸쳐 균일한 두께를 가질 수 있다. 일 실시예에서, 유전체 재료 레일들(162R)은 도핑된 실리케이트 유리 또는 도핑되지 않은 실리케이트 유리(즉, 실리콘 산화물)를 포함할 수 있다. 한 쌍의 희생 재료 레일들(151')과 유전체 재료 레일(162R)의 조합이 라인 트렌치들(149) 각각 내에 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 포토레지스트 층(도시되지 않음)이 교번하는 스택들(32, 42), 희생 재료 레일들(151'), 및 유전체 재료 레일들(162R) 위에 적용될 수 있다. 포토레지스트 층은 라인 트렌치들(149) 중 각자의 것 위에 놓이는 개구들의 행들을 포함하는 개구들의 2차원 어레이를 형성하도록 패턴화될 수 있다. 포토레지스트 층 내의 개구들의 각각의 행은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 포토레지스트 층 내의 각각의 개구는 각자의 아래에 놓인 라인 트렌치(149)의 한 쌍의 길이방향 측벽들 위에 놓일 수 있다.
에칭 마스크로서 포토레지스트 층을 채용하여 이방성 에칭 공정이 수행될 수 있다. 포토레지스트 층에 의해 마스킹되지 않은 희생 재료 레일들(151') 및 유전체 재료 레일들(162R)의 부분들은 반도체 재료 층(10)의 상부 표면까지 에칭된다. 유전체 재료 레일들(162R) 및 한 쌍의 희생 재료 레일들(151')의 각각의 조합은 하나의 행으로 배열되는 다수의 복합 기둥 구조물들(162, 151)로 분할된다. 각각의 복합 기둥 구조물(162, 151)은 유전체 재료 레일(162R)의 패턴화된 부분인 각자의 유전체 코어(162), 및 희생 재료 레일(151')의 패턴화된 부분들인 한 쌍의 희생 재료 스트립들(151)을 포함한다. 라인 트렌치(149) 내의 복합 기둥 구조물들(162, 151)의 각각의 이웃하는 쌍 사이에 위치된 수직 공동들은 본 명세서에서 기둥 공동들(121)로 지칭된다. 기둥 공동들(121)은, 희생 재료 레일들(162R) 및 유전체 재료 레일들(151')의 부분들이 이방성 에칭 공정에 의해 제거되는 체적들 내에 형성된다. 다수의 개별 기둥 구조물들(162, 151)의 행은 각각의 라인 트렌치(149)에서 기둥 공동들(121)의 행과 인터레이싱된다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 18a 및 도 18b를 참조하면, 실리콘 산화물과 같은 유전체 재료가 기둥 공동들(121) 내에 퇴적될 수 있다. 선택적으로, 유전체 재료의 잉여 부분들은 리세스 에칭 또는 화학적 기계적 평탄화 공정과 같은 평탄화 공정에 의해 절연 캡 층의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 기둥 공동들(121)을 충전하는 유전체 재료는 유전체 기둥 구조물들(24)을 구성한다. 유전체 기둥 구조물들(24)은 유전체 코어들(162)과 동일한 재료, 또는 상이한 재료를 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 희생 재료 스트립들(151)은 에칭 공정에 의해 절연 층들(32), 희생 재료 층들(42), 반도체 재료 층(10), 유전체 코어들(162), 및 유전체 기둥 구조물들(24)의 재료들에 대해 선택적으로 제거될 수 있다. 에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정일 수 있다. 에칭 공정의 화학 작용은, 절연 층들(32), 희생 재료 층들(42), 반도체 재료 층(10), 유전체 코어들(162), 및 유전체 기둥 구조물들(24)의 재료들의 상당한 양을 제거하지 않고서 희생 재료 스트립들(151)의 재료가 제거되도록, 선택된다. 예를 들어, 희생 재료 스트립들(151)이 폴리실리콘을 포함하는 경우, 절연 층들(32), 희생 재료 층들(42), 반도체 재료 층(10), 유전체 코어들(162), 및 유전체 기둥 구조물들(24)의 재료들에 대해 선택적으로 희생 재료 스트립들(151)을 에칭하기 위해, 트리메틸-2 하이드록시에틸 암모늄 하이드록사이드("TMY")를 사용하는 습식 에칭 공정이 채용될 수 있다. 대안적으로, 희생 재료 스트립들(151)이 비정질 실리콘-게르마늄 합금을 포함하는 경우, 절연 층들(32), 희생 재료 층들(42), 반도체 재료 층(10), 유전체 코어들(162), 및 유전체 기둥 구조물들(24)의 재료들에 대해 선택적으로 희생 재료 스트립들(151)을 에칭하기 위해, 수산화암모늄 및 과산화수소를 사용하는 습식 에칭 공정이 채용될 수 있다. 희생 재료 스트립들(151)이 제거된 체적들 내에 수직 공동들(153)이 형성된다. 라인 트렌치들(149) 각각은 수직 공동들(153)의 2개의 행들을 정의하는 유전체 재료 부분들(162, 24)의 각자의 세트로 충전된다.
도 20a 및 도 20b를 참조하면, 선택적 에피택시 공정을 수행함으로써 각각의 수직 공동(153) 내에 수직 반도체 채널(160)이 형성될 수 있다. 선택적 에피택시 공정은 제1 실시예의 도 5b 또는 도 6b의 처리 단계에서와 동일할 수 있다. 선택적 에피택시 공정은 교번하는 스택(32, 42)을 통해 수직으로 연장되는 수직 공동들(153) 아래에 놓이는 단결정 반도체 재료 층의 물리적으로 노출된 표면들로부터 단결정 반도체 재료(예컨대 단결정 실리콘)를 성장시킨다. 일 실시예에서, 선택적 에피택시 공정에 의해 퇴적된 단결정 반도체 재료는 단결정 도핑된 실리콘일 수 있다.
각각의 수직 반도체 채널(160)은 반도체 재료 층(10)의 단결정 반도체 재료와, 또는 반도체 재료 층(10)이 생략된 경우 기판 반도체 층(9)의 단결정 반도체 재료와 에피택셜 정렬된 단결정 반도체 재료를 포함한다. 일 실시예에서, 수직 반도체 채널(160)은 단결정 실리콘을 포함할 수 있고/있거나, 이로 본질적으로 이루어질 수 있다. 일 실시예에서, 수직 반도체 채널(160)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 전도성 유형과 동일한 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 수직 반도체 채널(160)은 제1 전도성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 상에 직접 형성될 수 있다. 수직 반도체 채널(160) 내의 제1 전도성 유형 도펀트는 인시츄 도핑에 의해 수직 반도체 채널들(160) 내로 도입될 수 있다. 수직 반도체 채널들(160) 내의 제1 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤, 예컨대 1.0 × 1015/㎤ 내지 1.0 × 1017/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다.
퇴적된 단결정 반도체 재료는 적어도 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면까지 성장할 수 있다. 퇴적된 단결정 반도체 재료의 잉여 부분들은 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 수직 공동(153)을 충전하는 퇴적된 단결정 반도체 재료의 각각의 나머지 부분은 수직 반도체 채널(160)을 구성한다. 각각의 수직 반도체 채널(160)은 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 내에 상부 표면을 가질 수 있다. 각각의 수직 반도체 채널(160)은 각자의 수직 공동(153)을 충전하는 각자의 단결정 반도체 재료를 포함하고/포함하거나, 이로 본질적으로 이루어진다.
도 21a 및 도 21b를 참조하면, 제2 전도성 유형의 도펀트가 수직 반도체 채널들(160) 각각의 상부 부분 내에 주입될 수 있다. 각각의 수직 반도체 채널(160)의 상부 부분은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 갖는 단결정 도핑된 반도체 재료 부분으로 변환될 수 있다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 대안적으로, 수직 반도체 채널들(160)은 리세스될 수 있고, 별도의 드레인 반도체 재료가 수직 반도체 채널들 위의 리세스들 내로 퇴적될 수 있다. 드레인 반도체 재료는 제2 전도성 유형 도펀트로 인시츄 도핑될 수 있거나(예를 들어, 인 또는 비소로 도핑된 실리콘), 또는 그것은 퇴적될 때에는 도핑되지 않고, 이어서 드레인 반도체 재료 내로의 제2 전도성 유형 도펀트의 이온 주입이 이루어져서 드레인 영역들(163)을 형성할 수 있다. 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 영역들은 본 명세서에서 드레인 영역들(163)로 지칭되며, 이들 각각은 트랜지스터 채널로서 아래에 놓인 수직 반도체 채널(160)을 채용하는 수직 전계 효과 트랜지스터의 드레인 영역으로서 기능한다. 수직 반도체 채널들(160) 내의 제2 전도성 유형의 도펀트들의 원자 농도는 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작거나 더 큰 원자 농도도 또한 채용될 수 있다. 드레인 영역들(163)은 수직 반도체 채널들(160) 중 각자의 것의 상부 단부 상에 직접 형성된다. 각각의 드레인 영역(163)과 아래에 놓인 수직 반도체 채널(160) 사이의 계면은 절연 캡 층(70)의 저부 표면을 포함하는 수평 평면 위에 위치될 수 있다. 유전체 기둥 구조물들(24)의 이웃하는 쌍 사이에 위치된 재료 부분들의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(158)로 지칭된다. 각각의 메모리 개구 충전 구조물(158)은 유전체 코어(62), 한 쌍의 수직 반도체 채널들(160), 및 한 쌍의 드레인 영역들(163)을 포함한다.
도 22a 및 도 22b를 참조하면, 포토레지스트 층(도시되지 않음)이 제2 예시적인 구조물 위에 적용될 수 있고, 라인 트렌치들(149)의 구역들 사이에 개구들을 형성하기 위해 리소그래피로 방식으로 패턴화될 수 있다. 예를 들어, 포토레지스트 층 내의 개구들은 계단 영역(200) 내에 위치되는 라인 트렌치들(149)의 구역들 사이에, 그리고 선택적으로 라인 트렌치들(149)의 구역들 사이의 메모리 어레이 영역(100) 내의 격리된 구역들에 형성될 수 있다. 포토레지스트 층 내의 개구들의 구역들 내부에서 아래에 놓인 재료 부분들을 제거하기 위해 이방성 에칭 공정이 수행될 수 있다. 반도체 재료 층(10)의 상부 표면까지 수직으로 연장되는 공동들은 포토레지스트 층 내의 개구들 아래에 형성될 수 있다. 반도체 재료 층(10)의 상부 표면까지 연장되는 공동들은 본 명세서에서 후면 개구들(69)로 지칭된다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 23a 내지 도 23c를 참조하면, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 채용하여 후면 개구들(69) 내로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 유전체 기둥 구조물들(24)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 수직 반도체 채널들(160)의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 수직 반도체 채널들(160)에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 개구들(69) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제1 예시적인 구조물이 고온 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 후면 리세스들(43)이 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재하는 동안 역-단차형 유전체 재료 부분(65), 유전체 기둥 구조물들(24), 및 메모리 개구 충전 구조물들(158)은 구조적 지지를 제공한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 24를 참조하면, 비정질 강유전성 유전체 재료 층(44A)이 후면 리세스들(43) 내에 그리고 수직 반도체 채널들(160)의 물리적으로 노출된 외부 측벽들 상에 직접 컨포멀하게 퇴적될 수 있다. 비정질 강유전성 유전체 재료 층(44A)은 제1 실시예에서와 동일한 재료를 포함할 수 있다.
일 실시예에서, 비정질 강유전성 유전체 재료 층(44A)은 비정질 하프늄 산화물(HfO2) 또는 비정질 하프늄 지르코늄 산화물(HfxZr1-xO2)을 포함한다. 비정질 강유전성 유전체 재료 층(44A)은 수직 반도체 채널들(160)의 재료와 같은 단결정 템플릿 재료 상에서 단결정 사방정계 상 하프늄 산화물 또는 하프늄 지르코늄 산화물로 후속적으로 어닐링될 수 있다. 비정질 강유전성 유전체 재료 층(44A)은 강유전성 속성들을 향상시키기 위해 Al, Y, Gd, La, Sr, Zr 또는 Si와 같은 적합한 도펀트를 포함할 수 있다. 비정질 강유전성 유전체 재료 층(44A)은 2 nm 내지 40 nm, 예컨대 4 nm 내지 20 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
도 25를 참조하면, 비정질 강유전성 유전체 재료 층(44A)의 템플릿화된 결정 성장을 유도하기 위해 제1 실시예에 관하여 전술된 어닐링 공정이 수행된다. 어닐링 공정 동안, 수직 반도체 채널들(160)에 대해 근위에 있는 비정질 강유전성 유전체 재료 층(44A)의 부분들은 단결정 강유전성 유전체 층들(44E)로 변환되고, 수직 반도체 채널들(160)에 대해 근위에 있지 않은 비정질 강유전성 유전체 재료 층(44A)의 부분들은 다결정 강유전성 유전체 층들(44P)로 변환되거나 비정질 상태로 유지된다. 모든 단결정 강유전성 유전체 층들(44E) 및 다결정 강유전성 유전체 층들(44P)의 세트는 본 명세서에서 강유전성 유전체 재료 층(44)으로 지칭된다. 각각의 단결정 강유전성 유전체 층(44E)은 수직 반도체 채널(160)과 접촉하는 각자의 평면형 내부 측벽 및 각자의 후면 리세스(43)에 물리적으로 노출되는 각자의 평면형 외부 측벽을 가질 수 있다. 각각의 단결정 강유전성 유전체 층(44E)의 외부 측벽은 각자의 단결정 강유전성 유전체 층(44E)의 내부 측벽으로부터 균일한 두께만큼 측방향으로 이격될 수 있으며, 이는 2 nm 내지 40 nm, 예컨대 4 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
단결정 강유전성 유전체 층들(44E)의 수직 스택들이 어닐링 공정에 의해 형성된다. 단결정 강유전성 유전체 층들(44E)의 각각의 수직 스택은 수직 반도체 채널들(160) 중 각자의 것 상에 형성될 수 있다. 이 실시예에서, 단결정 강유전성 유전체 층들(44E) 각각은 수직 반도체 채널들(160) 중 각자의 것과 에피택셜 정렬되어, 그리고 그와 직접 접촉하여 형성된다. 다른 실시예에서, 강유전성 유전체 층들(44E)은 수직 반도체 채널들(160) 중 하나에 대해 25% 내지 50%에 달하는 바람직한 결정학적 배향에서 고도로 텍스처화되지만, 더 높거나 더 낮은 값이 사용될 수 있다. 절연 층들(32) 및 절연 캡 층(70) 상에 위치된 비정질 강유전성 유전체 재료 층(44A)의 부분들은 다결정 강유전성 유전체 층들(44P)로 변환되거나 비정질 상태로 유지되는데, 그 이유는 절연 층들(32) 및 절연 캡 층(70)의 비정질 표면들은 비정질 강유전성 유전체 재료 층(44A)의 비정질 강유전성 유전체 재료를 결정화하기 위한 어떠한 단결정 템플릿도 제공하지 않기 때문이다. 수직 반도체 채널(160) 및 단결정 강유전성 유전체 층들(44E)의 각자의 수직 스택의 각각의 세트는 메모리 스택 구조물(160, 44E)을 구성한다.
일 실시예에서, 비정질 강유전성 유전체 재료 층(44A)의 조성, 및 따라서 단결정 강유전성 유전체 층들(44E)의 조성은, 단결정 강유전성 유전체 층들(44E)과 수직 반도체 채널들(160) 사이의 격자 부정합이 최소화되고, 단결정 강유전성 유전체 층들(44E) 내의 결함들의 형성이 제거되거나 최소화되도록, 선택될 수 있다. 일 실시예에서, 수직 반도체 채널들(160)은 0.543 nm의 격자 상수를 갖는 면-중심 다이아몬드-입방 결정 구조를 갖는 단결정 실리콘을 포함할 수 있고, 단결정 강유전성 유전체 층들(44E)은 사방정계 상의 결정질 하프늄 산화물 재료를 포함할 수 있다. 이 경우, 사방정계 상의 결정질 하프늄 산화물 재료는 약 0.52 nm의 제1 격자 상수, 약 0.50 nm의 제2 격자 상수, 및 약 0.52 nm의 제3 격자 상수를 가질 수 있다.
도 26a 및 도 26b를 참조하면, 금속성 배리어 층(46A)이 후면 리세스들(43) 내에 퇴적될 수 있다. 금속성 배리어 층(46A)은 후속적으로 퇴적될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
금속 충전 재료가 복수의 후면 리세스들(43) 내에, 후면 개구들(69)의 측벽들 상에, 그리고 절연 캡 층(70)의 상부 표면 위에 퇴적되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 채용하여 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자를 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 층들(32) 및 메모리 개구 충전 구조물들(158)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자들의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층이 각각의 후면 개구(69)의 측벽들 상에 그리고 절연 캡 층(70) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 절연 층들(32)의 쌍과 같은 유전체 재료 층들의 수직으로 이웃하는 쌍 사이에 위치되는 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 전기 전도성 재료 층은 후면 개구들(69) 내에 또는 절연 캡 층(70) 위에 위치되는 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다. 각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 강유전성 유전체 재료 층(44) 및 연속적인 전기 전도성 재료 층으로 충전되지 않는 각각의 후면 개구(69)의 부분 내에 후면 공동이 존재한다. 전기 전도성 층들(46)은 후면 리세스들(43)의 나머지 체적들 내의 단결정 강유전성 유전체 층들(44E)의 수직 스택들 상에 형성된다.
연속적인 전기 전도성 재료 층의 퇴적된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 개구(69)의 측벽들로부터 그리고 절연 캡 층(70) 위로부터 에칭백된다. 후면 리세스들(43) 내의 퇴적된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에 위치된 복수의 제어 게이트 전극들을 전기적으로 상호연결시키는, 즉 전기적으로 단락시키는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 개구 충전 구조물들(58)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 층의 제거는 강유전성 유전체 재료 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우, 강유전성 유전체 재료 층(44)의 수평 부분은 각각의 후면 개구(69)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 강유전성 유전체 재료 층(44)의 재료에 대해 선택적이지 않을 수 있다. 공동이 각각의 후면 개구(69) 내에 존재한다.
도 26c를 참조하면, 제2 예시적인 구조물의 대안적인 실시예가 도시되어 있으며, 이는, 수직 반도체 채널들(160) 및 절연 층들(32)의 물리적으로 노출된 표면들 상에 직접 비정질 계면 유전체 재료 층을 퇴적함으로써, 그리고 비정질 계면 유전체 재료 층을 단결정 계면 유전체 층들(124E) 및 다결정 계면 유전체 층들(124P)을 포함하는 계면 유전체 재료 층(124)으로 변환함으로써, 제2 예시적인 구조물로부터 도출될 수 있다. 계면 유전체 재료 층(124)의 두께는 0.5 nm 내지 5 nm, 예컨대 1 nm 내지 3 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
비정질 계면 유전체 재료 층을 위한 재료, 및 따라서 계면 유전체 재료 층(124)을 위한 재료는, 계면 유전체 재료 층(124)의 결정질 상의 평균 격자 상수가 수직 반도체 채널들(160)의 재료의 평균 격자 상수와 강유전성 유전체 재료 층(44)의 재료의 평균 격자 상수 사이에 있도록 선택될 수 있다. 일 실시예에서, 수직 반도체 채널들(160)은 약 0.543 nm의 평균 격자 상수를 갖는 도핑된 단결정 실리콘을 포함할 수 있고, 강유전성 유전체 재료 층(44)은 0.50 nm 내지 0.51 nm 범위의 평균 격자 상수를 갖는 하프늄 산화물 또는 하프늄 지르코늄 산화물을 포함할 수 있다. 일 실시예에서, 비정질 계면 유전체 재료 층을 위한 재료(및 계면 유전체 재료 층(124)을 위한 재료)는 이트리아-안정화된 지르코니아를 포함할 수 있으며, 여기서 지르코늄 산화물의 입방체 결정 구조는 이트륨 산화물의 첨가에 의해 실온에서 안정화된다. 이트리아-안정화된 지르코니아 재료 내의 이트리아의 몰 백분율은 2% 내지 10%, 예컨대 3% 내지 8%의 범위일 수 있다. 이트리아-안정화된 지르코니아의 결정질 상은, 평균 격자 상수인, 약 0.51 nm 내지 0.52 nm의 격자 상수를 갖는 입방체 결정 구조를 갖는다. 이트리아-안정화된 지르코니아의 중간 평균 격자 상수는, 수직 반도체 채널들(160)의 결정질 재료의 평균 격자 상수와 강유전성 유전체 재료 층(44) 사이의 격자 부정합을 점진적으로 수용함으로써, 계면 결함 밀도를 감소시킬 수 있다.
도 27a 및 도 27b를 참조하면, 후면 개구들은 실리콘 산화물과 같은 유전체 재료로 충전되어 후면 개구 충전 구조물들(176)을 형성한다. 상호연결-레벨 유전체 층(80)이 절연 캡 층(70) 위에 퇴적될 수 있다. 워드 라인 콘택 비아 구조물들(86)이 상호연결-레벨 유전체 층(80) 및 역-단차형 유전체 재료 부분(65)을 통해 계단 영역(200) 내의 전기 전도성 층들(46) 중 각자의 것 상에 형성될 수 있다. 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 비트 라인들(98)이 드레인 영역들(163)의 각자의 서브세트에 전기적으로 연결되는 방식으로 형성될 수 있다. 각각의 비트 라인들(98)은 드레인 영역들(163)의 각자의 서브세트와 직접 접촉할 수 있거나, 또는 한 세트의 콘택 비아 구조물들(도시되지 않음)이 각각의 비트 라인(98)을 드레인 영역들(163)의 각자의 서브세트에 전기적으로 연결시키기 위해 채용될 수 있다.
모든 도면들을 참조하고 본 개시내용의 다양한 실시예들에 따르면, 3차원 메모리 디바이스가 제공되며, 이는: 기판(9, 10) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택; 및 교번하는 스택(32, 46)을 통해 연장되는 메모리 스택 구조물들을 포함하며, 여기서 메모리 스택 구조물들(160, 44E) 각각은 단결정 강유전성 유전체 층들(44E)의 수직 스택 및 각자의 수직 반도체 채널(160)을 포함한다.
일 실시예에서, 메모리 스택 구조물들(160, 44E) 각각의 수직 반도체 채널(160)은 전체에 걸쳐 단결정이고, 단결정 강유전성 유전체 층들(44E)은 텍스처화된다. 일 실시예에서, 3차원 메모리 디바이스는 기판(9, 10)의 상부 부분 내에 위치된 단결정 반도체 재료(10 및/또는 9)를 포함하며, 여기서 각각의 수직 반도체 채널(160)은 단결정 반도체 재료(10 및/또는 9)에 에피택셜하게 정렬된다.
일 실시예에서, 각자의 수직 반도체 채널(160)은 각각의 메모리 스택 구조물(160, 44E) 내의 각각의 단결정 강유전성 유전체 층(44E)과 직접 접촉한다. 수직 스택 내의 각각의 단결정 강유전성 유전체 층(44E)은 메모리 스택 구조물들(160, 44E) 각각 내의 수직 반도체 채널(160)에 에피택셜하게 정렬된다.
다른 실시예에서, 각자의 수직 반도체 채널(160)은 이트리아 안정화된 지르코니아 층과 같은 계면 유전체 재료 층(124)에 의해 각각의 메모리 스택 구조물(160, 44E) 내의 수직 스택(44E) 내에서 각각의 단결정 강유전성 유전체 층(44E)으로부터 이격된다. 따라서, 수직 반도체 채널(160)은 계면 유전체 재료 층(124)과 직접 접촉하고, 계면 유전체 재료 층(124)은 각각의 단결정 강유전성 유전체 층(44E)과 직접 접촉한다.
일 실시예에서, 절연 층(32) 및 전기 전도성 층(46)의 각각의 수직으로 이웃하는 쌍은 각자의 다결정 강유전성 재료 층(44P)에 의해 서로 수직으로 이격된다. 일 실시예에서, 다결정 강유전성 재료 층(44P)은 단결정 강유전성 유전체 층들(44E)의 수직 스택들 내의 단결정 강유전성 유전체 층들(44E)과 동일한 재료 조성 및 동일한 두께를 갖는다.
일 실시예에서, 3차원 메모리 디바이스는 교번하는 스택(32, 46)을 통해 수직으로 연장되는 개별 메모리 개구들(49)의 어레이를 포함하며, 여기서 수직 반도체 채널들(160) 각각은 개별 메모리 개구들(49)의 어레이의 각자의 메모리 개구(49) 내에 위치된다.
일 실시예에서, 각각의 수직 반도체 채널(160)과 단결정 유전체 재료 층들(44E)의 각자의 수직 스택 사이의 계면들은 절연 층들(32)과 수직 반도체 채널들(160) 사이의 계면들과 수직으로 일치한다.
일 실시예에서, 각각의 수직 반도체 채널(160)과 단결정 유전체 재료 층들(44E)의 각자의 수직 스택 사이의 계면들은 절연 층들(32)과 수직 반도체 채널들(160) 사이의 계면들로부터 외향으로 측방향으로 오프셋된다.
일 실시예에서, 3차원 메모리 디바이스는 교번하는 스택(32, 46)을 통해 수직으로 연장되고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제2 수평 방향(hd2)을 따라 측방향으로 이격된 라인 트렌치들(149)의 어레이를 포함하며, 여기서 라인 트렌치들(149) 각각은 유전체 기둥 구조물들(24) 및 메모리 개구 충전 구조물들(158)의 각자의 측방향으로 교번하는 시퀀스로 충전된다.
일 실시예에서, 메모리 개구 충전 구조물들(158)의 각각의 이웃하는 쌍은 각자의 유전체 코어(24)에 의해 측방향으로 이격되고, 그에 의해 측방향으로 접촉된다.
일 실시예에서, 3차원 메모리 디바이스는 수직 반도체 채널들(160) 중 각자의 것의 상부 단부와 접촉하는 드레인 영역들(163)을 포함한다.
본 개시내용의 다양한 실시예들은, 결정립계를 포함하지 않고 동일한 조성을 갖는 다결정 강유전성 유전체 재료보다 더 낮은 결함 밀도를 갖는 단결정 강유전성 유전체 층(44E)을 포함한다. 단결정 강유전성 유전체 층(44E)에서의 결정립계의 부재 및 더 낮은 결함 밀도는 인가된 바이어스 전압에 대한 강유전성 응답의 균일성, 개선된 프로그램 기울기 및 3차원 강유전성 메모리 디바이스의 동작 동안 그를 통한 누설 전류의 감소를 통해, 단결정 강유전성 유전체 층들(44E)에 대해 우수한 디바이스 특성들을 제공한다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 3차원 메모리 디바이스로서,
    기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택; 및
    상기 교번하는 스택을 통해 연장되는 메모리 스택 구조물들을 포함하며, 상기 메모리 스택 구조물들 각각은 단결정 강유전성 유전체 층(single crystalline ferroelectric dielectric layer)들의 수직 스택 및 각자의 수직 반도체 채널을 포함하는, 3차원 메모리 디바이스.
  2. 제1항에 있어서, 상기 메모리 스택 구조물들 각각의 상기 수직 반도체 채널은 전체에 걸쳐 단결정이고, 상기 단결정 강유전성 유전체 층들은 텍스처화되는, 3차원 메모리 디바이스.
  3. 제2항에 있어서, 상기 3차원 메모리 디바이스는 상기 기판의 상부 부분 내에 위치된 단결정 반도체 재료를 추가로 포함하며, 각각의 수직 반도체 채널은 상기 단결정 반도체 재료에 에피택셜하게 정렬되는, 3차원 메모리 디바이스.
  4. 제1항에 있어서, 상기 메모리 스택 구조물들 각각의 상기 수직 반도체 채널은 상기 동일한 메모리 스택 구조물 내의 각각의 단결정 강유전성 유전체 층과 직접 접촉하는, 3차원 메모리 디바이스.
  5. 제4항에 있어서, 상기 수직 스택 내의 각각의 단결정 강유전성 유전체 층은 상기 메모리 스택 구조물들 각각 내의 상기 수직 반도체 채널에 에피택셜하게 정렬되는, 3차원 메모리 디바이스.
  6. 제1항에 있어서, 상기 메모리 스택 구조물들 각각의 상기 수직 반도체 채널은 상기 동일한 메모리 스택 구조물 내의 각각의 단결정 강유전성 유전체 층으로부터 계면 유전체 재료 층(interfacial dielectric material layer)에 의해 이격되는, 3차원 메모리 디바이스.
  7. 제1항에 있어서,
    절연 층 및 전기 전도성 층의 각각의 수직으로 이웃하는 쌍은 각자의 다결정 강유전성 재료 층에 의해 서로 수직으로 이격되고;
    상기 다결정 강유전성 재료 층은 상기 단결정 강유전성 유전체 층들의 수직 스택들 내의 상기 단결정 강유전성 유전체 층들과 동일한 재료 조성 및 동일한 두께를 갖는, 3차원 메모리 디바이스.
  8. 제1항에 있어서, 상기 3차원 메모리 디바이스는 상기 교번하는 스택을 통해 수직으로 연장되는 개별 메모리 개구들의 어레이를 추가로 포함하며, 상기 수직 반도체 채널들 각각은 상기 개별 메모리 개구들의 어레이의 각자의 메모리 개구 내에 위치되는, 3차원 메모리 디바이스.
  9. 제8항에 있어서, 각각의 수직 반도체 채널과 단결정 유전체 재료 층들의 각자의 수직 스택 사이의 계면들은 상기 절연 층들과 상기 수직 반도체 채널들 사이의 계면들과 수직으로 일치하는, 3차원 메모리 디바이스.
  10. 제8항에 있어서, 각각의 수직 반도체 채널과 단결정 유전체 재료 층들의 각자의 수직 스택 사이의 계면들은 상기 절연 층들과 상기 수직 반도체 채널들 사이의 계면들로부터 외향으로 측방향으로 오프셋되는, 3차원 메모리 디바이스.
  11. 제1항에 있어서, 상기 3차원 메모리 디바이스는 상기 교번하는 스택을 통해 수직으로 연장되고 제1 수평 방향을 따라 측방향으로 연장되고, 제2 수평 방향을 따라 측방향으로 이격된 라인 트렌치들의 어레이를 추가로 포함하며, 상기 라인 트렌치들 각각은 유전체 기둥 구조물들 및 메모리 개구 충전 구조물들의 각자의 측방향으로 교번하는 시퀀스로 충전되고, 상기 메모리 개구 충전 구조물들 각각은 수직 반도체 채널들의 각자의 쌍을 포함하는, 3차원 메모리 디바이스.
  12. 제11항에 있어서, 메모리 개구 충전 구조물들의 각각의 이웃하는 쌍은 각자의 유전체 코어에 의해 측방향으로 이격되고 그에 의해 측방향으로 접촉되는, 3차원 메모리 디바이스.
  13. 제1항에 있어서, 상기 수직 반도체 채널들 중 각자의 것의 상부 단부와 접촉하는 드레인 영역들을 추가로 포함하는, 3차원 메모리 디바이스.
  14. 3차원 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계;
    상기 교번하는 스택을 통해 개구들을 형성하는 단계;
    상기 교번하는 스택을 통해 상기 개구들 내에 각자의 단결정 반도체 재료를 포함하는 수직 반도체 채널들을 형성하는 단계;
    상기 희생 재료 층들을 제거함으로써 후면 리세스들을 형성하는 단계;
    단결정 강유전성 유전체 층들의 수직 스택들을 형성하는 단계 - 단결정 강유전성 유전체 층들의 각각의 수직 스택은 상기 수직 반도체 채널들 중 각자의 것에 인접하게 형성됨 -; 및
    상기 후면 리세스들의 나머지 체적들 내의 상기 단결정 강유전성 유전체 층들의 수직 스택들 상에 전기 전도성 층들을 형성하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 단결정 강유전성 유전체 층들 각각은 상기 수직 반도체 채널들 중 각자의 것과 에피택셜 정렬되어, 그리고 그와 직접 접촉하여 형성되는, 방법.
  16. 제15항에 있어서, 상기 방법은,
    상기 후면 리세스들 내에 그리고 상기 수직 반도체 채널들의 물리적으로 노출된 외부 측벽들 상에 직접 비정질 강유전성 유전체 재료 층을 컨포멀하게 퇴적하는 단계; 및
    어닐링 공정을 수행함으로써 상기 수직 반도체 채널들을 에피택셜 템플릿(epitaxial template)으로서 채용하여 상기 비정질 강유전성 유전체 재료 층의 템플릿화된 결정 성장(templated crystalline growth)을 유도하는 단계를 추가로 포함하며, 상기 수직 반도체 채널들에 대해 근위에 있는 상기 비정질 강유전성 유전체 재료 층의 부분들은 상기 단결정 강유전성 유전체 층들로 변환되고, 상기 수직 반도체 채널들에 대해 근위에 있지 않은 상기 비정질 강유전성 유전체 재료 층의 부분들은 다결정 강유전성 유전체 층들로 변환되거나 비정질 상태로 유지되는, 방법.
  17. 제14항에 있어서,
    상기 기판의 상부 부분은 단결정 반도체 재료를 포함하고;
    상기 수직 반도체 채널들은 상기 교번하는 스택을 통해 상기 개구들 아래에 놓인 상기 기판의 상기 단결정 반도체 재료의 물리적으로 노출된 표면들로부터 단결정 반도체 재료를 성장시키는 선택적 에피택시 공정을 수행함으로써 형성되는, 방법.
  18. 제14항에 있어서, 상기 방법은 상기 교번하는 스택을 통해 개별 메모리 개구들의 어레이를 형성하는 단계를 추가로 포함하며, 상기 수직 반도체 채널들 각각은 상기 개별 메모리 개구들의 어레이의 각자의 메모리 개구 내에 형성되는, 방법.
  19. 제14항에 있어서, 상기 방법은,
    상기 교번하는 스택을 통해 라인 트렌치들의 어레이를 형성하는 단계 - 상기 라인 트렌치들은 제1 수평 방향을 따라 측방향으로 연장되고 제2 수평 방향을 따라 측방향으로 이격됨 -; 및
    수직 공동들의 행들을 정의하는 유전체 재료 부분들의 각자의 세트로 상기 라인 트렌치들 각각을 충전하는 단계를 추가로 포함하며, 상기 수직 반도체 채널들 각각은 상기 수직 공동들 중 각자의 것 내에 형성되는, 방법.
  20. 제19항에 있어서,
    상기 라인 트렌치들 각각 내에 한 쌍의 희생 재료 레일들 및 유전체 재료 레일의 조합을 형성하는 단계;
    상기 한 쌍의 희생 재료 레일들 및 상기 유전체 재료 레일의 각각의 조합을, 각자의 유전체 코어 및 희생 재료 스트립들의 각자의 쌍을 포함하는 다수의 복합 기둥 구조물들로 분할하는 단계 - 상기 희생 재료 레일들 및 상기 유전체 재료 레일들의 부분들이 제거된 체적들 내에 기둥 공동들이 형성됨 -;
    상기 기둥 공동들 내에 유전체 기둥 구조물들을 형성하는 단계; 및
    상기 유전체 기둥 구조물들 및 상기 유전체 코어들에 대해 선택적으로 상기 희생 재료 스트립들을 제거함으로써 상기 수직 공동들을 형성하는 단계를 추가로 포함하는, 방법.
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