CN112447750A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

半导体存储装置及半导体存储装置的制造方法 Download PDF

Info

Publication number
CN112447750A
CN112447750A CN202010147553.5A CN202010147553A CN112447750A CN 112447750 A CN112447750 A CN 112447750A CN 202010147553 A CN202010147553 A CN 202010147553A CN 112447750 A CN112447750 A CN 112447750A
Authority
CN
China
Prior art keywords
sub
memory device
semiconductor memory
portions
stepped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010147553.5A
Other languages
English (en)
Other versions
CN112447750B (zh
Inventor
松本壮太
西村貴仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112447750A publication Critical patent/CN112447750A/zh
Application granted granted Critical
Publication of CN112447750B publication Critical patent/CN112447750B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。实施方式的半导体存储装置具备积层体，该积层体是多个导电层介隔绝缘层而积层，且具有配置着多个存储单元的存储器部、及多个导电层的端部成为阶梯状的阶梯部，阶梯部具有向与朝着存储器部的方向相反方向升阶的3个以上第1子阶梯部，3个以上第1子阶梯部中的至少1个第1子阶梯部利用比第1子阶梯部各阶的阶差大的阶差，至少分割为上层阶梯与下层阶梯。

Description

半导体存储装置及半导体存储装置的制造方法
相关申请
本申请享有2019年8月30日申请的日本专利申请号2019-158388的优先权的利益，该日本专利申请的所有内容被引用在本申请中。
技术领域
本发明的实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。
背景技术
在三维非易失性存储器中，为了将所积层的多个导电层拉出，设置着导电层的端部成为阶梯状的阶梯部。理想的是降低阶梯部的阶梯长度。
发明内容
本发明的实施方式提供一种可降低阶梯部的阶梯长度的半导体存储装置及半导体存储装置的制造方法。
实施方式的半导体存储装置具备积层体，该积层体是多个导电层介隔绝缘层而积层，且具有配置着多个存储单元的存储器部、及所述多个导电层的端部成为阶梯状的阶梯部，所述阶梯部具有向与朝着所述存储器部的方向相反方向升阶的3个以上第1子阶梯部，所述3个以上第1子阶梯部中的至少1个第1子阶梯部利用比所述第1子阶梯部各阶的阶差大的阶差，至少分割为上层阶梯与下层阶梯。
附图说明
图1是表示实施方式的半导体存储装置的构成例的剖视图。
图2A～图2C、图3A～图3C、图4A～图4D、图5A～图5B、图6～图8是表示实施方式的半导体存储装置的制造方法的顺序的一例的剖视图。
图9A～图9B、图10A～图10B、图11A～图11B是表示实施方式的变化例1的半导体存储装置的阶梯部的形成方法的顺序的一例的剖视图。
图12A～图12B、图13A～图13B、图14A～图14B是表示实施方式的变化例2的半导体存储装置的阶梯部的形成方法的顺序的一例的剖视图。
具体实施方式
以下，参照附图对本发明详细地进行说明。此外，本发明并不由下述实施方式限定。另外，下述实施方式中的构成要素包含业者能够容易地设想的构成要素或者实质上相同的构成要素。
(半导体存储装置的构成例)
图1是表示实施方式的半导体存储装置1的构成例的剖视图。在本说明书中，上下方向根据下述阶梯部SR的形状来规定。具体来说，将阶梯部SR的阶台部分，即阶梯部SR的各阶中的绝缘层OL的露出面所朝向的方向设为上方向。
如图1所示，半导体存储装置1具备三维地配置着多个存储单元MC的存储器部MEM、将与存储单元MC连接的字线WL拉出的阶梯部SR、及有助于存储单元MC的动作的周边电路CUA。
周边电路CUA包含配置在硅衬底等衬底SB上的晶体管TR、连接于晶体管TR的接点、及配线等。包含周边电路CUA的衬底SB整体由层间绝缘层LIL覆盖。在层间绝缘层LIL上配置着源极线SL。源极线SL例如是多晶硅层等。
在源极线SL上，配置着作为导电层的字线WL与绝缘层OL交替地积层多个而成的积层体LM。字线WL例如是钨层或钼层等。绝缘层OL例如是SiO2层等。
此外，积层体LM中所包含的字线WL的层数为任意。另外，积层体LM可以在最下层的字线WL的下方配置选择栅极线(未图示)而构成，也可以在最上层的字线WL的上方配置选择栅极线(未图示)而构成。
在积层体LM配置着多个柱PL。柱PL在积层方向贯通积层体LM，且矩阵状地配置在积层体LM的存储器部MEM。
各个柱PL从柱PL的外周侧起依次具有存储器层ME、通道层CN、及核心层CR。通道层CN也配置在柱PL的底部。存储器层ME例如是SiO2层/SiN层/SiO2层积层而成的层，通道层CN例如是非晶硅层或多晶硅层等，核心层CR例如是SiO2层等。
在积层体LM上配置着层间绝缘层UIL。各个柱PL的通道层CN利用贯通层间绝缘层UIL的插塞CH而与位线等上层配线(未图示)连接。
根据所述构成，在柱PL与字线WL的各个交叉部形成多个存储单元MC。通过经由处于相同高度位置的字线WL施加规定电压，而将数据写入至各个存储单元MC。通过经由字线WL施加规定电压，从各个存储单元MC读出数据。
在存储器部MEM外侧的积层体LM的端部附近配置着阶梯部SR。阶梯部SR通过使字线WL及绝缘层OL成为阶梯状而终止来构成。阶梯部SR整体由层间绝缘层UIL覆盖。
阶梯部SR具有作为子阶梯部的阶梯部SRa～SRg。阶梯部SRa～SRg从接近存储器部MEM的一侧向远离存储器部MEM的一侧依次配置。阶梯部SRa～SRg的1阶除了阶梯部SRd的规定阶以外，包括1条字线WL及字线WL上层的1个绝缘层OL。
阶梯部SRa、SRc、SRe、SRg朝向存储器部MEM不断升阶。阶梯部SRa包括包含最上层字线WL的上层的多条字线WL。阶梯部SRc包括构成阶梯部SRa的字线WL的下层的多条字线WL。阶梯部SRe包括构成阶梯部SRc的字线WL的下层的多条字线WL。阶梯部SRg包括构成阶梯部SRe的字线WL的下层的字线WL且包含最下层字线WL的多条字线WL。
在阶梯部SRa、SRc、SRe、SRg的各阶配置着接点CC。各个接点CC贯通构成配置着自身的阶的阶台部分的绝缘层OL，连接于下层的字线WL。接点CC贯通层间绝缘层UIL而延伸，它的上端例如与从周边电路CUA接收信号的上层配线(未图示)连接。
根据所述构成，积层体LM中所包含的所有字线WL被阶梯状地拉出，利用接点CC与上层配线连接。这样，阶梯部SRa、SRc、SRe、SRg包括与接点CC及存储单元MC连接的字线WL。有时也将阶梯部SRa、SRc、SRe、SRg称为正阶梯。
阶梯部SRb、SRf朝向与存储器部MEM相反的方向不断升阶。阶梯部SRb包括与构成阶梯部SRa的字线WL为同一阶层的字线WL，且介隔着陆部LDa而与阶梯部SRa对向。阶梯部SRf包括与构成阶梯部SRe的字线WL为同一阶层的字线WL，且介隔着陆部LDe而与阶梯部SRe对向。
阶梯部SRd朝向与存储器部MEM相反的方向不断升阶。阶梯部SRd包含各自包括1对字线WL及绝缘层OL的多个阶。另外，阶梯部SRd具有至少1阶包括多条字线WL与多个绝缘层OL的阶。因此，该阶具有比其它各阶所具有的阶差大的阶差SRdc。
阶梯部SRd包含利用该阶差SRdc分割的上层阶梯SRdu与下层阶梯SRdl。另外，阶梯部SRd包含由阶差SRdc及上层阶梯SRdu构成的突起部EX。突起部EX的头顶部TP具有上层阶梯SRdu的阶差。
阶梯部SRd包括与构成阶梯部SRa、SRc的字线WL为同一阶层的字线WL，阶梯部SRd的至少下层阶梯SRdl介隔着陆部LDc而与阶梯部SRc对向。
构成阶梯部SRb、SRd、SRf的字线WL从存储单元MC分离。构成阶梯部SRb、SRd、SRf的字线WL成为电浮动的状态，阶梯部SRb、SRd、SRf是不利于半导体存储装置1的功能的无效区域。有时也将阶梯部SRb、SRd、SRf称为虚设阶梯。
(半导体存储装置的制造方法)
接下来，使用图2A～图8，对实施方式的半导体存储装置1的制造方法的示例进行说明。图2A～图8是表示实施方式的半导体存储装置1的制造方法的顺序的一例的流程图。
如图2A所示，在硅衬底等衬底SB上形成包含晶体管TR等的周边电路CUA。由层间绝缘层LIL覆盖周边电路CUA。
如图2B所示，在层间绝缘层LIL上形成源极线SL。
如图2C所示，在源极线SL上，形成多个作为绝缘层的牺牲层NL与多个绝缘层OL交替地积层而成的积层体LMs。牺牲层NL例如是SiN层等，且是之后能够置换成字线WL的层。
在积层体LMs的端部附近形成阶梯部SR。关于阶梯部SR的形成方法将在下文叙述。
如图3A所示，形成贯通积层体LMs到达源极线SL的多个存储器孔MH。
如图3B所示，在各个存储器孔MH的内壁积层存储器层ME。更具体来说，从存储器孔MH的内壁侧起，形成SiO2层等阻挡绝缘层BK、SiN层等电荷蓄积层CT、及SiO2层等隧道绝缘层TN。利用这些阻挡绝缘层BK、电荷蓄积层CT、及隧道绝缘层TN构成存储器层ME。
如图3C所示，在隧道绝缘层TN的内壁形成通道层CN。通道层CN也形成在存储器孔MH的底面。利用核心层CR填充通道层CN内侧的空隙。根据以上，形成柱PL。
接下来，对阶梯部SR的形成方法进行说明。此外，在图4A～图5B中，省略了包含部分积层体LMs的下层构造。
如图4A所示，在积层体LMs上形成多个岛状的掩模图案MKa。掩模图案MKa例如是包括感光性树脂的抗蚀剂图案等。
如图4B所示，利用O2等离子体等进行细化，以使掩模图案MKa的宽度逐渐变窄。另外，每当将掩模图案MKa细化时，从积层体LMs的上层朝向下层，将1对绝缘层OL及牺牲层NL逐渐去除。由此，从掩模图案MKa的麓部朝向积层体LMs的下层形成阶梯状的形状。也就是说，形成加工中途的阶梯部SRas～SRgs。
这些阶梯部SRas～SRgs在积层体LMs中全部处于相同的阶层位置，阶梯部SRas、SRbs、阶梯部SRcs、SRds、及阶梯部SRes、SRfs分别介隔着陆部LDas、LDcs、LDes而对向。
接下来，进行利用多阶加工的落入以使这些阶梯部SRas～SRgs位于互不相同的阶层。
如图4C所示，在积层体LMs上形成多个岛状的掩模图案MKb。掩模图案MKb例如是包括感光性树脂的抗蚀剂图案等。
掩模图案MKb的1个岛以覆盖阶梯部SRas、SRbs及着陆部LDas的方式形成。掩模图案MKb的一端部配置在阶梯部SRbs、SRcs间的平坦部FTbs。
掩模图案MKb的其它岛以覆盖阶梯部SRds的一部分、阶梯部SRes、SRfs、及着陆部LDes的方式形成。掩模图案MKb的一端部配置在阶梯部SRfs、SRgs间的平坦部FTfs。掩模图案MKb的另一端部覆盖阶梯部SRds、SRes间的平坦部FTds，且配置在阶梯部SRds的中途。
如图4D所示，将掩模图案MKb作为掩模，保持阶梯形状的状态，将露出的阶梯部SRcs、SRds、SRgs及着陆部LDcs向下挖掘。由此，阶梯部SRcs、SRds、SRgs由比构成阶梯部SRas、SRbs、SRes、SRfs的绝缘层OL及牺牲层SL靠下层的绝缘层OL及牺牲层SL构成。
此时，平坦部FTbs、FTfs的一部分被削除后分别属于下层的阶梯部SRcs、SRgs。
另外，此时，阶梯部SRds的下层的阶被削除，阶梯部SRds具有阶差SRdcs以及由阶差SRdcs分割的上层阶梯SRdus及下层阶梯SRdls。平坦部FTds受到掩模图案MKb保护而原状保留。
如图4C及图4D所示，有时将一次加工多个阶而使阶梯部SRcs、SRds、SRgs位于下层阶层的步骤称为利用多阶加工的落入等。
如图5A所示，形成掩模图案MKc。掩模图案MKc例如是包括感光性树脂的抗蚀剂图案等。
掩模图案MKc覆盖阶梯部SRas～SRds及着陆部LDas、LDcs。掩模图案MKc的一端部配置在阶梯部SRds、SRes间的平坦部FTds。
如图5B所示，以掩模图案MKc为掩模，保持阶梯形状的状态，将露出的阶梯部SRes～SRgs及着陆部LDes利用多阶加工落入。由此，阶梯部SRes～SRgs由比构成阶梯部SRas～SRds的绝缘层OL及牺牲层SL更靠下层的绝缘层OL及牺牲层SL构成。
此时，平坦部FTds的一部分被削除后属于下层的阶梯部SRes。由此，在阶梯部SRds中形成具有头顶部TPs的突起部EXs。突起部EXs的头顶部TPs具有基于阶梯部SRds的上层阶梯SRdus所形成的阶差。
根据以上，结束阶梯部SRas～SRgs的形成。如上所述，通过进行2次利用多阶加工的落入，形成分别属于不同阶层的阶梯部SRas～SRgs。
如图6所示，如上所述在形成柱PL之后，形成覆盖包含阶梯部SRas～SRgs的积层体LMs整体的层间绝缘层UIL。另外，形成未图示的狭缝。狭缝是沿着图6的截面方向贯通积层体LMs的槽状构成。
如图7所示，经由狭缝将积层体LMs的牺牲层NL去除。由此，形成绝缘层OL间具有空隙的积层体LMg。另外，此时，形成包含空隙的阶梯部SRag～SRgg、着陆部LDag、LDcg、LDeg、及包含空隙的突起部EXg。
如图8所示，经由狭缝在积层体LMg的空隙填充钨或钼等导电材料而形成字线WL。由此，形成具有阶梯部SRa～SRg、着陆部LDa、LDc、LDe、及突起部EX的积层体LM。
此外，如图7及图8所示，有时将用字线WL置换牺牲层NL的处理称为替换(replace)。
此后，将插塞CH连接于柱PL，将接点CC连接于阶梯部SRa～SRg，进而，形成它们的上层配线。
根据以上，制造实施方式的半导体存储装置1。
在三维非易失性存储器等半导体存储装置的制造方法中，为了将积层为多层的字线拉出，通常会形成阶梯构造。此时，在积层体的端部，从最上层到最下层依次形成阶差的方法需要多个工序且制造负荷较高。因此，考虑以下方法：在同一阶层形成多个子阶梯部，通过利用多阶加工的落入，形成为分别属于不同阶层的子阶梯部。
在进行落入时，各子阶梯部间的平坦部用于掩模图案的光刻法及其后的蚀刻加工用的范围确保。例如，在比较例的半导体存储装置的制造方法中，在2次落入工序中，进行位置对准以使掩模图案的端部配置在各子阶梯部间的平坦部。在这些平坦部中之后成为突起部的头顶部的平坦部，2次都配置掩模图案的端部。此时，由于将平坦部较宽地形成以充分地获得2次所需的范围，所以存在阶梯部整体的阶梯长度变长的倾向。
此外，也利用比较例的半导体存储装置的制造方法形成突起部，但具有突起部的子阶梯部不被分割，突起部的头顶部不具有阶差。
根据实施方式的半导体存储装置1，在2次落入工序中的第1次中，不在阶梯部SRds、SRes间的平坦部FTds配置掩模图案MKb的端部。取而代之的是，将作为虚设阶梯的阶梯部SRds利用于光刻法的位置对准。由此，平坦部FTds只要具有在使用掩模图案MKc的1次光刻法及蚀刻中可获得范围的相应宽度即可，可将平坦部FTds设计得较小。因此，可降低阶梯部SR整体的阶梯长度。
(变化例1)
所述构成即便在子阶梯部的数量增加的情况下也能够应用。使用图9A～图11B，对实施方式的变化例1的半导体存储装置的阶梯部SRax～SRkx的形成方法进行说明。图9A～图11B是表示实施方式的变化例1的半导体存储装置的阶梯部SRax～SRkx的形成方法的顺序的一例的流程图。
如图9A所示，利用相当于所述实施方式的图4A及图4B的处理，在积层体LMx，在相同的阶层位置形成阶梯部SRax～SRkx。在该积层体LMx上形成岛状的掩模图案MKbx。
岛状的掩模图案MKbx各自的一端部配置在规定的阶梯部SRax～SRkx间的平坦部FTbx、FTfx、FTjx。掩模图案MKbx各自的另一端部覆盖平坦部FTdx、FThx而配置在阶梯部SRdx、SRhx的中途。
如图9B所示，利用将掩模图案MKbx设为掩模的多阶加工，将露出的阶梯部SRcx、SRgx、SRkx在下层的阶层位置落入。另外，将阶梯部SRdx、SRhx的下层部分也落入，将阶梯部SRdx、SRhx分别分割成2个部分。
如图10A所示，形成掩模图案MKcx。掩模图案MKcx的一端部配置在阶梯部SRdx、SRex间的平坦部FTdx。
如图10B所示，利用将掩模图案MKcx设为掩模的多阶加工，将露出的阶梯部SRex～SRkx在更下层的阶层位置落入。另外，由此，在阶梯部SRdx，形成具有存在阶差的头顶部TPdx的突起部EXdx。
如图11A所示，形成掩模图案MKdx。掩模图案MKdx的一端部配置在阶梯部SRhx、SRix间的平坦部FThx。
如图11B所示，利用将掩模图案MKdx设为掩模的多阶加工，将露出的阶梯部SRix～SRkx在更下层的阶层位置落入。另外，由此，在阶梯部SRhx，形成具有存在阶差的头顶部TPhx的突起部EXhx。
根据以上，结束阶梯部SRax～SRkx的形成。如上所述，通过进行3次利用多阶加工的落入，形成分别属于不同阶层的阶梯部SRax～SRkx。另外，形成分别具有突起部EXdx、EXhx的被分割成2个部分的阶梯部SRdx、SRhx。
在阶梯部SRax～SRkx的形成方法中，3次的落入之中，掩模图案MKbx、MKcx的2次位置对准可使用平坦部FTdx。然而，通过使用阶梯部SRdx进行其中的1次掩模图案MKbx的位置对准，可将平坦部FTdx设计得较窄。
另外，在阶梯部SRax～SRkx的形成方法中，3次的落入之中，掩模图案MKbx、MKdx的2次位置对准可使用平坦部FThx。然而，通过使用阶梯部SRhx进行其中的1次掩模图案MKbx的位置对准，可将平坦部FThx设计得较窄。
(变化例2)
在所述实施方式及变化例1中，将2个正阶梯设为1组，并且将其中的1个落入，然后，将属于同组的2个正阶梯集中落入。
也就是说，在实施方式中，将阶梯部SRas～SRgs分为阶梯部SRas、SRcs的组与阶梯部SRes、SRgs的组，将各组的1个阶梯部SRcs、SRgs落入，然后，将属于同组的2个阶梯部SRes、SRgs集中落入。
另外，在变化例1中，将阶梯部SRax～SRkx分为阶梯部SRax、SRcx的组、阶梯部SRex、SRgx的组及阶梯部SRix、SRkx的组，将各组的1个阶梯部SRcx、SRgx、SRkx落入，然后，将同组的阶梯部SRex、SRgx与阶梯部SRix、SRkx集中落入，进而，将同组的阶梯部SRix、SRkx落入。
在实施方式的变化例2中，将3个正阶梯设为1组，并且在该组内依次进行落入，然后，将属于同组的3个正阶梯集中落入。
使用图12A～图14B，对实施方式的变化例2的半导体存储装置的阶梯部SRay～SRky的形成方法进行说明。图12A～图14B是表示实施方式的变化例2的半导体存储装置的阶梯部SRay～SRky的形成方法的顺序的一例的流程图。
如图12A所示，利用相当于所述实施方式的图4A及图4B的处理，在积层体LMy，在相同的阶层位置形成阶梯部SRay～SRky。在该积层体LMy上形成岛状的掩模图案MKby。
掩模图案MKby各自的一端部配置在规定的阶梯部SRay～SRky间的平坦部FTdy、FTjy。掩模图案MKby的另一端部配置在阶梯部SRfy的中途。
如图12B所示，利用将掩模图案MKby设为掩模的多阶加工，将露出的阶梯部SRey、SRky在下层的阶层位置落入。另外，阶梯部SRfy的下层部分也落入，将阶梯部SRfy分割成2个部分。
如图13A所示，形成岛状的掩模图案MKcy。掩模图案MKcy各自的一端部配置在阶梯部SRby、SRcy间的平坦部FTby、及阶梯部SRhy、SRiy间的平坦部FThy。掩模图案MKcy的另一端部配置在阶梯部SRfy的中途。
如图13B所示，利用将掩模图案MKcy设为掩模的多阶加工，将露出的阶梯部SRcy～SRey、SRiy～SRky在更下层的阶层位置落入。另外，将分割成2个部分的阶梯部SRfy的下层阶梯的一部分进而落入，将阶梯部SRfy分割成3个部分。也就是说，阶梯部SRfy具有下层阶梯、中层阶梯、及上层阶梯这3个阶梯。
如图14A所示，形成掩模图案MKdy。掩模图案MKdy的一端部配置在阶梯部SRfy、SRgy间的平坦部FTfy。
如图14B所示，利用将掩模图案MKdy设为掩模的多阶加工，将露出的阶梯部SRgy～SRky在更下层的阶层位置落入。另外，由此，在阶梯部SRfy，形成具有存在阶差的头顶部TPfy的突起部EXfy。
根据以上，结束阶梯部SRay～SRky的形成。如上所述，通过进行3次利用多阶加工的落入，形成分别属于不同阶层的阶梯部SRay～SRky。另外，形成分割成3个部分且具有突起部EXfy的阶梯部SRfy。
在阶梯部SRay～SRky的形成方法中，在3次的落入中，掩模图案MKby～MKdy的3次位置对准可使用平坦部FTfy。然而，通过使用阶梯部SRfy进行其中的2次掩模图案MKby、MKcy的位置对准，可将平坦部FTfy设计得较窄。
如以上所述，根据子阶梯部的数量及落入的方法，突起部的数量、及具有突起部的子阶梯部的分割数量变化。也就是说，与实施方式及变化例1、2的示例无关，突起部的数量及子阶梯部的分割数量为任意。
此外，在所述实施方式及变化例1、2的半导体存储装置中，周边电路CUA配置在存储器部MEM的下方，但并不限定于此。也可以是存储器部及阶梯部配置在衬底的正上方，在存储器部及阶梯部的外侧配置周边电路。或者，也可以在存储器部及阶梯部的上方配置周边电路。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，可进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明与其均等的范围中。

Claims (20)

1.一种半导体存储装置，具备积层体，该积层体是多个导电层介隔绝缘层而积层，且具有配置着多个存储单元的存储器部、及所述多个导电层的端部成为阶梯状的阶梯部，
所述阶梯部
具有向与朝着所述存储器部的方向相反方向升阶的3个以上第1子阶梯部，
所述3个以上第1子阶梯部中的至少1个第1子阶梯部
利用比所述第1子阶梯部各阶的阶差大的阶差，至少分割为上层阶梯与下层阶梯。
2.根据权利要求1所述的半导体存储装置，其中
所述第1子阶梯部的各阶具有相互相同数量的所述导电层，
分割所述第1子阶梯部的所述阶差相比所述第1子阶梯部的各阶具有更多所述导电层。
3.根据权利要求1所述的半导体存储装置，其中
在所述3个以上第1子阶梯部之间，
各配置1个向朝着所述存储器部的方向升阶的第2子阶梯部。
4.根据权利要求3所述的半导体存储装置，其中
所述第2子阶梯部属于各不相同的阶层。
5.根据权利要求3所述的半导体存储装置，其中
在所述第2子阶梯部，
配置与构成所述第2子阶梯部的所述导电层连接的接点。
6.根据权利要求3所述的半导体存储装置，其中
构成所述第2子阶梯部的所述导电层与所述存储单元连接。
7.根据权利要求1所述的半导体存储装置，其中
构成所述3个以上第1子阶梯部的所述导电层不与所述存储单元连接。
8.根据权利要求1所述的半导体存储装置，其中
由所述阶差分割的所述第1子阶梯部的所述下层阶梯属于与其它所述第1子阶梯部不同的阶层。
9.根据权利要求1所述的半导体存储装置，其中
所述阶梯部
具有5个以上所述第1子阶梯部，
所述5个以上第1子阶梯部中的至少2个第1子阶梯部
由分割所述第1子阶梯部的所述阶差至少分割成2个部分。
10.根据权利要求1所述的半导体存储装置，其中
所述阶梯部
具有5个以上所述第1子阶梯部，
所述5个以上第1子阶梯部中的至少1个第1子阶梯部
具有2个以上分割所述第1子阶梯部的所述阶差，且至少被分割成3个部分。
11.一种半导体存储装置，具备积层体，该积层体是多个导电层介隔绝缘层积层而成，且具有配置着多个存储单元的存储器部、及所述多个导电层的端部成为阶梯状的阶梯部，
所述阶梯部具备：
第1阶梯部，向朝着所述存储器部的第1方向升阶；以及
第2阶梯部，与所述第1阶梯部在所述第1方向侧相邻，且向与所述第1方向相反方向的第2方向升阶；
所述第2阶梯部在所述第1阶梯部侧包含突起部而形成，且所述突起部的头顶部具有阶差。
12.根据权利要求11所述的半导体存储装置，其中
所述头顶部的所述阶差面向所述第1方向。
13.根据权利要求12所述的半导体存储装置，其中
所述第2阶梯部在所述突起部的中腹也具有面向所述第1方向的阶差。
14.根据权利要求11所述的半导体存储装置，其中
所述第1阶梯部与所述第2阶梯部属于不同的阶层。
15.根据权利要求11所述的半导体存储装置，其中
所述第1阶梯部属于比所述第2阶梯部靠下层的阶层。
16.根据权利要求11所述的半导体存储装置，其中
在所述第1阶梯部，
配置与构成所述第1阶梯部的所述导电层连接的接点。
17.根据权利要求11所述的半导体存储装置，其中
构成所述第1阶梯部的所述导电层与所述存储单元连接。
18.根据权利要求11所述的半导体存储装置，其中
构成所述第2阶梯部的所述导电层不与所述存储单元连接。
19.一种半导体存储装置的制造方法，
形成多个第1层介隔第2层而积层的积层体，
利用配置在所述积层体上的第1掩模图案的细化，形成向第1方向升阶的第1阶梯部、及与所述第1阶梯部在所述第1方向侧相邻且向与所述第1方向相反方向的第2方向升阶的第2阶梯部，
利用第2掩模图案一边覆盖所述第1阶梯部的整体、所述第1阶梯部及所述第2阶梯部间的平坦部的整体、以及所述第2阶梯部的一部分，一边将所述第2阶梯部落入，利用第3掩模图案一边覆盖所述第2阶梯部的整体与所述平坦部的一部分，一边将所述第1阶梯部落入，使所述第1阶梯部与所述第2阶梯部位于互不相同的阶层，并且在所述第2阶梯部的所述第1阶梯部侧形成头顶部具有阶差的所述第2阶梯部的突起部。
20.根据权利要求19所述的半导体存储装置的制造方法，其中
在以所述第2掩模图案为掩模将所述第2阶梯部落入之后，在以所述第3掩模图案为掩模将所述第1阶梯部落入之前，
利用图案与所述第2掩模图案不同的第4掩模图案，一边覆盖所述第1阶梯部的整体、所述平坦部的整体、以及所述第2阶梯部的一部分，一边将所述第2阶梯部进而落入。
CN202010147553.5A 2019-08-30 2020-03-05 半导体存储装置 Active CN112447750B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019158388A JP2021039965A (ja) 2019-08-30 2019-08-30 半導体記憶装置および半導体記憶装置の製造方法
JP2019-158388 2019-08-30

Publications (2)

Publication Number Publication Date
CN112447750A true CN112447750A (zh) 2021-03-05
CN112447750B CN112447750B (zh) 2024-01-12

Family

ID=74680176

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010147553.5A Active CN112447750B (zh) 2019-08-30 2020-03-05 半导体存储装置

Country Status (4)

Country Link
US (2) US11264387B2 (zh)
JP (1) JP2021039965A (zh)
CN (1) CN112447750B (zh)
TW (1) TWI731611B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553132B1 (en) * 2015-09-09 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20210010725A (ko) 2019-07-18 2021-01-28 삼성전자주식회사 게이트 영역 및 절연 영역을 갖는 적층 구조물을 포함하는 반도체 소자
KR20210073143A (ko) * 2019-12-10 2021-06-18 삼성전자주식회사 반도체 소자
EP4367666A4 (en) * 2022-09-23 2024-05-22 Yangtze Memory Tech Co Ltd THREE-DIMENSIONAL MEMORY DEVICES AND THEIR FORMATION METHODS

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201032326A (en) * 2009-02-17 2010-09-01 Toshiba Kk Nonvolatile semiconductor memory device and method of manufacturing the same
TW201123425A (en) * 2009-12-17 2011-07-01 Toshiba Kk Nonvolatile semiconductor memory device
CN104810373A (zh) * 2014-01-23 2015-07-29 爱思开海力士有限公司 半导体器件及其制造方法
CN106373964A (zh) * 2015-07-23 2017-02-01 株式会社东芝 半导体存储装置及其制造方法
CN106711146A (zh) * 2015-11-16 2017-05-24 爱思开海力士有限公司 半导体器件及其制造方法
CN106992179A (zh) * 2016-01-21 2017-07-28 株式会社东芝 半导体装置及其制造方法
CN107302002A (zh) * 2016-04-13 2017-10-27 东芝存储器株式会社 半导体装置及其制造方法
CN107342289A (zh) * 2016-05-02 2017-11-10 爱思开海力士有限公司 半导体装置及其制造方法
CN108922891A (zh) * 2018-07-23 2018-11-30 长江存储科技有限责任公司 三维存储器及其制作方法
CN109155317A (zh) * 2018-05-18 2019-01-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
CN109411476A (zh) * 2018-12-06 2019-03-01 长江存储科技有限责任公司 三维存储器及其制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4455017B2 (ja) * 2003-11-10 2010-04-21 株式会社東芝 不揮発性半導体記憶装置
JP2010062369A (ja) * 2008-09-04 2010-03-18 Toshiba Corp 半導体記憶装置
JP5674579B2 (ja) * 2011-07-15 2015-02-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
JP2014179530A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置の製造方法
KR102333478B1 (ko) 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
KR20170014757A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US9786680B2 (en) * 2015-09-10 2017-10-10 Toshiba Memory Corporation Semiconductor device
KR102509899B1 (ko) 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US9806088B2 (en) * 2016-02-15 2017-10-31 Toshiba Memory Corporation Semiconductor memory device having memory cells arranged three-dimensionally and method of manufacturing the same
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9748268B1 (en) * 2016-09-07 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
CN109935593B (zh) * 2017-03-08 2021-09-28 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107644876B (zh) * 2017-08-28 2019-01-01 长江存储科技有限责任公司 台阶结构及其形成方法
CN107658309B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器阵列的多级接触及其制造方法
WO2019089518A1 (en) * 2017-10-30 2019-05-09 Corning Incorporated Systems and methods for processing thin glass ribbons
JP2020126943A (ja) * 2019-02-05 2020-08-20 キオクシア株式会社 半導体記憶装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201032326A (en) * 2009-02-17 2010-09-01 Toshiba Kk Nonvolatile semiconductor memory device and method of manufacturing the same
TW201123425A (en) * 2009-12-17 2011-07-01 Toshiba Kk Nonvolatile semiconductor memory device
CN104810373A (zh) * 2014-01-23 2015-07-29 爱思开海力士有限公司 半导体器件及其制造方法
CN106373964A (zh) * 2015-07-23 2017-02-01 株式会社东芝 半导体存储装置及其制造方法
CN106711146A (zh) * 2015-11-16 2017-05-24 爱思开海力士有限公司 半导体器件及其制造方法
CN106992179A (zh) * 2016-01-21 2017-07-28 株式会社东芝 半导体装置及其制造方法
CN107302002A (zh) * 2016-04-13 2017-10-27 东芝存储器株式会社 半导体装置及其制造方法
CN107342289A (zh) * 2016-05-02 2017-11-10 爱思开海力士有限公司 半导体装置及其制造方法
CN109155317A (zh) * 2018-05-18 2019-01-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
CN108922891A (zh) * 2018-07-23 2018-11-30 长江存储科技有限责任公司 三维存储器及其制作方法
CN109411476A (zh) * 2018-12-06 2019-03-01 长江存储科技有限责任公司 三维存储器及其制造方法

Also Published As

Publication number Publication date
TW202109854A (zh) 2021-03-01
US20210066297A1 (en) 2021-03-04
JP2021039965A (ja) 2021-03-11
US11264387B2 (en) 2022-03-01
TWI731611B (zh) 2021-06-21
US20220130829A1 (en) 2022-04-28
CN112447750B (zh) 2024-01-12

Similar Documents

Publication Publication Date Title
CN112447750B (zh) 半导体存储装置
US9859293B2 (en) Semiconductor device and manufacturing method thereof
US9076797B2 (en) 3D memory array
KR102476691B1 (ko) 반도체 장치의 제조방법
JP2019009383A (ja) 半導体装置及びその製造方法
KR20160106972A (ko) 반도체 장치 및 그 제조방법
CN111725230B (zh) 半导体存储装置及半导体存储装置的制造方法
US11037948B2 (en) Semiconductor storage device and method for manufacturing semiconductor storage device
CN112713150A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
US11127753B2 (en) Semiconductor storage device and semiconductor storage device manufacturing method
US11948889B2 (en) Semiconductor memory device
CN111653569B (zh) 半导体存储装置及其制造方法
TWI580086B (zh) 記憶體裝置及其製造方法
US20220045095A1 (en) Semiconductor storage device
US11444097B2 (en) Manufacturing method of semiconductor memory device and semiconductor memory device
US11839078B2 (en) Semiconductor memory device
JP7414600B2 (ja) 半導体記憶装置の製造方法
US20230200071A1 (en) Semiconductor memory device
US20230402314A1 (en) Method for manufacturing semiconductor device, and semiconductor device
US20220085062A1 (en) Semiconductor memory device
US20230086773A1 (en) Semiconductor memory device
US20230200069A1 (en) Semiconductor memory device
TW202401802A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant