CN111725230B - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

半导体存储装置及半导体存储装置的制造方法 Download PDF

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Abstract

本发明关于半导体存储装置及半导体存储装置的制造方法。本发明的半导体存储装置具备：第1积层体，隔着第1绝缘层积层着多个导电层，具有上层的多个导电层的端部呈台阶状的第1台阶部、及下层的多个导电层的端部呈台阶状的第2台阶部；第2积层体，在衬底的上方隔着与第1绝缘层同种的第3绝缘层积层多个第2绝缘层，具有位于与构成第1台阶部的导电层相同的层的多个第2绝缘层的端部呈台阶状的第3台阶部；第1柱状部，配置在第1台阶部的第1阶，从第1阶贯通第1积层体；及第2柱状部，配置在第2台阶部的第2阶，从第2阶贯通第1积层体；第1台阶部及第2台阶部与第3台阶部相互对向，第2台阶部与第3台阶部至少一部分在俯视下重叠。

Description

半导体存储装置及半导体存储装置的制造方法
[相关申请]
本申请享有在2019年3月18日提出申请的日本专利申请编号2019-50385的优先权的利益，该日本专利申请的全部内容援用于本申请中。
技术领域
本发明的实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。
背景技术
在三维非易失性存储器中，对积层后的多个导电层三维配置存储单元。在这种构成中，有时在导电层的引出部分即积层构造的台阶部中形成例如贯通各阶的柱状构造物以保持积层构造的强度。
发明内容
一实施方式提供一种能够抑制形成在台阶部的各阶的柱状部的形状差的半导体存储装置及半导体存储装置的制造方法。
实施方式的半导体存储装置具备：衬底；第1积层体，在所述衬底的上方隔着第1绝缘层积层着多个导电层，且具有上层的所述多个导电层的端部呈台阶状的第1台阶部、及下层的所述多个导电层的端部呈台阶状的第2台阶部；第2积层体，在所述衬底的上方隔着与所述第1绝缘层同种的第3绝缘层积层多个第2绝缘层，且具有位于与构成所述第1台阶部的所述导电层相同的层的所述多个第2绝缘层的端部呈台阶状的第3台阶部；多个柱，在所述第1积层体中沿所述第1积层体的积层方向延伸，且在与所述多个导电层的各个交叉部形成多个存储单元；第1柱状部，配置在所述第1台阶部的第1阶，且从所述第1阶贯通所述第1积层体；以及第2柱状部，配置在所述第2台阶部的第2阶，且从所述第2阶贯通所述第1积层体；且所述第1台阶部及所述第2台阶部与所述第3台阶部相互对向，所述第2台阶部与所述第3台阶部至少一部分在俯视下重叠。
附图说明
图1(a)～图1(c)是示意性地表示实施方式的半导体存储装置的构成的一例的图。
图2是示意性地表示实施方式的半导体存储装置所具备的存储单元的图。
图3(a)～图3(c)、图4(a)～图4(c)、图5(a)～图5(c)、图6(a)～图6(c)、图7(a)～图7(c)、图8(a)～图8(c)、图9(a)～图9(c)、图10(a)～图10(c)、图11(a)～图11(c)、图12(a)～图12(c)、图13(a)～图13(c)、图14(a)～图14(c)、图15(a)～图15(c)、图16(a)～图16(c)是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
具体实施方式
以下，参照附图对本发明详细地进行说明。此外，本发明并不受到下述实施方式的限定。另外，在下述实施方式中的构成要素中，包含业者容易想到的或实质上相同的。
(半导体存储装置的构成例)
图1(a)～图1(c)是示意性地表示实施方式的半导体存储装置1的构成的一例的图。图1(a)是实施方式的半导体存储装置1的X方向的剖视图，图1(b)是实施方式的半导体存储装置1所具备的积层体LMd的Y方向的剖视图，图1(c)是实施方式的半导体存储装置1所具备的存储部MEM的Y方向的剖视图。
如图1(a)～图1(c)所示，半导体存储装置1具备配置在衬底10的周边电路PER、及配置在周边电路PER的上方的积层体LMa、LMb、LMd。
周边电路PER包含CMOS(Complementary Metal Oxide Semiconductor，互补金氧半导体)晶体管等晶体管，有助于半导体存储装置1所具备的下述存储单元的动作。周边电路PER由绝缘层51覆盖。
在绝缘层51的上方配置有例如包含多晶硅层等的源极线SL。
在源极线SL上配置有作为第1积层体的积层体LMa、LMb。更具体来说，在源极线SL上配置积层体LMa，该积层体LMa是作为导电层的字线WL与作为第1绝缘层的绝缘层OL多个交替积层而成。在积层体LMa上配置积层体LMb，该积层体LMb是作为导电层的字线WL与作为第1绝缘层的绝缘层OL多个交替积层而成。
字线WL例如为钨层或钼层等。绝缘层OL例如为SiO2层等。在图1(a)～图1(c)的例子中，积层体LMa具有各7层的字线WL及绝缘层OL。积层体LMb具有各5层的字线WL及绝缘层OL。但是，各积层体LMa、LMb中的字线WL及绝缘层OL的层数为任意。
这样一来，半导体存储装置1例如为分别积层有积层体LMa、LMb的2阶(2Tier)构成的半导体存储装置。
积层体LMa具有存储部MEM、及积层体LMa的端部呈台阶状的台阶部STRa。积层体LMb具有存储部MEM、及积层体LMb的端部呈台阶状的台阶部STRb。台阶部STRa、STRb由绝缘层52覆盖到积层体LMb的上表面的高度。在绝缘层52上配置绝缘层53。
在存储部MEM呈矩阵状配置有贯通积层体LMa、LMb到达源极线SL的多个柱PL。在这些柱PL的高度方向上形成存储单元。下文对柱PL的详细构成进行叙述。柱PL经由柱PL上的插塞CH而与位线BL连接。
积层体LMa的台阶部STRa具有朝向存储部MEM侧升阶的台阶形状。台阶部STRa是在将1个字线WL及其上层的1个绝缘层OL设为1阶时，具有与字线WL及绝缘层OL的层数相当的阶数。即，在图1(a)～图1(c)的例子中，台阶部STRa全部具有7个阶。
积层体LMb的台阶部STRb具有朝向存储部MEM侧升阶的台阶形状。台阶部STRb是在将1个字线WL及其上层的1个绝缘层OL设为1阶时，具有与字线WL及绝缘层OL的层数相当的阶数。也就是说，在图1(a)～图1(c)的例子中，台阶部STRb全部具有5个阶。台阶部STRb是以与台阶部STRa连续的方式配置，台阶部STRb的各阶相当于台阶部STRa的上阶。
在台阶部STRa、STRb的各阶配置有柱状部HR及接点CC。柱状部HR贯通绝缘层52，并且贯通各阶的下层的积层体LMa或积层体LMa、LMb到达源极线SL。也就是说，配置在台阶部STRa的任一阶的柱状部HR贯通该阶的下层的积层体LMa。配置在台阶部STRb的任一阶的柱状部HR贯通该阶的下层的积层体LMa、LMb的两个。接点CC贯通绝缘层53、52、及各阶的上层的绝缘层OL到达各阶的下层的字线WL。接点CC的上端例如连接于上层配线。这样一来，能够通过台阶部STRa、STRb将积层后的多个字线WL向上层配线引出。
在覆盖积层体LMa、LMb的台阶部STRa、STRb的绝缘层52中配置有作为第2积层体的积层体LMd，所述积层体LMd是作为第2绝缘层的绝缘层NL与作为第3绝缘层的绝缘层OL多个交替积层而成。绝缘层NL例如为SiN层等。绝缘层OL包含与积层体LMa、LMb的绝缘层OL相同的材料，例如为SiO2层等。在图1(a)～图1(c)的例子中，积层体LMb具有各5层的绝缘层NL、OL。但是，各积层体LMd中的绝缘层NL、OL的层数为任意。
积层体LMd具有积层体LMd的端部呈台阶状的台阶部STRd。但是，在积层体LMd中，并非如积层体LMa、LMb般配置有存储单元，积层体LMd例如为无助于半导体存储装置1的动作的虚设的构成。
积层体LMd的台阶部STRd具有朝向存储部MEM侧降低的台阶形状。台阶部STRd是在将1个绝缘层NL及其上层的1个绝缘层OL设为1阶时，具有与绝缘层NL、OL的层数相当的阶数。即，在图1(a)～图1(c)的例子中，台阶部STRd全部具有5个阶。
积层体LMd配置在与积层体LMb大致相同的高度位置，积层体LMd中的各层的层，即积层高度与积层体LMb中的各层的层相等。例如，积层体LMd的最下层的绝缘层NL位于与积层体LMb的最下层的字线WL相同的层，配置在大致相等的高度。积层体LMd的最上层的绝缘层OL位于与积层体LMb的最上层的绝缘层OL相同的层，配置在大致相等的高度。因此，积层体LMd的最下阶与积层体LMb的最下阶对向，积层体LMd的最上阶与积层体LMb的最上阶对向。换句话说，积层体LMd的台阶部STRd整体与积层体LMb的台阶部STRb整体对向。
积层体LMd的台阶部STRd配置在至少一部分与积层体LMa的台阶部STRa在俯视下重叠的位置。台阶部STRd、STRa重叠的区域较大的更优选。在图1(a)～图1(c)的例子中，台阶部STRd的最下阶位于与从台阶部STRa的最下阶起第5阶重叠的位置，台阶部STRd的最上阶位于与台阶部STRa的最下阶重叠的位置。图1(b)表示台阶部STRd的最上阶与台阶部STRa的最下阶重叠的位置的剖面。
由此，配置在积层体LMa的台阶部STRa的各阶的柱状部HR也贯通积层体LMd的台阶部STRd的各阶。配置在从台阶部STRa的最下阶起第5阶的柱状部HR贯通台阶部STRd的第1阶。也就是说，该柱状部HR贯通台阶部STRd的各1层的绝缘层NL、OL、及台阶部STRa的各5层的字线WL与绝缘层OL。配置在台阶部STRa的最下阶的柱状部HR贯通台阶部STRd的最上阶及其下层。也就是说，该柱状部HR贯通台阶部STRd的各5层的绝缘层NL、OL、及台阶部STRa的各1层的字线WL与绝缘层OL。
另外，配置在积层体LMa的台阶部STRa的各阶的接点CC也贯通积层体LMd的台阶部STRd的各阶。配置在从台阶部STRa的最下阶起第5阶的接点CC贯通台阶部STRd的第1阶。配置在台阶部STRa的最下阶的接点CC贯通台阶部STRd的最上阶及其下层。
积层体LMa、LMb、LMd通过沿着X方向延伸的作为带状部的多个狭缝ST沿Y方向分割。狭缝ST例如为槽状的构成，槽内由绝缘层54填充。或者也可通过利用以绝缘层为衬垫的导电层将槽内填充，狭缝ST作为源极线接点而发挥功能。
在配置积层体LMa、LMb的区域中，狭缝ST贯通积层体LMa、LMb到达源极线SL。在配置积层体LMd的区域中，狭缝ST贯通积层体LMd、其下方的绝缘层52到达源极线SL。但是，积层体LMa、LMb与狭缝ST的侧面，即绝缘层54相接，但积层体LMd与狭缝ST之间具有间隙，而不与狭缝ST的侧面，即绝缘层54相接。积层体LMd与狭缝ST之间的间隙例如由绝缘层55填埋。
图2是示意性地表示实施方式的半导体存储装置1所具备的存储单元MC的图。
如图2所示，柱PL从柱PL的内侧起依序具备核心层CR、信道层CN、隧道绝缘层TN、电荷储存层CG、及阻障绝缘层BK。信道层CN也配置在柱PL的底面。在信道层CN的上端连接插塞CH，在插塞CH的上端连接位线BL。
核心层CR、隧道绝缘层TN及阻障绝缘层BK例如为SiO2层等。信道层CN例如为非晶硅层或多晶硅层等。电荷储存层CG例如为SiN层等。
通过柱PL具有这种构成，而在柱PL与各层的字线WL的交叉部形成存储单元MC。从字线WL对存储单元MC施加特定的电压，在存储单元MC保持特定的电荷，由此存储单元MC非易失地存储数据。通过从字线WL对存储单元MC施加特定的电压而读出存储在存储单元MC的数据。
但是，包含积层体LMa的最下层及积层体LMb的最上层的导电层的1个以上的导电层也可作为选择栅极线而发挥功能。在该情况下，在选择栅极线与柱PL的交叉部形成选择栅极。从选择栅极线对选择栅极施加特定的电压，而选择栅极接通或断开，由此能够选择形成在特定的柱PL的存储单元MC作为动作对象的存储单元MC。
这样一来，半导体存储装置1例如构成为在存储部MEM内三维配置有存储单元MC的三维非易失性存储器。
此外，配置在所述台阶部STRa、STRb的柱状部HR例如也可具备与柱PL相同的构成。也就是说，柱状部HR可从柱状部HR的内侧起依序具备例如SiO2层、非晶硅层或多晶硅层、SiO2层、SiN层、及SiO2层。但是，柱状部HR也可具备与柱PL不同的构成。在该情况下，可在柱状部HR内填充例如SiO2层或SiN层等。
(半导体存储装置的制造处理的例子)
其次，利用图3(a)～图16(c)，对半导体存储装置1的制造处理的例进行说明。图3(a)～图16(c)是表示实施方式的半导体存储装置1的制造处理的顺序的一例的流程图。图3(a)～图16(c)的各图(a)是制造处理中的半导体存储装置1的X方向的剖视图，与图1(a)对应。图3(a)～图16(c)的各图(b)是在制造处理中半导体存储装置1所将具备的积层体LMd的Y方向的剖视图，与图1(b)对应。图3(a)～图16(c)的各图(c)是在制造处理中半导体存储装置1所将具备的存储部MEM的Y方向的剖视图，与图1(c)对应。
如图3(a)～图3(c)所示，在衬底10形成包含晶体管的周边电路PER。周边电路PER例如可使用一般的半导体电路的形成方法而形成。由绝缘层51覆盖周边电路PER，在绝缘层51上形成包含多晶硅层等的源极线SL。
在源极线SL上形成绝缘层NL与绝缘层OL多个交替积层而成的积层体LMas。绝缘层NL例如为通过后续的处理替换为钨或钼等导电材料而成为字线的牺牲层。积层体LMas是在绝缘层NL向字线WL的替换处理(以下，也称为替换处理)后成为第1阶(Tier1)的积层体LMa的部分。
如图4(a)～图4(c)所示，形成覆盖积层体LMas的一部分的抗蚀图案61，以在积层体LMas形成台阶部STRas。抗蚀图案61覆盖到积层体LMa的成为存储部MEM的部分及成为台阶部STRa的最下阶的部分。
通过O2等离子体等对抗蚀图案61进行细化(slimming)，向之后成为存储部MEM一侧后退，并且将绝缘层NL、OL的一部分台阶状逐渐去除。
如图5(a)～图5(c)所示，通过将抗蚀图案61的细化与绝缘层NL、OL的去除交替重复进行复数次，而在积层体LMas形成台阶部STRas。如图5(b)所示，从之后配置积层体LMd的区域残留特定阶以下的绝缘层NL、OL而将积层体LMas完全去除。如图5(c)所示，在之后成为存储部MEM的区域中，保持积层体LMas完全残留的状态。
如图6(a)～图6(c)所示，使覆盖台阶部STRas的绝缘层52形成到积层体LMas的上表面的高度。
如图7(a)～图7(c)所示，在积层体LMas的成为存储部MEM的区域及台阶部STRas、以及之后配置积层体LMd的区域的绝缘层52的上形成绝缘层NL与绝缘层OL多个交替积层而成的积层体LMbs。积层体LMbs是在绝缘层NL向字线WL的替换处理后成为第2阶(Tier2)的积层体LMb的部分。另外，从积层体LMbs的一部分也形成积层体LMd。
如图8(a)～图8(c)所示，形成覆盖积层体LMbs的一部分的抗蚀图案62，以在积层体LMbs形成台阶部STRbs。
抗蚀图案62覆盖到积层体LMb的成为存储部MEM的部分及成为台阶部STRb的最下阶的部分。由此，连续地形成台阶部STRas、STRbs。
另外，抗蚀图案62覆盖之后配置积层体LMd的区域。此时，以之后形成的台阶部STRas、STRd重叠的区域变大的方式使抗蚀图案62的端部尽可能地接近另一抗蚀图案62的端部。在抗蚀图案62的形成处理中，优选以与其对应的解像度进行图案化。
通过O2等离子体等对覆盖成为存储部MEM及台阶部STRb的区域的抗蚀图案62进行细化，向之后成为存储部MEM一侧后退。此时，覆盖配置积层体LMd的区域的抗蚀图案62向与存储部MEM相反侧后退。这样一来，一边使抗蚀图案62向各自的方向后退，一边将绝缘层NL、OL的一部分去除而成为台阶状。
如图9(a)～图9(c)所示，通过覆盖成为台阶部STRb的区域的抗蚀图案62的后退，在抗蚀图案62的麓部形成与台阶部STRas连续的台阶部STRbs。通过覆盖配置积层体LMd的区域的抗蚀图案62的后退，在抗蚀图案62的麓部形成台阶部STRd。另外，通过形成台阶部STRbs、STRd而将积层有绝缘层NL、OL的积层体LMd从积层体LMbs分离。
由此，形成具有与台阶部STRbs对向的台阶部STRd的积层体LMd。
如图10(a)～图10(c)所示，还形成绝缘层52，覆盖台阶部STRbs、STRd到积层体LMbs、LMd的上表面的高度。
如图11(a)～图11(c)所示，形成贯通积层体LMa、LMbs的柱PL、及配置在台阶部STRas、STRbs的各阶的柱状部HR。
更具体来说，在成为存储部MEM的区域中，形成贯通积层体LMas、LMbs到达源极线SL的存储孔。另外，从存储孔的内壁侧形成阻障绝缘层BK、电荷储存层CG、隧道绝缘层TN、及信道层CN。信道层CN也形成在存储孔的底面。在信道层CN的内侧填充核心层CR。通过以上形成柱PL。
例如与其并行，在台阶部STRbs中，形成从上方的绝缘层52及各阶贯通下层的积层体LMas、LMbs到达源极线SL的孔。在台阶部STRas中，形成从上方的绝缘层52、积层体LMd的特定阶贯通下层部分，并从各阶贯通下层的积层体LMas到达源极线SL的孔。在如此形成的孔内例如与柱PL内的成膜并行形成与柱PL内相同的材料。
但是，柱PL与柱状部HR也可不并行形成。例如，也可在并行形成柱PL的存储孔与柱状部HR的孔之后，分别进行存储孔内的成膜与孔内的成膜。在该情况下，也可使构成柱PL的部件与构成柱状部HR的部件不同。另外，例如也可分别形成柱PL的存储孔与柱状部HR的孔，进而分别形成存储孔内的成膜与孔内的成膜。
此处，即便在按照所述任一顺序形成柱状部HR的情况下，从积层体LMbs的最上阶配置到积层体LMas的最下阶的柱状部HR也可一次性形成。
此时，在台阶部STRbs中，孔所贯通的积层数在台阶部STRbs的最上阶最多，贯通各12层的绝缘层NL、OL，在台阶部STRbs的最下阶最少，贯通各8层的绝缘层NL、OL。
另外，在台阶部STRas中，孔所贯通的积层数在台阶部STRas的最上阶最多，贯通各7层的绝缘层NL、OL。另外，从台阶部STRas的最上阶的下1阶到最下阶，孔所贯通的积层数全部固定。在台阶部STRas的最上阶的下1阶，即从最下阶起第6阶中，贯通积层体LMas的各6层的绝缘层NL、OL。从台阶部STRas的最下阶起第5阶中，在积层体LMd的第1阶的各1层的绝缘层NL、OL、及积层体LMas的第5阶以下的各5层的绝缘层NL、OL中，贯通合计各6层的绝缘层NL、OL。在台阶部STRas的最下阶中，在积层体LMd的第5阶以下的各5层的绝缘层NL、OL、及积层体LMas的第1阶的各1层的绝缘层NL、OL中，贯通合计各6层的绝缘层NL、OL。
此外，台阶部STRas、STRd重叠的区域越大，即，台阶部STRas、STRd的越多的阶相互重叠，那么配置在台阶部STRas的各阶的孔所贯通的积层数的差越小。
如图12(a)～图12(c)所示，形成贯通积层体LMd的多个槽TR。槽TR是在狭缝ST的形成位置以Y方向的宽度比狭缝ST宽的方式形成。由绝缘层55将槽TR内掩埋。
如图13(a)～图13(c)所示，形成贯通积层体LMas、LMbs、LMd到达源极线SL的多个狭缝ST。此时，在积层体LMas、LMbs中，以将各个绝缘层NL、OL断离的方式形成狭缝ST。在积层体LMd中，以配置在槽TR内的方式形成狭缝ST。在该时间点，在狭缝ST内不进行任何填充。
如图14(a)～图14(c)所示，经由狭缝ST将积层体LMas、LMbs的绝缘层NL去除。由此，形成在绝缘层OL间具有将绝缘层NL去除而得的空隙的积层体LMag、LMbg。积层体LMag、LMbg是在绝缘层OL间具有空隙的脆弱的构成。但是，在之后成为存储部MEM的区域中，由具有积层构造的多个柱PL支撑该脆弱的构造。另外，台阶部STRag、STRbg也成为在绝缘层OL间具有空隙的脆弱的构成，但由贯通各阶配置的柱状部HR支撑该脆弱的构造。
另一方面，积层体LMd的各层不与狭缝ST直接相接，积层体LMd的绝缘层NL不会被去除。
如图15(a)～图15(c)所示，经由狭缝S在积层体LMag、LMbg的空隙填充钨或钼等导电材料形成字线WL。由此，形成字线WL与绝缘层OL多个交替积层而成的积层体LMa、LMb。
另一方面，积层体LMd的各层不与狭缝ST直接相接，积层体LMd的绝缘层NL不会被替换为字线WL。
如图16(a)～图16(c)所示，在狭缝ST内例如填充绝缘层55。此时，也可以绝缘层为衬垫将导电层填充于狭缝ST内，狭缝ST作为源极线接点等发挥功能。
之后，在柱PL的信道层CN上形成插塞CH，在台阶部STR的各阶形成接点CC。配置在台阶部STRb的各阶的接点CC主要使台阶部STRb上方的绝缘层52贯通形成接触孔，在接触孔内埋入导电材料而形成。配置在台阶部STRa的各阶的接点CC是形成也贯通台阶部STRa上方的积层体LMd的接触孔，在接触孔内埋入导电材料而形成。
进而，之后形成与插塞CH连接的位线BL、及与接点CC连接的上层配线等。
通过以上，实施方式的半导体存储装置1的制造处理结束。
(比较例)
在比较例的半导体存储装置中，不配置与下阶(Tier1)的台阶部重叠的虚设的积层体。由此，在形成柱状部之前形成孔时，有时在多个孔间成为不同的加工形状。原因在于：例如在上阶(Tier2)的台阶部中，与下阶(Tier1)的台阶部相比，必须贯通积层体中的更多的层。
如果与Tier2的台阶部相应地构筑孔形成处理的条件，那么有时Tier1的台阶部的孔成为弯曲形状，或者穿透源极线。如果孔为弯曲形状，那么有时会发生特定材料的埋入不良。如果孔穿透源极线，那么有时会对下层构造带来影响。
根据实施方式的半导体存储装置1，在Tier1的台阶部STRas形成成为柱状部HR的孔时，也贯通台阶部STRas上方的积层体LMd。由此，能够在Tier2的台阶部STRbs的孔与Tier1的台阶部STRas的孔中，减小贯通的绝缘层NL、OL的层数的差。由此，能够抑制Tier2的台阶部STRbs与Tier1的台阶部STRas中的孔形状上产生的差。
根据实施方式的半导体存储装置1，以Tier1的台阶部STRa与积层体LMd的台阶部STRd重叠的区域变大的方式构成。由此，在台阶部STRas内，配置在各阶的孔所贯通的积层数的差变小，能够更进一步减小孔形状的差。
根据实施方式的半导体存储装置1，形成积层体LMd的处理与形成Tier2的台阶部STRb的处理大致并行进行。由此，能够不使半导体存储装置1的制造处理数增加而形成积层体LMd，能够抑制半导体存储装置1的制造处理变得繁杂及成本的增大。
根据实施方式的半导体存储装置1，积层体LMd中的绝缘层NL不通过替换处理替换为字线WL等导电层。替换后的字线WL与绝缘层OL的积层的蚀刻去除非常困难，但形成用于接点CC的接触孔时，只要通过蚀刻去除而使其贯通积层体LMd中的绝缘层NL、OL即可，易于形成接触孔。也可以与台阶部STRa的各阶的字线WL相接的方式，且以不贯通字线WL的方式形成接触孔。另外，能够不担忧电性影响而使其贯通积层体LMd将接点CC配置在台阶部STRa的各阶。
根据实施方式的半导体存储装置1，通过配置积层体LMd，绝缘层NL、OL所占的面积能够增加，在制造处理中的热处理中，因构成材的不同所产生的热收缩的差减小，从而抑制衬底10的翘曲等。
此外，在所述实施方式中，对积层体LMas、LMbs一次性形成柱PL，但并不限于此。也可以在仅形成积层体LMas的状态下形成柱PL的下侧构造的一部分，在形成积层体LMbs之后形成柱PL的整体等方式分开形成柱PL的上下构造。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种形态实施，且能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (16)

1.一种半导体存储装置，其特征在于具备：
第1积层体，隔着第1绝缘层积层多个导电层，且具有上层的所述多个导电层的端部呈台阶状的第1台阶部、及下层的所述多个导电层的端部呈台阶状的第2台阶部；
第2积层体，隔着与所述第1绝缘层同种的第3绝缘层积层多个第2绝缘层，且具有位于与构成所述第1台阶部的所述导电层相同的层的所述多个第2绝缘层的端部呈台阶状的第3台阶部；
多个柱，在所述第1积层体中于所述第1积层体的积层方向延伸，且在与所述多个导电层的各个交叉部形成多个存储单元；
第1柱状部，配置在所述第1台阶部，且贯通所述第1积层体；以及
第2柱状部，配置在所述第2台阶部，且贯通所述第1积层体；且
所述第1台阶部与所述第3台阶部相互对向，所述第2台阶部与所述第3台阶部至少一部分在俯视下重叠。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2台阶部的上方的阶与所述第3台阶部的下方的阶在俯视下重叠，且
所述第2台阶部的下方的阶与所述第3台阶部的上方的阶在俯视下重叠。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2台阶部的到所述第1积层体的最下层的所述导电层和所述第3台阶部的到所述第2积层体的最下层的所述第2绝缘层的合计的层数与
所述第1积层体的所述导电层的层数相等。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1柱状部从所述第1台阶部的上方的第1高度到达下方的所述第1积层体的最下层，
所述第2柱状部从所述第2台阶部的上方的所述第1高度贯通到所述第3台阶部的下方的所述第2积层体的最下层，进而贯通到下方的所述第1积层体的最下层。
5.根据权利要求1所述的半导体存储装置，其特征在于具备：
第1接点，配置在所述第1台阶部，且与所述导电层连接；以及
第2接点，配置在所述第2台阶部，且与所述导电层连接。
6.根据权利要求5所述的半导体存储装置，其特征在于：
所述第1接点从所述第1台阶部的上方的第2高度到达所述导电层，且
所述第2接点从所述第2台阶部的上方的所述第2高度到达所述第3台阶部的下方的所述第2积层体的最下层，进而到达所述导电层。
7.根据权利要求1所述的半导体存储装置，其特征在于：具备贯通所述第1积层体及所述第2积层体的带状部，且
所述第1积层体的所述导电层与所述带状部的侧面相接，
所述第2积层体的所述第2绝缘层不与所述带状部的侧面相接。
8.一种半导体存储装置的制造方法，其特征在于包括：
形成隔着第1绝缘层积层有多个第2绝缘层的第1积层体的一部分；
一边对覆盖所述第1积层体的一部分的第1遮罩图案进行细化，一边在所述第1积层体的一部分形成所述多个第2绝缘层的端部呈台阶状的第1台阶部；
以覆盖包含所述第1台阶部的所述第1积层体的一部分的方式，形成隔着第1绝缘层积层有多个第2绝缘层的所述第1积层体的其他部分；
一边对覆盖所述第1积层体的其他部分的第2遮罩图案进行细化，一边形成向所述第1台阶部的上层方向延伸的第2台阶部；
形成所述第2台阶部时，
隔着所述第1绝缘层积层所述多个第2绝缘层，形成的第3台阶部，从而形成从所述第1积层体断离的第2积层体，所述多个第2绝缘层位于与构成所述第2台阶部的所述第2绝缘层相同的层，所述第3台阶部与所述第2台阶部对向且至少一部分与所述第1台阶部在俯视下重叠。
9.根据权利要求8所述的半导体存储装置的制造方法，其特征在于：
所述第1台阶部的上方的阶与所述第3台阶部的下方的阶在俯视下重叠，
所述第1台阶部的下方的阶与所述第3台阶部的上方的阶在俯视下重叠。
10.根据权利要求8所述的半导体存储装置的制造方法，其特征在于：
从所述第1台阶部到所述第1积层体的最下层的所述第2绝缘层和从所述第3台阶部到所述第2积层体的最下层的所述第2绝缘层的合计的层数与
从所述第2台阶部到所述第1积层体的最下层的所述第2绝缘层的层数相等。
11.根据权利要求8所述的半导体存储装置的制造方法，其特征在于：
形成配置在所述第2台阶部且到达所述第1积层体的最下层的第1柱状部、及形成配置在所述第1台阶部且到达所述第1积层体的最下层的第2柱状部。
12.根据权利要求11所述的半导体存储装置的制造方法，其特征在于：
所述第1柱状部形成在第1孔内，所述第1孔从所述第2台阶部的上方的第1高度到达所述第1积层体的最下层，且
所述第2柱状部形成在第2孔内，所述第2孔从所述第1台阶部的上方的所述第1高度到达所述第2积层体的最下层，进而到达下方的所述第1积层体的最下层。
13.根据权利要求12所述的半导体存储装置的制造方法，其特征在于：
在形成所述第1柱状部及所述第2柱状部之后，
形成贯通槽，所述贯通槽贯通所述第1积层体及所述第2积层体，且与所述第1积层体的所述第2绝缘层于侧面相接，不与所述第2积层体的所述第2绝缘层相接。
14.根据权利要求13所述的半导体存储装置的制造方法，其特征在于：
经由所述贯通槽将所述第1积层体的所述第2绝缘层替换为导电层。
15.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：
形成配置在所述第2台阶部且与所述导电层连接的第1接点、及形成配置在所述第1台阶部且与所述导电层连接的第2接点。
16.根据权利要求15所述的半导体存储装置的制造方法，其特征在于：
所述第1接点形成在第1接触孔内，所述第1接触孔从所述第2台阶部的上方的第2高度到达所述导电层，且
所述第2接点形成在第2接触孔内，所述第2接触孔从所述第1台阶部的上方的所述第2高度到达所述第3台阶部的下方的所述第2积层体的最下层，进而到达所述导电层。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021141102A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
WO2021189190A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
KR102674073B1 (ko) * 2020-03-23 2024-06-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조 및 이를 형성하기 위한 방법
CN114586153A (zh) 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
JP2022126323A (ja) * 2021-02-18 2022-08-30 キオクシア株式会社 半導体記憶装置
JP2022191841A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
KR20240030031A (ko) * 2022-08-29 2024-03-07 삼성전자주식회사 반도체 장치 및 데이터 저장 시스템

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201032326A (en) * 2009-02-17 2010-09-01 Toshiba Kk Nonvolatile semiconductor memory device and method of manufacturing the same
TW201123425A (en) * 2009-12-17 2011-07-01 Toshiba Kk Nonvolatile semiconductor memory device
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
CN102576709A (zh) * 2010-08-17 2012-07-11 松下电器产业株式会社 非易失性存储装置及其制造方法
JP2015138941A (ja) * 2014-01-24 2015-07-30 株式会社東芝 半導体装置及びその製造方法
CN105390500A (zh) * 2015-11-03 2016-03-09 中国科学院微电子研究所 三维半导体器件及其制造方法
CN106847823A (zh) * 2015-10-08 2017-06-13 三星电子株式会社 垂直存储器件
CN107017260A (zh) * 2016-01-27 2017-08-04 株式会社东芝 半导体存储装置及其制造方法
CN107180835A (zh) * 2016-03-10 2017-09-19 东芝存储器株式会社 半导体存储装置
CN107833888A (zh) * 2016-09-13 2018-03-23 东芝存储器株式会社 半导体装置及其制造方法
CN108431956A (zh) * 2016-02-16 2018-08-21 桑迪士克科技有限责任公司 具有穿过堆叠体的外围接触通孔结构的多层级存储器器件及其制造方法
CN108701649A (zh) * 2016-03-11 2018-10-23 美光科技公司 导电结构、包括导电结构的系统及装置以及相关方法
CN109065547A (zh) * 2018-09-21 2018-12-21 长江存储科技有限责任公司 三维存储器的制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US9601370B2 (en) * 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20160315096A1 (en) * 2015-04-24 2016-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device and semiconductor wafer
US20170103992A1 (en) * 2015-10-07 2017-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
JP2017168717A (ja) 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置
WO2018063226A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Inverted staircase contact for density improvement to 3d stacked devices
US10115440B2 (en) * 2017-01-10 2018-10-30 Sandisk Technologies Llc Word line contact regions for three-dimensional non-volatile memory
JP2018157096A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102689650B1 (ko) * 2018-10-25 2024-07-31 삼성전자주식회사 3차원 반도체 소자
KR102635678B1 (ko) * 2018-11-19 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201032326A (en) * 2009-02-17 2010-09-01 Toshiba Kk Nonvolatile semiconductor memory device and method of manufacturing the same
TW201123425A (en) * 2009-12-17 2011-07-01 Toshiba Kk Nonvolatile semiconductor memory device
CN102576709A (zh) * 2010-08-17 2012-07-11 松下电器产业株式会社 非易失性存储装置及其制造方法
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
JP2015138941A (ja) * 2014-01-24 2015-07-30 株式会社東芝 半導体装置及びその製造方法
CN106847823A (zh) * 2015-10-08 2017-06-13 三星电子株式会社 垂直存储器件
CN105390500A (zh) * 2015-11-03 2016-03-09 中国科学院微电子研究所 三维半导体器件及其制造方法
CN107017260A (zh) * 2016-01-27 2017-08-04 株式会社东芝 半导体存储装置及其制造方法
CN108431956A (zh) * 2016-02-16 2018-08-21 桑迪士克科技有限责任公司 具有穿过堆叠体的外围接触通孔结构的多层级存储器器件及其制造方法
CN107180835A (zh) * 2016-03-10 2017-09-19 东芝存储器株式会社 半导体存储装置
CN108701649A (zh) * 2016-03-11 2018-10-23 美光科技公司 导电结构、包括导电结构的系统及装置以及相关方法
CN107833888A (zh) * 2016-09-13 2018-03-23 东芝存储器株式会社 半导体装置及其制造方法
CN109065547A (zh) * 2018-09-21 2018-12-21 长江存储科技有限责任公司 三维存储器的制作方法

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Publication number Publication date
JP2020155492A (ja) 2020-09-24
TWI735024B (zh) 2021-08-01
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