JP2022126323A - 半導体記憶装置 - Google Patents

Abstract

【課題】性能の向上した半導体記憶装置を提供する。【解決手段】半導体記憶装置１０は、第１積層領域１１０及び第２積層領域１２０と、これらの間に配置されている接続領域２００と、を備える。接続領域２００において、上側階段部２１０Ａに含まれる複数の導電体層４０の１つは、ブリッジ部４１に含まれる複数の導電体層４０の１つを介して、第１積層領域１１０に含まれる複数の導電体層４０の１つと接続される。【選択図】図７

Description

本発明の実施形態は半導体記憶装置に関する。

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置では、複数の導電体層が積層され、複数の導電体層を貫くようにメモリピラーが形成される。それぞれの導電体層とメモリピラーとの交点が、データを記憶するためのメモリセルとして機能する。それぞれの導電体層は、各メモリセルのゲート電極に電圧を印加するためのワード線等として用いられる。

ワード線である導電体層のそれぞれには、積層方向に沿って伸びるコンタクトを接続する必要がある。このため、複数のメモリピラーが形成された部分から、導電体層は階段状に引き出される。

特開２０１８－１４８０７１号公報 米国特許第８８２２２８５号明細書

開示された実施形態によれば、性能の向上した半導体記憶装置が提供される。

実施形態に係る半導体記憶装置は、第１方向に積層された複数の導電体層を含む第１積層領域と、複数の導電体層を含み、第１方向に対し交差する第２方向に第１積層領域と並ぶ第２積層領域と、複数の導電体層を含み、第１積層領域と第２積層領域との間に配置された第３積層領域と、を備える。第３積層領域は、第４積層領域と、第４積層領域の上方に設けられる第５積層領域とを有する。第４積層領域は、第２方向で第２積層領域に隣接する第１階段部と、第１階段部に対して、第１方向及び第２方向に交差する第３方向に配置される第１ブリッジ部とを含む。第５積層領域は、第１階段部に含まれる複数の導電体層の１つの上に設けたコンタクトの通過するコンタクト通過部と、コンタクト通過部と第１積層領域との間に配置された第２階段部と、第２階段部に対して第３方向に配置される第２ブリッジ部とを含む。第２階段部に含まれる複数の導電体層の１つは、第２ブリッジ部に含まれる複数の導電体層の１つを介して、第１積層領域に含まれる複数の導電体層の１つと接続される。

図１は、第１実施形態に係るメモリシステムの構成例を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、第１実施形態に係る半導体記憶装置の等価回路を示す図である。 図４は、第１実施形態に係る半導体記憶装置の構成を示す図である。 図５は、第１実施形態に係る半導体記憶装置の構成を示す断面図である。 図６は、第１実施形態に係る半導体記憶装置の構成を示す断面図である。 図７は、第１実施形態に係る半導体記憶装置の構成を示す断面図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ断面を示す図である。 図９は、図７のＩＸ－ＩＸ断面を示す図である。 図１０は、図７のＸ－Ｘ断面を示す図である。 図１１は、図７のＸＩ－ＸＩ断面を示す図である。 図１２は、図７のＸＩＩ－ＸＩＩ断面を示す図である。 図１３は、図７のＸＩＩＩ－ＸＩＩＩ断面を示す図である。 図１４は、図７のＸＩＶ－ＸＩＶ断面を示す図である。 図１５は、図７のＸＶ－ＸＶ断面を示す図である。 図１６は、比較例に係る半導体記憶装置の構成を示す断面図である。 図１７は、比較例に係る半導体記憶装置の、ブリッジ部の電気抵抗値を示す図である。 図１８は、第１実施形態に係る半導体記憶装置の、ブリッジ部の電気抵抗値を示す図である。 図１９は、第１積層領域及び第２積層領域への電圧印加について説明するための図である。 図２０は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。 図２１は、変形に係る半導体記憶装置の構成を示す断面図である。 図２２は、変形に係る半導体記憶装置の構成を示す断面図である。 図２３は、変形に係る半導体記憶装置の構成を示す断面図である。 図２４は、変形に係る半導体記憶装置の構成を示す断面図である。 図２５は、変形に係る半導体記憶装置の構成を示す断面図である。 図２６は、変形に係る半導体記憶装置の構成を示す断面図である。 図２７は、変形に係る半導体記憶装置の構成を示す断面図である。 図２８は、変形に係る半導体記憶装置の構成を示す断面図である。 図２９は、他の変形に係る半導体記憶装置の構成を示す断面図である。 図３０は、第２実施形態に係る半導体記憶装置の構成を示す断面図である。 図３１は、第２実施形態に係る半導体記憶装置の、ブリッジ部の電気抵抗値を示す図である。 図３２は、第２実施形態に係る半導体記憶装置の製造方法を説明するための図である。 図３３は、スリットの近傍で生じる問題について説明するための図である。 図３４は、図３０のＸＸＸＩＶ－ＸＸＸＩＶ断面を示す図である。 図３５は、第３実施形態に係る半導体記憶装置の構成を示す断面図である。

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

第１実施形態について説明する。本実施形態に係る半導体記憶装置１０は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置１０を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置１０とを備える。尚、半導体記憶装置１０は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置１０の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。

メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置１０へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置１０からのデータの読み出しを制御する。

メモリコントローラ１と半導体記憶装置１０との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

チップイネーブル信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置１０がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置１０に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置１０に指示する。

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、半導体記憶装置１０からデータを読み出すための信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置１０の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置１０に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置１０とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ３０１と、プロセッサ３０２と、ホストインターフェイス３０３と、ＥＣＣ回路３０４と、メモリインターフェイス３０５と、を備える。ＲＡＭ３０１、プロセッサ３０２、ホストインターフェイス３０３、ＥＣＣ回路３０４、及びメモリインターフェイス３０５は、互いに内部バス３０６で接続されている。

ホストインターフェイス３０３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス３０６に出力する。また、ホストインターフェイス３０３は、半導体記憶装置１０から読み出されたユーザデータ、プロセッサ３０２からの応答等をホストへ送信する。

メモリインターフェイス３０５は、プロセッサ３０２の指示に基づいて、ユーザデータ等を半導体記憶装置１０へ書き込む処理、及び、半導体記憶装置１０から読み出す処理を制御する。

プロセッサ３０２は、メモリコントローラ１を統括的に制御する。プロセッサ３０２は、例えばＣＰＵやＭＰＵ等である。プロセッサ３０２は、ホストからホストインターフェイス３０３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ３０２は、ホストからのリクエストに従って、半導体記憶装置１０へのユーザデータ及びパリティの書き込みをメモリインターフェイス３０５へ指示する。また、プロセッサ３０２は、ホストからのリクエストに従って、半導体記憶装置１０からのユーザデータ及びパリティの読み出しをメモリインターフェイス３０５へ指示する。

プロセッサ３０２は、ＲＡＭ３０１に蓄積されるユーザデータに対して、半導体記憶装置１０上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス３０６経由でＲＡＭ３０１に格納される。プロセッサ３０２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置１０の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置１０に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置１０に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ３０２は、ユニットデータごとに書き込み先の半導体記憶装置１０のメモリ領域を決定する。半導体記憶装置１０のメモリ領域には物理アドレスが割当てられている。プロセッサ３０２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ３０２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置１０へ書き込むようメモリインターフェイス３０５へ指示する。プロセッサ３０２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ３０２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス３０５へ指示する。

ＥＣＣ回路３０４は、ＲＡＭ３０１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路３０４は、半導体記憶装置１０から読み出された符号語を復号する。

ＲＡＭ３０１は、ホストから受信したユーザデータを半導体記憶装置１０へ記憶するまでに一時格納したり、半導体記憶装置１０から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ３０１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路３０４とメモリインターフェイス３０５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路３０４がメモリインターフェイス３０５に内蔵されていてもよい。また、ＥＣＣ回路３０４が、半導体記憶装置１０に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ３０２は、書き込み対象となるデータをＲＡＭ３０１に一時記憶させる。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを読み出し、ＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力されたデータを符号化し、符号語をメモリインターフェイス３０５に入力する。メモリインターフェイス３０５は、入力された符号語を半導体記憶装置１０に書き込む。

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス３０５は、半導体記憶装置１０から読み出した符号語をＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力された符号語を復号し、復号されたデータをＲＡＭ３０１にストアする。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを、ホストインターフェイス３０３を介してホストに送信する。

半導体記憶装置１０の構成について説明する。図２に示されるように、半導体記憶装置１０は、メモリセルアレイ４３０と、センスアンプ４４０と、ロウデコーダ４５０と、入出力回路４０１と、ロジック制御回路４０２と、シーケンサ４２１と、レジスタ４２２と、電圧生成回路４２３と、入出力用パッド群４１１と、ロジック制御用パッド群４１２と、電源入力用端子群４１３と、を備えている。

メモリセルアレイ４３０は、データを記憶する部分である。メモリセルアレイ４３０は、複数のビット線ＢＬ及び複数のワード線ＷＬに関連付けられた複数のメモリセルトランジスタＭＴを有している。メモリセルアレイ４３０の具体的な構成については、図３～図６を参照しながら後に説明する。

センスアンプ４４０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ４４０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路４０１に転送する。センスアンプ４４０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ４４０の動作は、シーケンサ４２１により制御される。

ロウデコーダ４５０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ４５０は、レジスタ４２２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ４５０は、選択されたワード線ＷＬに対して電圧生成回路４２３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ４５０の動作はシーケンサ４２１により制御される。

入出力回路４０１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路４０１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２２に転送する。また、入出力回路４０１は、書き込みデータ及び読み出しデータを、センスアンプ４４０との間で送受信する。

ロジック制御回路４０２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路４０２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置１０の状態を外部に通知する。

シーケンサ４２１は、メモリコントローラ１から入出力回路４０１及びロジック制御回路４０２へと入力された制御信号に基づいて、メモリセルアレイ４３０を含む各部の動作を制御する。

レジスタ４２２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。

また、レジスタ４２２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。

更に、レジスタ４２２は、半導体記憶装置１０の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ４３０等の動作状態に応じて、シーケンサ４２１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路４０１からメモリコントローラ１へと出力される。

電圧生成回路４２３は、メモリセルアレイ４３０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４２３の動作はシーケンサ４２１によって制御される。

入出力用パッド群４１１は、メモリコントローラ１と入出力回路４０１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。

ロジック制御用パッド群４１２は、メモリコントローラ１とロジック制御回路４０２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。

電源入力用端子群４１３は、半導体記憶装置１０の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。

電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置１０との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

メモリセルアレイ４３０の具体的な構成について説明する。図３には、メモリセルアレイ４３０の構成が等価回路図として示されている。同図に示されるように、メモリセルアレイ４３０は、複数のストリングユニットＳＵ０～ＳＵ３を含む。それぞれのストリングユニットＳＵ０～ＳＵ３は、複数のＮＡＮＤストリングＳＲを含む。更に、それぞれのＮＡＮＤストリングＳＲは、例えば、８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び、２つのセレクトトランジスタＳＴＤ、ＳＴＳを含む。ＮＡＮＤストリングＳＲに含まれるメモリセルトランジスタやセレクトトランジスタの数は、図１の例とは異なっていてもよい。

複数のストリングユニットＳＵ０～ＳＵ３は、全体で１つのブロックを構成しており、このようなブロックがメモリセルアレイ４３０には複数設けられている。図３においては単一のブロックのみが図示されており、その他のブロックについては図示が省略されている。

以下の説明においては、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せず「ストリングユニットＳＵ」とも表記することがある。同様に、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれを区別せず「メモリセルトランジスタＭＴ」とも表記することがある。

それぞれのストリングユニットＳＵには、Ｎ本設けられたビット線ＢＬ０～ＢＬ（Ｎ－１）と同じ数のＮＡＮＤストリングＳＲが含まれる。Ｎは正の整数である。ＮＡＮＤストリングＳＲに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴＤのソースと、セレクトトランジスタＳＴＳのドレインと、の間において直列に配置されている。セレクトトランジスタＳＴＤのドレインはいずれかのビット線ＢＬ０等に接続されている。セレクトトランジスタＳＴＳのソースはソース線ＳＬに接続されている。以下の説明においては、ビット線ＢＬ１～ＢＬ（Ｎ－１）のそれぞれを区別せず「ビット線ＢＬ」とも表記することがある。

後に説明するように、それぞれのメモリセルトランジスタＭＴは、ゲート部分に電荷蓄積層を有するトランジスタとして構成されている。当該電荷蓄積層に蓄積された電荷量が、メモリセルトランジスタＭＴに保持されるデータに対応したものとなる。メモリセルトランジスタＭＴは、電荷蓄積層として例えば窒化シリコン膜等を用いたチャージトラップ型のものであってもよく、電荷蓄積層として例えばシリコン膜等を用いたフローティングゲート型のものであってもよい。

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＤのゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０は、各セレクトトランジスタＳＴＤの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＤに電圧を印加するためのセレクトゲート線ＳＧＤ１～ＳＧＤ３が設けられている。

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＳのゲートは、いずれもセレクトゲート線ＳＧＳ０に接続されている。セレクトゲート線ＳＧＳ０は、各セレクトトランジスタＳＴＳの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＳに電圧を印加するためのセレクトゲート線ＳＧＳ１～ＳＧＳ３が設けられている。尚、１つのブロックを構成するストリングユニットＳＵ０～ＳＵ３間においてセレクトゲート線ＳＧＳが共有され、ストリングユニットＳＵ０～ＳＵ３に含まれる全てのセレクトトランジスタＳＴ２のゲートが共通のセレクトゲート線ＳＧＳに接続されていてもよい。

メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれのゲートは、ワード線ＷＬ０～ＷＬ７に接続されている。ワード線ＷＬ０～ＷＬ７は、メモリセルトランジスタＭＴ０～ＭＴ７の開閉を切り換えたり、メモリセルトランジスタＭＴ０～ＭＴ７の各電荷蓄積層に蓄積された電荷量を変化させたりする等の目的で、電圧が印加される線である。

半導体記憶装置１０におけるデータの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、「ページ」と称される単位ごとに一括して行われる。一方、半導体記憶装置１０におけるデータの消去は、ブロックに含まれる全てのメモリセルトランジスタＭＴに対して、一括して行われる。このようなデータの書き込み、読み出し、及び消去を行うための具体的な方法としては、公知となっている様々な方法を採用することができるので、その詳細な説明については省略する。

図４には、半導体記憶装置１０のうち、メモリセルアレイ４３０及びその近傍の部分の構成が模式的な斜視図として示されている。同図に示されるように、半導体記憶装置１０は、基板２０と、絶縁体層２１と、半導体層２２と、複数の絶縁体層３０及び導電体層４０と、を備えている。

基板２０は、図４のｚ方向側において平坦な面を有する板状の部材であって、例えばシリコンウェハである。以下に説明する絶縁体層２１、半導体層２２、絶縁体層３０、及び導電体層４０等は、基板２０の上面側において、例えばＣＶＤ成膜により形成された複数層の膜となっている。基板２０の表面には、例えば、素子分離領域２０ｉが設けられている。素子分離領域２０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、その一部において、トランジスタＴｒのソース及びドレイン領域を区画する部分である。

絶縁体層２１は、例えば酸化シリコンのような絶縁性の材料により形成された層である。基板２０の表面側には、例えば上記のトランジスタＴｒや、配線ＬＮ等を含む周辺回路が形成されている。この周辺回路は、図２に示されるセンスアンプ４４０やロウデコーダ４５０等を構成するものである。絶縁体層２１は、これら周辺回路の全体を覆っている。

半導体層２２は、図３のソース線ＳＬとして機能する層である。半導体層２２は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されている。半導体層２２は、メモリセルアレイ４３０の下方側となる部分において、上記の絶縁体層２１に埋め込まれている。

尚、半導体層２２は、その全体がシリコンのような半導体材料により形成されていてもよいのであるが、図４の例のように、半導体層２２ａと導電層２２ｂからなる２層構造になっていてもよい。半導体層２２ａは例えばシリコンのような半導体材料により形成された層であり、導電層２２ｂは例えばタングステンのような金属材料により形成された層である。

絶縁体層３０及び導電体層４０は、半導体層２２の上方側においてそれぞれ複数形成されており、図４のｚ方向に沿って交互に並ぶように配置されている。

導電体層４０は、例えばタングステンを含む材料により形成された、導電性を有する層である。それぞれの導電体層４０は、図３におけるワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ１、ＳＧＤ１等として用いられるものである。絶縁体層３０は、互いに隣り合う導電体層４０の間となる位置に配置され、両者の間を電気的に絶縁するものである。絶縁体層３０は、例えば、酸化シリコンを含む材料により形成されている。

複数の絶縁体層３０及び導電体層４０がｚ方向に沿って積層されている領域には、これらをｚ方向に沿って貫くように複数のメモリホールＭＨが形成されており、メモリホールＭＨの内側にメモリピラー５０が形成されている。それぞれのメモリピラー５０は、最もｚ方向側にある絶縁体層３０から、半導体層２２に至るまでの範囲において形成されている。尚、それぞれのメモリピラー５０は、図３に示されるＮＡＮＤストリングＳＲに対応するものである。

図５には、メモリピラー５０を、その長手方向に沿った中心軸を通る面（ｙ－ｚ平面）で切断した場合の断面が示されている。また、図６には、メモリピラー５０を、その中心軸に対し垂直な面（ｘ－ｙ平面）であり、且つ導電体層４０を通る面で切断した場合の断面が示されている。

図６に示されるように、メモリピラー５０は、円形若しくは楕円形の断面形状を有している。メモリピラー５０は、ボディ５１と、積層膜５２と、を有している。

ボディ５１は、コア部５１ａと半導体部５１ｂとを有している。半導体部５１ｂは、例えばアモルファスシリコンからなる材料によって形成されており、メモリセルトランジスタＭＴ等のチャンネルが形成される部分である。コア部５１ａは、例えば酸化シリコンのような絶縁性の材料により形成されており、半導体部５１ｂの内側に設けられている。尚、ボディ５１の全体が半導体部５１ｂとなっており、内側のコア部５１ａが設けられていない構成としてもよい。

積層膜５２は、ボディ５１の外周を覆うように形成された複数層の膜である。積層膜５２は、例えば、トンネル絶縁膜５２ａと、電荷捕獲膜５２ｂと、を有している。トンネル絶縁膜５２ａは最も内側に形成された膜である。トンネル絶縁膜５２ａは、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜５２ａは、ボディ５１と電荷捕獲膜５２ｂとの間の電位障壁である。例えば、ボディ５１から電荷捕獲膜５２ｂへ電子を注入するとき（書き込み動作）、及び、ボディ５１から電荷捕獲膜５２ｂへ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜５２ａの電位障壁を通過（トンネリング）する。

電荷捕獲膜５２ｂは、トンネル絶縁膜５２ａの外側を覆うように形成された膜である。電荷捕獲膜５２ｂは、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜５２ｂのうち、ワード線ＷＬである導電体層４０とボディ５１との間に挟まれた部分は、先に述べた電荷蓄積層として、メモリセルトランジスタＭＴの記憶領域を構成する。メモリセルトランジスタＭＴの閾値電圧は、電荷捕獲膜５２ｂにおける電荷の有無、又は、当該電荷の量によって変化する。これにより、メモリセルトランジスタＭＴは、情報を保持する。

図５に示されるように、ワード線ＷＬである導電体層４０は、その外周面をバリア膜４５及びブロック絶縁膜４６で覆われている。バリア膜４５は、導電体層４０とブロック絶縁膜４６との密着性を向上させるための膜である。バリア膜４５は、例えば、導電体層４０がタングステンである場合、窒化チタンとチタンとの積層構造膜が選ばれる。

ブロック絶縁膜４６は、導電体層４０から積層膜５２側への電荷のバックトンネリング
を抑制するための膜である。ブロック絶縁膜４６は、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。

絶縁体層３０と電荷捕獲膜５２ｂとの間には、カバー絶縁膜３１が設けられている。カバー絶縁膜３１は、例えば、シリコン酸化物を含む。カバー絶縁膜３１は、犠牲層を導電体層４０に置き換えるリプレイス工程において、電荷捕獲膜５２ｂがエッチングされないように保護するための膜である。導電体層４０の形成にリプレイス工程が利用されない場合には、カバー絶縁膜３１はなくてもよい。

以上のように、メモリピラー５０のうち、それぞれの導電体層４０が接続されている部分の内側は、トランジスタとして機能する。つまり、それぞれのメモリピラー５０では、その長手方向に沿って複数のトランジスタが直列に接続された状態となっている。それぞれの導電体層４０は、積層膜５２を介して、各トランジスタのゲートに接続されている。トランジスタの内側にある半導体部５１ｂは、当該トランジスタのチャネルとして機能する。

メモリピラー５０の長手方向に沿って、上記のように直列に並ぶそれぞれのトランジスタは、その一部が、図３における複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両側に形成されたトランジスタは、図３におけるセレクトトランジスタＳＴＤ、ＳＴＳとして機能する。

図４に戻って説明を続ける。同図に示されるように、それぞれのメモリピラー５０の上方側には、複数のビット線ＢＬが設けられている。それぞれのビット線ＢＬは、図４のｙ方向に沿って伸びる直線状の配線として形成されており、同図のｘ方向に沿って並ぶように配置されている。メモリピラー５０の上端は、コンタクトＣｂを介して、いずれかのビット線ＢＬに接続されている。これにより、各メモリピラー５０の半導体部５１ｂが、ビット線ＢＬに対し電気的に接続されている。

積層された導電体層４０及び絶縁体層３０は、スリットＳＴによって複数に分断されている。スリットＳＴは、図４のｙ方向に沿って伸びるように形成された直線状の溝であり、例えば、半導体層２２まで達する深さまで形成されている。

また、積層された導電体層４０及び絶縁体層３０の上方側部分は、スリットＳＨＥによって分断されている。スリットＳＨＥは、図４のｙ方向に沿って伸びるように形成された浅い溝である。スリットＳＨＴは、複数の導電体層４０のうち、セレクトゲート線ＳＧＤとして設けられたもののみを分断する深さまで形成されている。

メモリピラー５０のうち下方側の端部においては、積層膜５２が除去されており、半導体部５１ｂが半導体層２２に対して接続されている。これにより、ソース線ＳＬとして機能する半導体層２２と、各トランジスタのチャネルとが電気的に接続されている。

半導体記憶装置１０の更に具体的な構成について、図７を参照しながら説明する。図７では、先に述べたメモリピラー５０が形成されている部分（符号「１００」が付された部分）と、その周囲の部分（符号「２００」が付された部分）とを含む範囲が、模式的な断面図として描かれている。

図７においては、基板２０の表面に対して垂直な方向であって、図７において下方側から上方側に向かう方向がｚ方向となっており、当該方向に沿ってｚ軸が設定されている。また、ｚ方向に対して垂直な方向であって、図７において左側から右側に向かう方向がｙ方向となっており、当該方向に沿ってｙ軸が設定されている。更に、ｚ方向及びｙ方向の両方に対して垂直な方向であって、図７において紙面手前側から奥側に向かう方向がｘ方向となっており、当該方向に沿ってｘ軸が設定されている。これらのｘ軸、ｙ軸、及びｚ軸は、それぞれ図４～６に示されるｘ軸、ｙ軸、及びｚ軸に対応するものである。以下においては、このように設定された各方向や各軸を適宜用いながら、半導体記憶装置１０の構成を説明する。

図７においては、基板２０を覆うように複数の導電体層４０が積層されている領域であって、且つこれらを貫くように複数のメモリピラー５０が形成されている領域に、符号「１００」が付されている。このような領域のことを、以下では「積層領域１００」とも称する。積層領域１００は、データを記憶するための複数のメモリセルトランジスタＭＴが形成されている領域、ということもできる。

尚、図７における絶縁体層３０や導電体層４０の積層数は、実際の積層数とは異なっている。また、図７では、積層領域１００に形成されたメモリピラー５０の一部のみが図示されている。

図７に示されるように、ｙ方向に沿って積層領域１００と隣り合う部分では、積層領域１００の各絶縁体層３０及び各導電体層４０が積層領域１００から引き出されており、これらが階段状となるように形成されている。当該領域では、それぞれの導電体層４０が階段状に形成されているので、それぞれの導電体層４０の一部（テラス部分）が、他の導電体層４０に遮られることなくｚ方向側へと露出した状態となっている。このように露出したそれぞれの導電体層４０には、ｚ方向に沿って伸びるコンタクト６０の端部が接続されている。コンタクト６０は、例えばタングステンのような導電体を有する材料で形成された柱状の部材である。

以上のような構成により、ワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ１、ＳＧＤ１等として用いられる各導電体層４０には、それぞれのコンタクト６０を介して電圧の印加等を個別に行うことが可能となっている。積層領域１００の各導電体層４０に対する電圧の印加等を可能とするために、上記のように導電体層４０が階段状に形成されている部分のことを、以下では「階段部２１０」とも称する。階段部２１０やコンタクト６０の周囲は絶縁体７０で埋められている。絶縁体７０は、例えば酸化シリコンである。

図７に示されるように、半導体記憶装置１０では２つの積層領域１００が設けられており、それぞれの積層領域１００がｙ方向に沿って並ぶように形成されている。図７において右側に形成されている方の積層領域１００のことを、以下では「第１積層領域１１０」とも称する。また、図７において左側に形成されている方の積層領域１００のことを、以下では「第２積層領域１２０」とも称する。

複数の絶縁体層３０及び導電体層４０がｚ方向に沿って積層されている部分であって、且つ、第１積層領域１１０と第２積層領域１２０との間に配置された部分のことを、以下では「接続領域２００」とも称する。接続領域２００は、上記の階段部２１０が形成されている部分であって、本実施形態における「第３積層領域」に該当する。

ところで、積層領域１００等において実際に積層されている導電体層４０の数は、図７に示される数よりも多い。各メモリピラー５０は、このように多数の導電体層４０の全体を貫くように形成されており、その実際の形状は極めて細長くなっている。このようなメモリピラー５０の形成を精度良く行うために、導電体層４０の積層及びメモリピラー５０の形成は、一度にではなく複数回に分けて行われることが多い。本実施形態では、導電体層４０の積層及びメモリピラー５０の形成が２回に分けて行われている。

図７においては、第１積層領域１１０、階段部２１０、及び第２積層領域１２０のうち、１回目の加工で形成される部分には、それぞれ符号「１１０Ｂ」、「２１０Ｂ」、「１２０Ｂ」が付してある。また、第１積層領域１１０、階段部２１０、及び第２積層領域１２０のうち、２回目の加工で形成される部分には、それぞれ符号「１１０Ａ」、「２１０Ａ」、「１２０Ａ」が付してある。１回目の加工で形成される部分と、２回目の加工で形成される部分との境界のことを、以下では「境界ＢＤ」とも称する。接続領域２００のうち、境界ＢＤよりも下方側の部分は、本実施形態における「第４積層領域」に該当する。接続領域２００のうち、境界ＢＤよりも上方側の部分は、本実施形態における「第５積層領域」に該当する。

符号「２１０Ａ」が付されている部分は、階段部２１０のうち、境界ＢＤよりも上方側となる部分である。当該部分のことを、以下では「上側階段部２１０Ａ」とも称する。上側階段部２１０Ａは、下方側に行く程、第１積層領域１１０側へと近づくように形成されている。換言すれば、上側階段部２１０Ａは、これに含まれる導電体層４０のうち下方側に配置されているものが、上方側に配置されている導電体層４０よりも、ｙ方向に沿って第１積層領域１１０側に向けて長く伸びるように形成されている。上側階段部２１０Ａは、本実施形態における「第２階段部」に該当する。

符号「２１０Ｂ」が付されている部分は、階段部２１０のうち、境界ＢＤよりも下方側となる部分である。当該部分のことを、以下では「下側階段部２１０Ｂ」とも称する。図７に示されるように、下側階段部２１０Ｂは、ｙ方向に沿って上側階段部２１０Ａよりも第２積層領域１２０側となる位置に配置されている。下側階段部２１０Ｂは、下方側に行く程、第２積層領域１２０側へと近づくように形成されている。換言すれば、下側階段部２１０Ｂは、これに含まれる導電体層４０のうち下方側に配置されているものが、上方側に配置されている導電体層４０よりも、ｙ方向に沿って第２積層領域１２０側に向けて長く伸びるように形成されている。下側階段部２１０Ｂは、本実施形態における「第１階段部」に該当する。

接続領域２００のうち、境界ＢＤよりも上方側であり、且つ下側階段部２１０Ｂの直上となる部分は、下側階段部２１０Ｂに含まれる複数の導電体層４０の１つの上に設けたコンタクト６０の通過する部分となっている。当該部分は、上記の第５積層領域の一部であって、本実施形態における「コンタクト通過部」に該当する。上側階段部２１０Ａは、コンタクト通過部と第１積層領域１１０との間に配置された部分、ということもできる。

図８には、図７のＶＩＩＩ－ＶＩＩＩ断面が模式的に描かれている。図８において符号「ＳＴ」が付されている部分は、積層領域１００及び接続領域２００を分断するように設けられたスリットＳＴ（図４を参照）である。スリットＳＴでは、積層領域１００等を構成する絶縁体層３０や導電体層４０がｘ方向に沿って分断されている。尚、スリットＳＴの内面には不図示の絶縁スペーサが形成されており、当該絶縁スペーサを介して導電性材料が充填されている。絶縁スペーサは例えば酸化シリコンであり、導電性材料は例えばタングステンやポリシリコンである。このような構成により、スリットＳＴを、例えば、半導体層２２の電位を調整するための配線として用いることができる。

スリットＳＴは、ｘ方向に沿って複数並ぶように形成されているのであるが、図８においては、このうち３つのスリットＳＴのみが描かれている。

図８において符号「ＳＣ」が付されているのは、導電体層４０のうち階段部２１０と対応する部分に形成された矩形の開口である。当該開口のことを、以下では「開口ＳＣ」とも称する。尚、開口ＳＣの内側においては、図７に示される絶縁体７０やコンタクト６０が存在するのであるが、煩雑さを避けるために、図８ではこれらの図示が省略されている。図７に示される断面は、半導体記憶装置１０を図８のＡ－Ａに沿って切断した場合の断面に相当する。

図８に示されるように、導電体層４０は、開口ＳＣによって完全には分断されていない。開口ＳＣとスリットＳＴとの間には間隔が形成されており、導電体層４０は当該間隔の部分をｙ方向に沿って伸びている。導電体層４０のうち、開口ＳＣとスリットＳＴとの間の部分のことを、以下では「ブリッジ部４１」とも称する。第１積層領域１１０において積層されている各導電体層４０、第２積層領域１２０において積層されている各導電体層４０、及び接続領域２００において積層されている各導電体層４０のうち、互いに同じ高さ位置にあるものは、ブリッジ部４１を介して互いに繋がっており電気的に接続されている。つまり、上側階段部２１０Ａに含まれる導電体層４０の１つは、第１積層領域１１０に含まれる導電体層４０までは伸びておらず、上記のブリッジ部４１によって、第１積層領域１１０に含まれる導電体層４０の１つと電気的に接続されている。尚、図７においては、複数のブリッジ部４１のうちの一部のみが点線で描かれている。

図９には、図７のＩＸ－ＩＸ断面が模式的に描かれている。図１０には、図７のＸ－Ｘ断面が模式的に描かれている。図１１には、図７のＸＩ－ＸＩ断面が模式的に描かれている。これらの各断面図に示されるように、導電体層４０に形成された開口ＳＣの形状は、当該導電体層４０のｚ座標に応じて異なるものとなっている。いずれの高さ位置にある導電体層４０においても、開口ＳＣとスリットＳＴとの間にブリッジ部４１が形成されている。本実施形態では、ブリッジ部４１は、一対のスリットＳＴの間において、ｘ方向に沿って開口ＳＣの片側となる位置、すなわち、ｘ方向に沿って上側階段部２１０Ａや下側階段部２１０Ｂの片側となる位置に配置されている。

尚、第１積層領域１１０に含まれる複数の導電体層４０の中には、ブリッジ部４１を介して上側階段部２１０Ａに繋がっていないものが含まれていてもよい。同様に、第２積層領域１２０に含まれる複数の導電体層４０の中には、ブリッジ部４１を介して上側階段部２１０Ａに繋がっていないものが含まれていてもよい。

図１２には、図７のＸＩＩ－ＸＩＩ断面が模式的に示されている。図１３には、図７のＸＩＩＩＸＩＩＩ断面が模式的に示されている。図１４には、図７のＸＩＶ－ＸＩＶ断面が模式的に示されている。図１５には、図７のＸＶ－ＸＶ断面が模式的に示されている。これらの各断面図に示されるように、境界ＢＤの上下両側のそれぞれにおいては、各ブリッジ部４１の幅寸法（ｘ方向に沿った寸法）は全体で均一とはなっておらず、ｚ方向側に行くに従って小さくなっている。このような形状は、階段部２１０を形成する際において、異方性エッチングと、エッチングマスクのスリミングと、が繰り返された結果によるものである。

また、図７から明らかなように、それぞれのブリッジ部４１の長さ寸法（ｙ方向に沿った寸法）も、全体で均一とはなっていない。このため、階段部２１０と第１積層領域１１０との間や、階段部２１０と第２積層領域１２０との間を電気的に接続するブリッジ部４１の電気抵抗値は、全体で均一とはならず、ブリッジ部４１のｚ座標に応じて互いに異なるものとなっている。本実施形態では、一部のブリッジ部４１の電気抵抗値が大きくなり過ぎることを防止するために、階段部２１０の形状や配置を工夫している。

当該工夫について説明するために、比較例に係る半導体記憶装置１０Ａの構成について説明する。図１６には、比較例に係る半導体記憶装置１０Ａの構成が、図７と同様の視点及び方法により図示されている。

図１６に示されるように、この比較例における階段部２１０は、ｚ方向に沿って下方側に行く程、第２積層領域１２０側（図３では左側）へと近づくように形成されている。換言すれば、階段部２１０は、これに含まれる導電体層４０のうち下方側に配置されているものが、上方側に配置されている導電体層４０よりも、ｙ方向に沿って第２積層領域１２０側に向けて長く伸びるように形成されている。

この比較例でも、本実施形態と同様のブリッジ部４１が設けられている。本実施形態におけるブリッジ部４１は、階段部２１０の形状に起因して、上方側に行く程その長さ寸法（ｙ方向に沿った寸法）が大きくなっている。

図１７には、この比較例に係る半導体記憶装置１０Ａの、ブリッジ部４１の電気抵抗値の分布が模式的に表されている。同図に示されるグラフの横軸は、ブリッジ部４１のｚ座標であって、右側に行く程ｚ座標は小さくなっている。

図１７の線Ｌ１１は、境界ＢＤよりもｚ方向側（つまり上層側）の部分における、ブリッジ部４１の電気抵抗値の分布を表している。また、線Ｌ１２は、境界ＢＤよりも－ｚ方向側（つまり下層側）の部分における、ブリッジ部４１の電気抵抗値の分布を表している。

境界ＢＤの上層側及び下層側のいずれにおいても、ブリッジ部４１の電気抵抗値は、－ｚ方向側に行く程小さくなっている。これは、－ｚ方向側に行く程、ブリッジ部４１の幅寸法が大きくなっており、ブリッジ部４１の長さ寸法が短くなっているからである。線Ｌ１１の左端、すなわち、最もｚ方向側のブリッジ部４１においては、その電気抵抗値は最も大きくなっている。

階段部２１０と第１積層領域１１０との間は、ブリッジ部４１を介することなく、第１積層領域１１０から伸びる各導電体層４０によって直接的に繋がっている。このため、階段部２１０から第１積層領域１１０に至るまでの電圧供給経路の電気抵抗値は、いずれの高さ位置においても無視できるほど小さい。

これに対し、階段部２１０と第２積層領域１２０との間は、比較的幅の狭いブリッジ部４１のみによって繋がっている。このため、階段部２１０から第２積層領域１２０に至るまでの電圧供給経路の電気抵抗値は、上記の第１積層領域１１０までの電圧供給経路の電気抵抗値に比べると大きくなってしまう。特に、最もｚ方向側となる位置においては、電圧供給経路の電気抵抗値は著しく大きくなる。

階段部２１０から第１積層領域１１０に至るまでの電圧供給経路の電気抵抗値と、階段部２１０から第２積層領域１２０に至るまでの電圧供給経路の電気抵抗値と、の差が大きくなり過ぎると、後に詳しく説明するように、半導体記憶装置の性能が低下してしまう。

図１８には、本実施形態に係る半導体記憶装置１０の、ブリッジ部４１の電気抵抗値の分布が、図１７と同様の方法により模式的に表されている。

図１８の線Ｌ２１は、上側階段部２１０Ａと第１積層領域１１０との間に設けられた複数のブリッジ部４１の、電気抵抗値の分布を表している。線Ｌ２２は、下側階段部２１０Ｂと第２積層領域１２０との間に設けられた複数のブリッジ部４１の、電気抵抗値の分布を表している。線Ｌ２３は、上側階段部２１０Ａと第２積層領域１２０との間に設けられた複数のブリッジ部４１の、電気抵抗値の分布を表している。尚、図１８には、図１７の線Ｌ１１（比較例）が参考のために点線で表されている。

上側階段部２１０Ａから伸びるブリッジ部４１の電気抵抗値、すなわち、線Ｌ２１及び線Ｌ２３で示される電気抵抗値は、線Ｌ１１で示される比較例の電気抵抗値に比べると大きく低下している。これは、上側階段部２１０Ａと第２積層領域１２０との間を繋ぐブリッジ部４１のｙ方向に沿った長さが、比較例に比べて短くなったことによる。図１８において矢印で示されるように、最もｚ方向側となる位置に配置されたブリッジ部４１では、比較例からの電気抵抗値の減少幅が最も大きい。

尚、本実施形態では、上側階段部２１０Ａと第１積層領域１１０との間を繋ぐブリッジ部４１が新たに追加されており、当該部分の電気抵抗値については比較例よりも大きくなっている。しかしながら、その電気抵抗値（線Ｌ２１）は、上側階段部２１０Ａと第２積層領域１２０との間を繋ぐブリッジ部４１の電気抵抗値（線Ｌ２３）よりも僅かに小さい程度に収まっているので、特に問題とはならない。

図１９（Ａ）には、比較例に係る半導体記憶装置１０Ａにおいて、第１積層領域１１０及び第２積層領域１２０のそれぞれに電圧が印加される経路が模式的に描かれている。同図において符号「４１Ｒ」が付されている抵抗は、ブリッジ部４１の電気抵抗を表している。同図に示されるように、比較例においては、階段部２１０から第１積層領域１１０に至るまでの経路における電気抵抗値は無視できるほど小さい。一方、階段部２１０から第２積層領域１２０に至るまでの経路においては、比較的長いブリッジ部４１が介在することに伴って、当該経路の電気抵抗値が大きくなっている。つまり、比較例に係る半導体記憶装置１０Ａでは、階段部２１０から第１積層領域１１０に至るまでの経路における電気抵抗値と、階段部２１０から第２積層領域１２０に至るまでの経路における電気抵抗値と、の間に大きな差が生じてしまっている。

このような構成においては、例えば、メモリセルトランジスタＭＴにデータを書き込むための電圧が階段部２１０に印加された際において、第１積層領域１１０に含まれるメモリセルトランジスタＭＴのゲートに印加される電圧と、第２積層領域１２０に含まれるメモリセルトランジスタＭＴのゲートに印加される電圧と、の間で遅延が生じることにより、両電圧を互いに一致させにくくなる。その結果、それぞれのメモリセルトランジスタＭＴの閾値が適切な値となるまでに、書き込み及びベリファイの実行回数が多くなり過ぎてしまい、書き込みに要する時間が長くなってしまう。このように、比較例の構成においては、半導体記憶装置１０Ａの性能が低下してしまう。また、比較例においては、最もｚ方向側となる位置に配置されたブリッジ部４１の電気抵抗値が大きくなり過ぎることに伴って、消費電力が大きくなるという問題も生じる。

図１９（Ｂ）には、本実施形態に係る半導体記憶装置１０において、第１積層領域１１０及び第２積層領域１２０のそれぞれに電圧が印加される経路が模式的に描かれている。同図に示されるように、本実施形態においては、階段部２１０から第１積層領域１１０に至るまでの経路における電気抵抗値と、階段部２１０から第２積層領域１２０に至るまでの経路における電気抵抗値と、の差が比較的小さくなっている。その結果、上記のような半導体記憶装置の性能低下は生じにくくなっている。

以上に説明したように、本実施形態に係る半導体記憶装置１０は、第１積層領域１１０と、第２積層領域１２０と、接続領域２００と、を備える。これらはいずれも、ｚ方向に沿って積層された複数の導電体層４０がされている領域となっている。

それぞれの導電体層４０が積層されているｚ方向は、本実施形態における「第１方向」に該当する。第１積層領域１１０と第２積層領域１２０とが並ぶｙ方向は、第１方向であるｚ方向に対し交差する方向であって、本実施形態における「第２方向」に該当する。接続領域２００は、ｙ方向に沿って、第１積層領域１１０と第２積層領域１２０と間となる位置に配置されている。

接続領域２００は、下側階段部２１０Ｂと上側階段部２１０Ａとを含む。下側階段部２１０Ｂは、ｚ方向に沿って下方側となる位置であり、且つ、ｙ方向に沿って第２積層領域１２０側となる位置に配置されている。上側階段部２１０Ａは、ｚ方向に沿って下側階段部２１０Ｂよりも上方側となる位置であり、且つ、ｙ方向に沿って下側階段部２１０Ｂよりも第１積層領域１１０側となる位置に配置されている。

上側階段部２１０Ａに含まれる導電体層４０のうち下方側に配置されているものは、上側階段部２１０Ａに含まれる導電体層４０のうち上方側に配置されているものよりも、ｙ方向に沿って第１積層領域１１０側に向けて長く伸びるように形成されている。

このような構成により、本実施形態では、特に最もｚ方向側となる位置に配置されたブリッジ部４１の電気抵抗値が従来よりも低減されており、これにより半導体記憶装置１０の性能が向上している。

接続領域２００のうち境界ＢＤよりも上方側、すなわち第５積層領域では、上側階段部２１０Ａに含まれる導電体層４０の１つと、第１積層領域１１０に含まれる導電体層４０の１つと、を電気的に接続するブリッジ部４１が、ｙ方向に沿って伸びるように形成されている。上側階段部２１０Ａに対してｘ方向に隣り合う部分であって、複数のブリッジ部４１がｚ方向に沿って積層されている部分は、本実施形態における「第２ブリッジ部」に該当する。この部分におけるそれぞれのブリッジ部４１は、「第２ブリッジ部に含まれる複数の導電体層４０の１つ」ということができる。第２ブリッジ部は、上側階段部２１０Ａと共に第５積層領域に含まれるものである。本実施形態の第２ブリッジ部は、一対のスリットＳＴの間において、ｘ方向に沿って上側階段部２１０Ａの片側となる位置に配置されている。ｘ方向は、ｚ方向及びｙ方向の両方に対し交差する方向であって、本実施形態における「第３方向」に該当する。このような第２ブリッジ部を設けることにより、上側階段部２１０Ａと第１積層領域１１０との間の電気的接続を確保することができる。

接続領域２００のうち境界ＢＤよりも下方側、すなわち第４積層領域では、下側階段部２１０Ｂに含まれる導電体層４０の１つと、第２積層領域１２０に含まれる導電体層４０の１つと、を電気的に接続するブリッジ部４１が、ｙ方向に沿って伸びるように形成されている。つまり、下側階段部２１０Ｂに含まれる導電体層４０の１つは、第２積層領域１２０に含まれる導電体層４０までは伸びておらず、上記のブリッジ部４１によって、第２積層領域１２０に含まれる導電体層４０の１つと電気的に接続されている。下側階段部２１０Ｂに対してｘ方向に隣り合う部分であって、複数のブリッジ部４１がｚ方向に沿って積層されている部分は、本実施形態における「第１ブリッジ部」に該当する。この部分におけるそれぞれのブリッジ部４１は、「第１ブリッジ部に含まれる複数の導電体層４０の１つ」ということができる。第１ブリッジ部は、下側階段部２１０Ｂと共に第４積層領域に含まれるものである。第１ブリッジ部は、一対のスリットＳＴの間において、ｘ方向に沿って下側階段部２１０Ｂの片側となる位置に配置されている。このような第１ブリッジ部を設けることにより、下側階段部２１０Ｂと第２積層領域１２０との間の電気的接続を確保することができる。

以下では、本実施形態におけるコンタクト６０の形成方法を示すために、半導体記憶装置１０の製造方法について図２０を参照しながら簡単に説明する。

＜下側積層工程＞先ず、図２０（Ａ）に示されるように、基板２０に設けられた絶縁体層２１の上面に、積層体９１が形成される。積層体９１は、ｚ方向に沿って、複数の絶縁体層３０と犠牲層４０Ａとを交互に積層した層である。犠牲層４０Ａは、後の工程において導電体層４０にリプレイスされる層である。このような犠牲層４０Ａとしては、例えば窒化シリコンが用いられる。積層体９１は、図７における境界ＢＤよりも－ｚ方向側の部分、すなわち、後に第１積層領域１１０Ｂや第２積層領域１２０Ｂ、及び下側階段部２１０Ｂ等になる部分である。

＜下側階段形成工程＞その後、異方性エッチングと、エッチングマスクのスリミングと、が繰り返されることで、積層体９１に下側階段部２１０Ｂが形成される。更に、下側階段部２１０Ｂの周囲が絶縁体７０で埋められる。図２０（Ｂ）には、このように下側階段部２１０Ｂが形成された状態が模式的に示されている。

尚、下側階段部２１０Ｂが形成された後には、積層体９１を貫くように複数のメモリホールＭＨが形成され、その内部に犠牲材が充填される。また、後のリプレイスの際における積層体９１の強度を保つための柱状体、を形成するための穴も、メモリホールＭＨと同様に形成され、その内部に犠牲材が充填される。図２０においては、このようなメモリホールＭＨ等の図示が省略されている。

＜上側積層工程＞続いて、図２０（Ｃ）に示されるように、下側階段部２１０Ｂが形成された積層体９１の上面に積層体９２が形成される。積層体９２は、積層体９１と同様に、複数の絶縁体層３０と犠牲層４０Ａとを交互に積層した層である。積層体９２は、図７における境界ＢＤよりもｚ方向側の部分、すなわち、後に第１積層領域１１０Ａや第２積層領域１２０Ａ、及び上側階段部２１０Ａ等になる部分である。

＜上側階段形成工程＞その後、異方性エッチングと、エッチングマスクのスリミングと、が繰り返されることで、積層体９２に上側階段部２１０Ａが形成される。更に、上側階段部２１０Ａの周囲が絶縁体７０で埋められる。また、積層体９２のうち、下側階段部２１０Ｂの直上となる位置には開口が形成され、当該開口も絶縁体７０で埋められる。図２０（Ｄ）には、このように上側階段部２１０Ａが形成された状態が模式的に示されている。

尚、上側階段部２１０Ａが形成された後には、積層体９１に形成されたメモリホールＭＨの直上となる位置において、積層体９２を貫くようにメモリホールが形成される。続いて、積層体９１のメモリホールＭＨを埋めていた犠牲材が除去された後、メモリホールＭＨ内にメモリピラー５０が形成される。また、後のリプレイスの際における積層体９１の強度を保つための柱状体も、メモリピラー５０と同様に形成される。図２０においては、このようなメモリピラー５０等の図示が省略されている。

上側階段形成工程が完了した後で、積層体９１、９２にはスリットＳＴ（図８等を参照）が形成される。その後、当該スリットＳＴを介したウェットエッチング等により、積層体９１、９２に含まれる犠牲層４０Ａが導電体層４０にリプレイスされる。リプレイスが完了すると、スリットＳＴの内側には、例えば酸化シリコンからなる不図示の絶縁スペーサを介して、例えばタングステンやポリシリコンのような導電性の材料が充填される。

＜コンタクト形成工程＞その後、積層体９２のうち、上側階段部２１０Ａの直上となる位置、及び、下側階段部２１０Ｂの直上となる位置、のそれぞれに対し、エッチングにより、ｚ方向に沿って絶縁体７０を貫く開口が複数形成される。尚、下側階段部２１０Ｂの直上となる位置に形成される開口は、積層体９２にある絶縁体７０と、積層体９１にある絶縁体７０と、の両方を貫くように形成されることとなる。その後、上記開口のそれぞれを例えばタングステン等の導体で埋めることで、複数のコンタクト６０が形成される。図２０（Ｅ）には、コンタクト６０の形成が完了した状態が模式的に示されている。

以上のような方法により、上側階段部２１０Ａ及び下側階段部２１０Ｂのそれぞれのテラス部分に接続されるコンタクト６０を、本実施形態においても従来と同様に形成することができる。

第１実施形態の変形例について説明する。この変形例では、各導電体層４０に形成される開口ＳＣの形状について第１実施形態と異なっている。

図２１は、変形例に係る半導体記憶装置１０を、図８に対応する位置で切断した場合の断面を表している。図２２は、変形例に係る半導体記憶装置１０を、図９に対応する位置で切断した場合の断面を表している。図２３は、変形例に係る半導体記憶装置１０を、図１０に対応する位置で切断した場合の断面を表している。図２４は、変形例に係る半導体記憶装置１０を、図１１に対応する位置で切断した場合の断面を表している。

図２５は、変形例に係る半導体記憶装置１０を、図１２に対応する位置で切断した場合の断面を表している。図２６は、変形例に係る半導体記憶装置１０を、図１３に対応する位置で切断した場合の断面を表している。図２７は、変形例に係る半導体記憶装置１０を、図１４に対応する位置で切断した場合の断面を表している。図２８は、変形例に係る半導体記憶装置１０を、図１５に対応する位置で切断した場合の断面を表している。

例えば図２１と図８とを対比すると明らかなように、この変形例では、一対のスリットＳＴの間において、ｙ方向に沿って開口ＳＣの両側となる位置、すなわち、ｙ方向に沿って上側階段部２１０Ａや下側階段部２１０Ｂの両側となる位置に配置されている。このような構成の変形例においても、第１実施形態と同様の効果を奏する。

第１実施形態の他の変形例について、図２９を参照しながら説明する。図２９は、この変形例に係る半導体記憶装置１０を、図８に対応する位置で切断した場合の断面を表している。図２９に示されるように、この変形例では、第１積層領域１１０と接続領域２００との間に、配線領域２００Ａが設けられている。

配線領域２００Ａにおいては、一対のスリットＳＴの間において、一対のスリットＬＳＴが設けられている。スリットＬＳＴは、スリットＳＴと同様に、ｙ方向に沿って伸びるように形成されており、且つ、ｘ方向に沿って並ぶように配置されている。スリットＬＳＴは、ｚ方向に沿って積層された複数の絶縁体層３０及び導電体層４０を貫くように形成されている。

ｘ方向に沿って並ぶ一対のスリットＬＳＴの間隔は、比較的狭くなっている。このため、両者の間には、リプレイスの工程において、導電体層４０にリプレイスされなかった犠牲層４０Ａがそのまま残っている。つまり、一対のスリットＬＳＴの間では、導電体層４０が形成されておらず、ｚ方向に沿って絶縁体層３０及び犠牲層４０Ａが交互に積層されている。

一対のスリットＬＳＴの間では、積層された絶縁体層３０及び犠牲層４０Ａの全体を貫くように、コンタクト６５が形成されている。コンタクト６５のｚ方向側端部は、例えば、不図示の上層配線及びコンタクト６０を介して、階段部２１０のいずれかの導電体層４０に対して電気的に接続されている。コンタクト６５の－ｚ方向側端部は、例えば、絶縁体層２１の下に形成された周辺回路に対して電気的に接続されている。このような構成の変形例においても、第１実施形態と同様の効果を奏する。

第２実施形態について説明する。本実施形態に係る半導体記憶装置１０は、接続領域２００の構成において第１実施形態と異なっている。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

図３０には、本実施形態に係る半導体記憶装置１０の構成が、図７と同様の視点及び方法により模式的に示されている。図３０に示されるように、本実施形態に係る半導体記憶装置１０では、第２積層領域１２０に含まれる複数の導電体層４０が、ｙ方向に沿って上側階段部２１０Ａまで伸びており、上側階段部２１０Ａに含まれる複数の導電体層４０のそれぞれに直接繋がっている。その結果、下側階段部２１０Ｂの直上の部分は、積層された複数の導電体層４０によって覆われている。図３０では、下側階段部２１０Ｂの直上となる位置において、複数の導電体層４０が積層されている部分（つまり、コンタクト通過部）に、符号「２２０Ａ」が付されている。

このように、本実施形態では、上側階段部２１０Ａと第２積層領域１２０との間の電気的な接続が、第１実施形態のように複数のブリッジ部４１を介することなく行われている。

図３１には、本実施形態に係る半導体記憶装置１０の、ブリッジ部４１の電気抵抗値の分布が、図１８と同様の方法により模式的に表されている。

図３１の線Ｌ３１は、上側階段部２１０Ａと第１積層領域１１０との間に設けられた複数のブリッジ部４１の、電気抵抗値の分布を表している。線Ｌ３２は、下側階段部２１０Ｂと第２積層領域１２０との間に設けられた複数のブリッジ部４１の、電気抵抗値の分布を表している。尚、図３１には、図１８の線Ｌ１１（比較例）が参考のために点線で表されている。

図３０に示される本実施形態の構成と、図７に示される第１実施形態との構成と、を対比すると明らかなように、図３１の線Ｌ３１に示される電気抵抗値の分布は、図１８の線Ｌ２１で示される電気抵抗値の分布と同一である。また、図３１の線Ｌ３２に示される電気抵抗値の分布は、図１８の線Ｌ２２で示される電気抵抗値の分布と同一である。本実施形態におけるブリッジ部４１の電気抵抗値の分布は、図１８の線Ｌ２３で示される電気抵抗値を概ね０にしたもの、ということもできる。

このような構成においても、第１実施形態で説明したものと同様の効果を奏する。更に本実施形態では、上側階段部２１０Ａと第１積層領域１１０との間の電気抵抗値と、下側階段部２１０Ｂと第２積層領域１２０との間の電気抵抗値と、の差が更に小さくなるので、書き込みに要する時間が更に短くなる等、半導体記憶装置１０の性能を更に向上させることができる。

以上に説明したように、本実施形態に係る半導体記憶装置１０では、接続領域２００のうち下側階段部２１０Ｂの上方側（つまりコンタクト通過部）において、上側階段部２１０Ａに含まれる導電体層４０が、第２積層領域１２０に含まれる導電体層４０まで伸びるように形成されている。また、接続領域２００のうち、上側階段部２１０Ａの下方側において、下側階段部２１０Ｂに含まれる導電体層４０が、第１積層領域１１０に含まれる導電体層４０まで伸びるように形成されている。このような構成により、本実施形態でも第１実施形態で説明したものと同様の効果を奏する。

尚、本実施形態でも、階段部２１０のそれぞれのテラス部分には、ｚ方向に沿って伸びるコンタクト６０の端部が接続されている。このうち、下側階段部２１０Ｂのテラス部分に接続されるコンタクト６０は、いずれも、境界ＢＤよりも上方側において積層された複数の絶縁体層３０及び導電体層４０を貫くように設けられている。境界ＢＤよりも上方側の部分においては、コンタクト６０の周囲には絶縁膜６１が形成されている。絶縁膜６１により、コンタクト６０と導電体層４０との間が絶縁されている。

本実施形態におけるコンタクト６０の形成方法を示すために、半導体記憶装置１０の製造方法について図３２を参照しながら簡単に説明する。

本実施形態における半導体記憶装置１０の製造方法は、先に述べた上側積層工程までは第１実施形態と同じである。上側積層工程が完了し、図２０（Ｃ）に示される状態となった後、本実施形態では、上側階段形成工程が以下のように行われる。

＜上側階段形成工程＞本実施形態の上側階段形成工程でも、第１実施形態と同様に、異方性エッチングと、エッチングマスクのスリミングと、が繰り返されることで、積層体９２に上側階段部２１０Ａが形成される。その後、上側階段部２１０Ａの周囲が絶縁体７０で埋められる。

一方、積層体９２のうち、下側階段部２１０Ｂの直上となる位置には、第１実施形態のような開口が形成されない。このため、下側階段部２１０Ｂよりもｚ方向側の部分では、積層されている絶縁体層３０及び犠牲層４０Ａがそのまま維持される。図３２（Ｄ）には、上側階段形成工程が完了した状態が模式的に示されている。尚、本実施形態においても、上側階段部２１０Ａが形成された後にはメモリピラー５０等が形成されるのであるが、図３２においてはメモリピラー５０等の図示が省略されている。

＜コンタクト形成工程＞上側階段形成工程が完了した後で、積層体９１、９２にはスリットＳＴ（図４等を参照）が形成される。その後、当該スリットＳＴを介したウェットエッチング等により、積層体９１、９２に含まれる犠牲層が導電体層４０にリプレイスされる。リプレイスが完了すると、スリットＳＴの内側には、例えば酸化シリコンからなる不図示の絶縁スペーサを介して、例えばタングステンやポリシリコンのような導電性の材料が充填される。

リプレイスが完了した後、本実施形態のコンタクト形成工程では、積層体９２のうち上側階段部２１０Ａの直上となる位置に対し、エッチングにより、ｚ方向に沿って絶縁体７０を貫く開口Ｈ１が複数形成される。開口Ｈ１は、コンタクト６０を形成するための開口である。このとき、積層体９２のうち下側階段部２１０Ｂの直上となる位置には、コンタクト６０を形成するための開口は形成されない。

その後、開口Ｈ１の内面には絶縁膜６１が形成される。図３２（Ｅ）には、開口Ｈ１及び絶縁膜６１が形成された状態が模式的に示されている。

開口Ｈ１が、境界ＢＤを超えて更に－ｚ方向側の部分に形成されてしまうことを防止するために、境界ＢＤの位置にストッパとなる層が予め設けられていることが好ましい。このような層としては、例えば窒化シリコンからなる層を用いることができる。

続いて、上側階段部２１０Ａの直上となる位置、及び、下側階段部２１０Ｂの直上となる位置、のそれぞれに対し、エッチングにより、ｚ方向に沿って絶縁体７０を貫く開口が複数形成される。上記のうち、「下側階段部２１０Ｂの直上となる位置」に対するエッチングは、先に形成された開口Ｈ１を通じて行われる。その後、開口Ｈ１を含む上記開口のそれぞれを例えばタングステン等の導体で埋めることで、複数のコンタクト６０が形成される。図３２（Ｆ）には、コンタクト６０の形成が完了した状態が模式的に示されている。

以上のような方法により、上側階段部２１０Ａ及び下側階段部２１０Ｂのそれぞれのテラス部分に接続されるコンタクト６０を、本実施形態においても従来と同様に形成することができる。

尚、コンタクト６０の形成は、上記とは異なる方法で行われることとしてもよい。例えば、コンタクト６０を内側に形成するために積層体９２に形成される開口Ｈ１が、リプレイスよりも前の段階で形成されることとしてもよい。

この場合、図３２（Ｅ）と同じ位置に開口Ｈ１を形成した後、それぞれの開口Ｈ１の内周面に絶縁膜６１を形成し、さらにその内側に犠牲材を埋めておけばよい。その後、スリットＳＴの形成、及び、積層体９１、９２に含まれる犠牲層４０Ａから導電体層４０へのリプレイスを行った後に、開口Ｈ１の内側に埋めてあった犠牲材を除去すればよい。以降の工程は、図３２（Ｆ）を参照しながら説明したものと同様の工程を採用することができる。

本実施形態の構成とした場合におけるもう一つの利点について説明する。図３３には、第１実施形態と同じ構成を有する半導体記憶装置１０の断面を、図１２と同様の視点において模式的に描いたものである。図３３の構成においては、ｘ方向に沿った中央に描かれているスリットＳＴの、ｚ方向に沿ったほぼ全体が、絶縁体７０をｘ方向に分割するように形成されている。

ところで、先に述べた上側階段形成工程が完了した後、積層体９１、９２に含まれる犠牲層４０Ａが導電体層４０にリプレイスされる際において、絶縁体７０の収縮量と、第１積層領域１１０や第２積層領域１２０における導電体層４０等の収縮量と、の間に差が生じることがある。その結果、図３３に示されるように、中央のスリットＳＴのｘ方向に沿った幅寸法が均等とはならず、ｚ方向側に行く程当該幅寸法が大きくなってしまうことがある。また、当該スリットＳＴの隣にあるスリットＳＴでは、これとは逆に、ｚ方向側に行く程幅寸法が小さくなってしまうことがある。

図３４には、本実施形態に係る半導体記憶装置１０の断面形状が、図３３と同様の視点で描かれている。当該断面は、図３０におけるＸＸＸＩＶ－ＸＸＸＩＶ断面である。図３４に示されるように、本実施形態においては、ｚ方向に沿った全ての範囲に亘って絶縁体７０を分割しているようなスリットＳＴが存在しない。図３４の断面に示されるスリットＳＴのうち、境界ＢＤよりもｚ方向側の部分は、絶縁体７０を分割するのではなく、複数の導電体層４０が積層されている部分(図３０において符号「２２０Ａ」が付されている部分）を分割するように形成されている。

このような構成においては、収縮量の差に起因したスリットＳＴの局所的な拡大、もしくは収縮が生じにくい。このため、ｚ方向に沿った全ての範囲において、スリットＳＴの幅寸法を概ね均等にすることができる。

第３実施形態について説明する。本実施形態に係る半導体記憶装置１０は、接続領域２００の構成において第２実施形態と異なっている。以下では、第２実施形態と異なる点について主に説明し、第２実施形態と共通する点については適宜説明を省略する。

図３５には、本実施形態に係る半導体記憶装置１０の断面形状が、図３０と同様の視点で描かれている。図３５に示されるように、本実施形態に係る半導体記憶装置１０では、図３０のうち下側階段部２１０Ｂの形状を、ｘ－ｚ平面について対称となるよう反転させたような構成となっている。

下側階段部２１０Ｂに含まれる複数の導電体層４０のそれぞれからは、ｙ方向側に伸びるようにブリッジ部４１が形成されている。それぞれのブリッジ部４１は、上側階段部２１０Ａの直下の部分（符号「２２０Ｂ」が付された部分）に積層された複数の導電体層４０のそれぞれに繋がっている。このような構成により、下側階段部２１０Ｂに含まれる複数の導電体層４０のそれぞれと、第１積層領域１１０Ａに含まれる複数の導電体層４０のそれぞれと、の間が電気的に接続されている。

下側階段部２１０Ｂに含まれる複数の導電体層４０のそれぞれは、第２積層領域１２０Ａに含まれる複数の導電体層４０のそれぞれを、そのままｙ方向側に向かって階段状に引き出したものである。つまり、下側階段部２１０Ｂに含まれる複数の導電体層４０のそれぞれは、第２積層領域１２０Ｂに含まれる導電体層４０のそれぞれと直接且つ一体的に繋がっている。このため、下側階段部２１０Ｂに含まれる複数の導電体層４０のそれぞれと、第２積層領域１２０Ｂに含まれる複数の導電体層４０のそれぞれと、の間も電気的に接続されている。

以上のように、本実施形態に係る半導体記憶装置１０では、接続領域２００において、
下側階段部２１０Ｂに含まれる導電体層４０の１つと、第１積層領域１１０に含まれる導電体層４０の１つとを電気的に接続するブリッジ部４１が、ｙ方向に沿って伸びるように形成されている。つまり、下側階段部２１０Ｂに含まれる導電体層４０の１つは、第１積層領域１１０に含まれる導電体層４０までは伸びておらず、上記のブリッジ部４１（つまり、第１ブリッジ部に含まれる複数の導電体層４０の１つ）によって、第１積層領域１１０に含まれる導電体層４０の１つと電気的に接続されている。

本実施形態の第３ブリッジ部は、一対のスリットＳＴの間において、ｘ方向に沿って下側階段部２１０Ｂの両側に形成されていてもよく、下側階段部２１０Ｂの片側に形成されていてもよい。このような第３ブリッジ部を設けることにより、下側階段部２１０Ｂと第１積層領域１１０との間の電気的接続を確保することができる。

尚、境界ＢＤよりもｚ方向側の部分の構成は、第２実施形態における構成と同じである。このため、接続領域２００のうち、下側階段部２１０Ｂの上方側となる部分では、上側階段部２１０Ａに含まれる導電体層４０が、第２積層領域１２０に含まれる導電体層４０まで伸びるように形成されている。

以上のような構成においても、第１実施形態や第２実施形態について説明したものと同様の効果を奏する。本実施形態に係る半導体記憶装置１０の製造方法としては、第２実施形態について説明した製造方法と同じ方法を用いることができる。

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

１０：半導体記憶装置：基板、４０：導電体層、４１：ブリッジ部、１１０：第１積層領域、１２０：第２積層領域、２００：接続領域、２１０Ａ：上側階段部、２１０Ｂ：下側階段部。

Claims (5)

1. 第１方向に積層された複数の導電体層を含む第１積層領域と、
   前記複数の導電体層を含み、前記第１方向に対し交差する第２方向に前記第１積層領域と並ぶ第２積層領域と、
   前記複数の導電体層を含み、前記第１積層領域と前記第２積層領域との間に配置された第３積層領域と、を備え、
   前記第３積層領域は、第４積層領域と、前記第４積層領域の上方に設けられる第５積層領域とを有し、
   前記第４積層領域は、前記第２方向で前記第２積層領域に隣接する第１階段部と、前記第１階段部に対して、前記第１方向及び前記第２方向に交差する第３方向に配置される第１ブリッジ部とを含み、
   前記第５積層領域は、前記第１階段部に含まれる複数の前記導電体層の１つの上に設けたコンタクトの通過するコンタクト通過部と、前記コンタクト通過部と前記第１積層領域との間に配置された第２階段部と、前記第２階段部に対して前記第３方向に配置される第２ブリッジ部とを含み、
   前記第２階段部に含まれる前記複数の導電体層の１つは、前記第２ブリッジ部に含まれる前記複数の導電体層の１つを介して、前記第１積層領域に含まれる前記複数の導電体層の１つと接続される、半導体記憶装置。
2. 前記第１階段部に含まれる前記複数の導電体層の１つは、前記第１ブリッジ部に含まれる前記複数の導電体層の１つを介して、前記第２積層領域に含まれる前記複数の導電体層の１つと接続される、請求項１に記載の半導体記憶装置。
3. 前記コンタクト通過部では、
   前記第２階段部に含まれる前記複数の導電体層が、前記第２積層領域まで伸びるように形成されており、
   前記第４積層領域のうち前記第２階段部の下方側では、
   前記第１階段部に含まれる複数の前記導電体層が、前記第１積層領域まで伸びるように形成されている、請求項２に記載の半導体記憶装置。
4. 前記第１階段部に含まれる前記複数の導電体層の１つは、前記第１ブリッジ部に含まれる前記複数の導電体層の１つを介して、前記第１積層領域に含まれる前記複数の導電体層の１つと接続される、請求項１に記載の半導体記憶装置。
5. 前記コンタクト通過部では、
   前記第２階段部に含まれる前記複数の導電体層が、前記第２積層領域まで伸びるように形成されている、請求項４に記載の半導体記憶装置。

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