CN108701649A - 导电结构、包括导电结构的系统及装置以及相关方法 - Google Patents

导电结构、包括导电结构的系统及装置以及相关方法 Download PDF

Info

Publication number
CN108701649A
CN108701649A CN201780014885.2A CN201780014885A CN108701649A CN 108701649 A CN108701649 A CN 108701649A CN 201780014885 A CN201780014885 A CN 201780014885A CN 108701649 A CN108701649 A CN 108701649A
Authority
CN
China
Prior art keywords
conductive
hierarchic
platform
conductive structure
hierarchic structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780014885.2A
Other languages
English (en)
Other versions
CN108701649B (zh
Inventor
P·泰萨里欧
G·R·沃斯滕霍姆
A·叶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN108701649A publication Critical patent/CN108701649A/zh
Application granted granted Critical
Publication of CN108701649B publication Critical patent/CN108701649B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Conductive Materials (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

导电结构包含：阶梯结构，其沿所述导电结构的长度定位；及至少一个平台，其包括延伸穿过所述导电结构的至少一个通路。所述至少一个平台定位于所述阶梯结构中的第一阶梯结构与所述阶梯结构中的第二阶梯结构之间。装置可包含此类导电结构。系统可包含半导体装置及通过至少一个平台分离的阶梯结构，所述至少一个平台具有形成于所述至少一个平台中的至少一个通路。形成导电结构的方法包含形成穿过定位于阶梯结构之间的平台的至少一个通路。

Description

导电结构、包括导电结构的系统及装置以及相关方法
优先权主张
本申请案主张2016年3月11日申请的名为“导电结构、包括导电结构的系统及装置以及相关方法(CONDUCTIVE STRUCTURES,SYSTEMS AND DEVICES INCLUDING CONDUCTIVESTRUCTURES AND RELATED METHODS)”的第15/068,329号美国专利申请案的申请日的权利。
技术领域
本发明的实施例：涉及具有延伸穿过导电结构的至少部分的接触件的导电结构(例如，细长阶梯导电结构)；涉及包含此类导电结构的装置；涉及包含此类装置的系统；涉及形成此类导电结构的方法；且涉及形成细长阶梯导电结构的电连接的方法。
背景技术
存储器装置常规以基于半导体集成电路的形式提供在计算机及其它电子器件中。存在许多不同类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)及非易失性存储器。随着电子系统的性能及复杂性增加，对于存储器系统中的额外存储器的需求也增加。半导体产业的趋势是朝向可制造为单个半导体芯片上的高密度电路的更小存储器装置。可通过减小装置的至少一些特征的大小，使得所得装置占据晶片的较小表面积而实现晶体管装置及电路的微型化。
为了降低制造此类高密度存储器阵列的成本，零件数必须保持为最小值。这意指能够实现在单个芯片上的存储器的较高密度，而非通过堆叠单独的存储器芯片。但是，随着存储器装置大小缩小，同时增加存储器阵列中的存储器单元的数目，操作每一存储器装置所需的内部连接的数目也增加。
例如，在非易失性存储器(例如，NAND快闪存储器)中，增加存储器密度的一种方式是通过使用垂直存储器阵列，其也称为三维(3D)阵列。此类垂直存储器阵列揭示于例如2011年5月3日颁布的基托(Kito)等人的第2007/0252201号美国专利申请公开案(现在的美国专利案第7,936,004号)中。常规垂直存储器阵列需要导电板及存取线(例如，字线)之间的电连接，使得可由控制单元唯一地选择阵列中的存储器单元用于写入或读取功能。一种类型的垂直存储器阵列包含延伸穿过层状导电板(也称为字线板或控制栅极板)中的孔的半导体支柱，在支柱与导电板的每一结合部处具有电介质材料。因此，可沿每一支柱形成多个晶体管。此结构通过在裸片上向上(垂直地)建构阵列而使更大量晶体管能够位于单位裸片面积中。但是，在此装置中，每一存储器单元必须包含多个导电连接(例如，字线、位线、选择栅极等)，以读取、写入及擦除每一个别存储器单元或多个存储器单元。在具有高密度的存储器单元的此存储器阵列中，可能难以以有效且高效率方式提供到每一存储器单元的连接。
随着存储器单元中的层叠(tier)的数目(且因此导电板的数目)增加，连接导电板所需的导电连接的数目也增加。导电连接可增加直到在块尺寸(例如，跨度)中无足够空间来容纳全部通路导电连接，此时，堆叠存储器阵列的大小(例如，间距)需要增大以容纳额外导电连接及控制单元。例如，在3D NAND阵列中，按照路由字线信号通过导电连接的需要而指定块间距。增加阵列中的存储器单元的数目通常需要块间距也增加以容纳额外板及相关联的连接。板的数目的此增加也增加总字线(WL)电容，从而需要泵更努力工作，借此使用更高功率且降低性能。此外，漏极选择器的数目的增加也成比例地增加，此增加对于每块需要较少量页数的装置(例如，其中需要更精细擦除精细度的装置)来说可为成问题的。
附图说明
图1是根据本发明的实施例的包含导电结构及半导体装置的电子装置的实施例的示意框图；
图2是根据本发明的实施例的包含导电结构及半导体装置的电子装置的部分的简化剖面侧视图；
图3是根据本发明的实施例的包含导电结构及半导体装置的电子装置的部分的等角视图；
图4是图3的电子装置的导电结构的部分的俯视图；
图5到9是工件的部分的简化剖面侧视图且说明可用来形成如图1到4中所展示的导电结构的部分的本发明的方法的实施例；及
图10是说明包含如图1到4中所展示的电子装置的电子装置(例如，存储器装置)的电子系统的一个实施例的示意框图。
具体实施方式
如本文中所用，例如“第一”、“第二”、“上方”、“下方”、“上”、“下伏”、“上覆”等的任何关系术语用于清楚及方便理解本发明及图式且并不暗示或取决于任何特定偏好、定向或顺序。
如本文中所用，术语“远端”及“近端”描述导电结构的元件相对于其上形成导电结构的衬底的位置。例如，术语“远端”是指与衬底距离相对更远的位置，且术语“近端”是指相对更紧邻衬底的位置。
如本文中所用，术语“侧向”及“纵向”描述导电结构的元件相对于其上形成导电结构的衬底的方向。特定来说，术语“侧向”及“纵向”描述沿横向(例如，垂直)于从导电结构的近端开始到导电结构的远端结束的轴延伸的平面(例如，沿实质上置于导电结构的最远端部分上的平面)的轴。例如，术语“侧向”是指沿结构的短轴横向于(例如，垂直)于从导电结构的近端开始到导电结构的远端结束的轴的方向。术语“纵向”是指沿结构的长轴平行于从导电结构的近端开始到导电结构的远端结束的轴延伸的方向。
下列描述提供特定细节(例如材料类型及处理条件)以提供本发明的实施例的透彻描述。但是，所属领域的技术人员应理解，可在不采用这些特定细节的情况下实践本发明的所述实施例。事实上，可结合业界中所采用的常规半导体制造技术而实践本发明的所述实施例。此外，下文所提供的描述可能未形成用于制造装置或系统的完整流程。下文所描述的结构不形成完整装置或系统。仅在下文详细描述理解本发明的实施例必需的所述工艺动作及结构。可通过常规制造技术执行用以形成完整导电结构及半导体装置的额外动作。此外，可于多个动作中执行下文所描述的动作，或可实质上同时执行多个动作。
在下列实施方式中，参考形成其的部分的附图，且其中通过图解说明展示可实践本发明的特定实施例。足够详细地描述此类实施例以使所属领域的技术人员能够实践本发明。但是，可利用其它实施例且可在不脱离本发明的范围的情况下作出结构、逻辑及电改变。本文中呈现的其不意在作为任何特定系统、装置、结构或存储器单元的实际视图，而仅仅为用于描述本发明的实施例的理想化表示。本文中呈现的图式未必按比例绘制。此外，图式之间所共有的元件可保持相同数字标示。
如本文中所用，针对给定参数、性质或条件的术语“实质上”意指且包含为所属领域的技术人员将理解的给定参数、性质或条件在小变动程度下(例如在可接受制造公差内)满足的程度。例如，实质上满足的参数可为至少约90％满足、至少约95％满足或甚到至少约99％满足。
图1是包含一或多个导电结构100及一或多个半导体装置102(例如，多个存储器单元、CMOS装置等)的电子装置(举例来说，例如非易失性存储器装置(例如，垂直存储器装置，例如三维NAND存储器装置))的示意框图。例如，电子装置可包含直接或间接连接到一或多个半导体装置102且与一或多个半导体装置102连通(例如，电连通、直接或间接接触)的一或多个导电结构100。注意，虽然本文中所描述的导电结构可具体参考搭配NAND装置使用，但本发明并不受限于此且可适用于其它半导体及存储器装置。
在一些实施例中，电子装置可包含半导体装置(例如，控制装置101)，所述半导体装置包含用于控制导电结构100及半导体装置102中的一或多者的电路，如下文更详细论述。
图1中所示的电子装置可包括例如计算机或计算机硬件组件、服务器或其它网络硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器等。电子装置进一步可包含至少一个电子信号处理器装置(常称为“微处理器”)。电子装置可(可选地)进一步包含用于由用户将信息输入到电子装置中的一或多个输入装置(举例来说，例如鼠标或其它指针装置、键盘、触摸板、触摸屏、按钮或控制面板)及用于将信息(例如，视觉或音频输出)输出给用户的一或多个输出装置(举例来说，例如监视器、显示器、打印机、扬声器等)。
图2是包含导电结构100及半导体装置102的电子装置的简化剖面说明，所述电子装置可包含用于与半导体装置102的一或多个部分连通(例如，控制)的衬底104(例如，阵列基底)上的一或多个堆叠(例如，层叠)的导电及绝缘材料。在一些实施例中，衬底104可包含用于来往于导电结构100及/或半导体装置102路由信号的一或多个导电材料及绝缘材料。例如，衬底104可形成控制导电结构100及半导体装置102中的一或多者的半导体或控制装置101(图1)的至少部分。衬底104可包含可支撑及/或隔离导电结构100及半导体装置102的一或多者的多个部分，其中电路(例如，下文论述的控制单元)及/或阵列下方的互连经提供用于电子装置。
在一些实施例中，导电结构100及半导体装置102可包括集式结构(例如，同时一起形成)。在额外实施例中，导电结构100及半导体装置102可为电连接在一起的分开的结构(例如，分开形成)。
在一些实施例中，本文中所论述的导电材料可由例如金属材料(例如，W、Ni、氮化钽(TaN)、Pt、氮化钨(WN)、Au、氮化钛(TiN)或氮化铝钛(TiAlN))、多晶硅、其它导电材料或其组合的材料形成。
在一些实施例中，衬底104可包含任何结构，所述结构包含半导体类型的材料，包含例如硅(例如，多晶硅)、锗、砷化镓、磷化铟及其它III-V或II-VI类型的半导体材料。衬底104可不仅包含例如常规衬底，而且也包含其它块体半导体衬底，例如(举实例来说但不限制)：绝缘体上硅(SOI)类型的衬底、蓝宝石上硅(SOS)类型的衬底及由另一材料支撑的硅的外延层。此外，当下列描述中对“衬底”进行参考时，可利用先前工艺步骤来至少部分地在衬底的表面中或上方形成电路或装置的元件或组件。在一些实施例中，衬底104可包含可在其上方(例如，上)形成导电结构100的任何结构，包含例如电子装置的其它部分或半导体装置102(图1)。
举实例来说且不限制，本文中所论述的绝缘材料(例如，电绝缘材料，例如电介质材料)可包含任何适合的至少部分电绝缘材料，例如氧化物材料(例如，SiO2、Al2O3等)、氮化物材料(例如，Si3N4、AlN等)或氧化物材料及氮化物材料的组合，举例来说，例如氮氧化物材料、再氧化氮氧化物材料或所谓的“氧化物-氮化物-氧化物”(ONO)结构。在一些实施例中，绝缘材料可各自包括类似材料、不同材料或其组合。
导电结构100的一或多个部分可形成为包含多个台阶或层叠的所谓的“阶梯”结构，其中每一台阶包含至少一个导电材料103(例如，多晶硅、其它导电材料(例如金属)或其组合)。阶梯结构106、108、110(例如，其可用作或用以选择字线板、位线、选择栅极)的台阶可包含与半导体装置102的部分(例如，一行存储器单元)连通的导电材料103。台阶的导电材料103(例如，通过绝缘材料105)与相邻台阶的导电材料103至少部分地(例如，电及/或物理)分离或隔离。为清楚起见，为了清楚仅展示两组(例如，台阶)导电材料103及绝缘材料105的部分。
如所描绘，导电结构100可包含多个阶梯或层叠状结构(例如，定位于半导体装置102的一侧上的两个或两个以上阶梯结构106、108、110)，其中至少两个接近(例如，侧向相邻)的阶梯结构(例如，阶梯结构106、108)通过平台112(例如，大体上平坦或以其它方式缺乏阶状配置的平台112)而分离。换句话说，每一对阶梯结构可通过平台112而分离。例如，阶梯结构106、108、110可各自通过平台112而与其它阶梯结构106、108、110(例如，每一相邻阶梯结构106、108、110)分离。阶梯结构106、108、110中的一或多者可包含相对阶梯结构107、109、111。在一些实施例中，阶梯结构107、109、111可为主阶梯结构106、108、110的形成的副产物且可不包含任何电连接(例如，可包括与主动阶梯结构106、108、110相比未在导电结构100中被主动利用的虚设阶梯结构)。每一组阶梯结构(例如，106、107)可界定导电结构100的凹部(stadium)(例如，凹陷部分)，而平台112界定导电结构100的凸部(crest)。
在一些实施例中，导电结构100可包含多个阶梯或层叠状结构可类似于揭示于例如2016年2月25日申请的发明者为艾伦·叶普(Aaron Yip)的题为“具有耦合到存储器单元的层叠且耦合到直接在阶梯下方的通路晶体管的阶梯中的梯级的存储器装置(MEMORYDEVICES WITH STAIRS IN A STAIRCASE COUPLED TO TIERS OF MEMORY CELLS AND TOPASS TRANSISTORS DIRECTLY UNDER THE STAIRCASE)”的第15/053,291号美国专利申请案中的层叠状结构，所述申请案的全部揭示内容以引用的方式并入本文中。
在一些实施例中，台阶114的导电材料103可形成用于将电信号供应到半导体装置102(举例来说，例如将电信号供应到多个存储器单元)的导电板(例如，字线板)。
为清楚起见，特定来说对阶梯结构108进行参考，但是应理解，其它阶梯结构的任一者可具有相同配置及元件。阶梯结构108的台阶114(例如，台阶116、118、120、122)可各自包含接触部分124(例如，定位于绝缘材料下方的导电平台垫)以促成形成与个别台阶114中的每一者的一或多个连接(例如，电连接)，如下文进一步详细论述。在一些实施例中，每一台阶114可包含从一或多个相邻台阶114偏移(例如，相对于纵轴)的接触部分124。例如，台阶118包含纵向延伸超过相邻台阶(例如，台阶116)的接触部分124(例如，台阶118的导电材料103的暴露端部)。
仍参考图2，开口(举例来说，例如一或多个接触孔126，例如，贯穿阵列通路)可在平台112的一或多者处延伸穿过导电结构100。例如，与阶梯结构108相关联的平台112可包含从导电结构100的远端侧延伸到下伏导电结构100的衬底104的接触孔126。导电接触件128可放置于接触孔126中的每一者中。接触件128可延伸穿过阶梯结构108且穿过衬底104到可定位于导电结构100下方的另一导电元件，例如一或多个控制单元130。在一些实施例中，接触件128可由例如金属材料(例如，钨(W)、镍(Ni)、氮化钽(TaN)、Pt、氮化钨(WN)、Au、氮化钛(TiN)或氮化铝钛(TiAlN))、多晶硅或其它导电材料的导电材料形成。
每一阶梯结构(例如，阶梯结构106、108、110)可与一或多个平台112相关联。例如，阶梯结构106、108、110可各自与相邻于阶梯结构106、108、110或相邻于相关联的相对阶梯结构107、109、111的一个相应的平台112相关联。在额外实施例中，阶梯结构106、108、110可与定位于阶梯结构106、108、110或相关联的相对阶梯结构107、109、111的相对侧上的两个平台112相关联。
平台112提供实质上与导电结构100(例如，在导电结构100的边界内且非导电结构100外部)成直线的导电通路(例如，接触孔126及接触件128)。例如，定位于导电结构100的边界内且延伸穿过界定阶梯结构106、107、108、109、110、111的材料堆叠(例如，交替的电介质材料103及导电材料105)的此类导电通路(例如，接触孔126及接触件128)使存取线132能够延伸穿过导电结构100，而不需要围绕导电结构100的侧向侧路由存取线以接达接近衬底104的区域。
注意，为方便及清楚起见，图式中将本发明的实施例展示为具有实质上定位于相同剖面平面中的接触孔126及接触件128。预期接触孔及接触件可形成于相同剖面平面中、不同剖面平面中或其组合中。
在一些实施例中，且如例项中所描绘，在接近阶梯结构106的平台112中，接触孔126可包含放置于接触件128与接触孔126的壁之间以使接触件128与下伏于平台112的导电结构100的至少一部分绝缘的绝缘衬层134。例如，在其中导电结构100的平台112类似于作为阶梯结构106、108、110的绝缘及导电材料103、105的夹层型结构的例项中，绝缘衬层134可使接触件128与台阶114的导电材料103绝缘。但是，在额外实施例中，衬层可能是不必要的，其中导电结构100包含取代栅极配置(例如下文论述的配置)，其中下伏于平台的导电结构100的部分自取代栅极工艺排除(例如，屏蔽或掩盖)且包括(例如，仅包括)电介质材料。
可自台阶114的导电材料103垂直及/或水平延伸的存取线132可将台阶114的导电材料103电耦合到控制单元130(例如，通过接触件128)。控制单元或若干控制单元130可包含串驱动器电路、通过栅极、用于选择栅极的电路、用于选择导电线(例如，存取线132)的电路、用于放大信号的电路及用于检测信号的电路的至少一者。例如且如所描绘，一或多个控制单元130可包含电耦合到存取线132用于选择台阶114的导电材料103的所要者的晶体管(例如，所谓的“通过栅极”)。
以类似方式，阶梯结构106、108、110中的每一者可包含通过通路(例如，接触孔126及接触件128)从相应的台阶114延伸到下伏导电元件(例如，控制单元130)的存取线132。
在一些实施例中，阶梯结构(例如，阶梯结构106)的一或多者可包括另一或多个选择栅极(例如，与上文论述的字线板存取线132分离)。例如，阶梯结构106可经配置为用于与半导体装置102连通(例如，以选择特定存储器单元阵列)的选择栅极漏极(SGD)结构且可经由接触件128通过选择栅极136耦合到SGD控制单元130。如所描绘，SGD阶梯结构106可与其它阶梯结构108、110分离。但是，在额外实施例中，SGD阶梯结构106可形成为另一阶梯结构的部分(例如，另一阶梯结构相对于衬底104的远端部分，例如两个最远端台阶)。例如，SGD阶梯结构106可包括阶梯结构108的最远端台阶114，其中其余台阶114用作用于不同电连接的平台垫(例如，用于字线板的接触部分124)。
图3是包含导电结构200及半导体装置202的电子装置的部分的等角视图。导电结构200及/或半导体装置202可类似于且包含与上文参考图1及2论述的导电结构100及半导体装置102相同的特征及功能中的一或多者。如图3中所示，导电结构200可包含多个阶梯或层叠状结构(例如，两个或两个以上阶梯结构206、208、210)，其中至少两个接近(例如，相邻)的阶梯结构(例如，阶梯结构206、208)通过平台212(例如，实质上平坦或另外缺乏阶状配置的平台212)而分离。例如，阶梯结构206、208、210可各自通过平台212而与其它阶梯结构206、208、210(例如，每一相邻阶梯结构206、208、210)分离。阶梯结构206、208、210中的一或多者可包含相对阶梯结构207、209、211。在一些实施例中，这些阶梯结构207、209、211可为主阶梯结构206、208、210的形成的副产物且可能不包含任何电连接(例如，可包括并不主动利用于导电结构200中的虚设阶梯结构)。每一组阶梯结构(例如，206、207)可界定导电结构200的凹部(例如，凹陷部分)而平台212界定导电结构200的凸部。
如图3中所描绘，一系列阶梯结构206、207、208、209、210、211及平台212可继续例如直到达到用以控制对应半导体装置202的必要梯数目。在一些实施例中，与半导体装置202相对的导电结构200的端可包括绝缘材料以在所述端处隔离导电结构200的导电部分(例如，字线板的导电部分)。此绝缘材料可放置于沿导电结构200的侧向长度或侧向轴LT200延伸的狭槽(例如，通过取代栅极(RG)工艺界定的狭槽，如下文所论述)中。
存取线232可耦合到阶梯结构206、208、210中的每一者中的梯级的导电部分。存取线232可沿细长导电结构200延伸到平台212的一或多者中的接触件228。接触件228可延伸穿过阶梯结构208到可定位于导电结构200下方的另一导电元件，例如一或多个控制单元230。
图4是图3的电子装置的导电结构200的部分的俯视图。参考图3及4，导电结构200可包含沿导电结构200(例如，沿导电结构200的纵向长度或纵向轴LG200的部分或大部分)延伸的堆叠开槽。例如，堆叠开槽可包含定位于导电结构200的侧向范围内的内堆叠狭槽元件238及经定位而接近(例如，处于)导电结构200的相对外侧向范围处的外堆叠狭槽元件240。如所描绘，外堆叠狭槽元件240可在导电结构200的每一侧向侧上界定导电结构200的最外侧向范围或边界。
如下文更详细论述，堆叠狭槽元件238、240可包含至少部分地沉积于沟槽或狭槽(例如，通过取代栅极(RG)工艺)中且用以形成阶梯结构206、208、210的台阶的导电部分的导电及绝缘材料两者。如上文提及，在一些实施例中，堆叠狭槽元件也可放置于导电结构200的相对于半导体装置202的纵向端处，以使导电结构200的纵向端(例如，板的纵向端)与任何相邻装置及/或导电材料隔离。
如进一步描绘，堆叠狭槽元件的至少部分(例如，内堆叠狭槽元件238)可为不连续的。例如，内堆叠狭槽元件238可在沿有源阶梯结构206、208、210的台阶的区域中仅沿导电结构200的部分延伸。在此实施例中，围绕接触件228的导电结构的平台212或部分可能无内堆叠狭槽元件238。例如，围绕接触件228的导电结构200的平台212或部分可仅包含外堆叠狭槽元件240且无内堆叠狭槽元件238。
如又描绘，堆叠狭槽元件的另一部分(例如，外堆叠狭槽元件240)可沿导电结构200实质上连续。例如，外堆叠狭槽元件240可沿导电结构200(例如，及半导体装置202)的至少大部分(例如，整体)延伸以界定导电结构200的一或多侧的最外范围或边界。
在一些实施例中，内堆叠狭槽元件238可用以界定阶梯结构206、208、210的子块(例如，子台阶、子层叠、子板)。
在一些实施例中，堆叠狭槽元件238、240可至少部分地包括通过取代栅极(RG)工艺形成的电介质材料或绝缘材料且可界定导电结构200的绝缘侧。
图5到9是工件(例如制造中的前驱结构)的部分的简化剖面侧视图且说明可用来形成导电结构200的部分的本发明的方法的实施例。特定来说，图5到9说明堆叠狭槽元件238、240可通过其形成于导电结构200中的取代栅极(RG)工艺的简化或理想化实例。
在下文所论述的实施例中的每一者中，形成导电结构的材料可通过例如生长、扩散、沉积或以其它方式提供于其上而形成。各种材料可使用例如集成电路制造的技术中已知的沉积技术(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、热蒸镀或电镀)、氧化工艺(例如，热氧化、ISSG氧化)及图案化技术(例如，掩蔽及蚀刻)来形成。绝缘材料可通过化学气相沉积、通过分解正硅酸四乙酯(TEOS)或通过集成电路制造的技术中已知的任何其它工艺而形成。
此外，可使用例如磨蚀或抛光工艺(例如，化学机械平坦化(CMP)工艺、化学抛光工艺、机械平坦化工艺)、蚀刻工艺、剥离工艺或其组合来移除导电结构的材料或部分。蚀刻工艺可包含例如湿式或干式蚀刻，例如使用掩模及各向异性蚀刻工艺(例如，反应性离子蚀刻工艺，例如使用等离子体)来移除材料的部分，或使用掩模及各向同性工艺(例如，化学蚀刻工艺)来移除材料的部分。注意，可基于掩模、待蚀刻的材料及周围材料的组成物来选择用来产生反应性离子的气体的特定组成物、化学蚀刻剂的特定组成物及蚀刻工艺的操作参数。
如图5中所示，材料堆叠300(例如，用于最终界定层叠状或阶状结构)提供于衬底302上。材料堆叠300可包含交替材料(例如，交替绝缘(其可特性化为电介质)材料)。例如，材料堆叠300可包含与牺牲材料306交错的绝缘材料304(例如，氧化物)，牺牲材料306包括不同于绝缘材料304的材料(例如，氮化物)。注意，下文所描述的动作可在阶梯结构的形成之前、之后或同时执行。
如图6中所示，一或多个狭槽308可经形成穿过材料堆叠300，延伸到衬底302(例如，通过各向同性蚀刻，通过各向异性蚀刻、后续接着各向同性蚀刻等)。狭槽308可运用对牺牲材料306的材料(例如，氮化物)有选择性的等向蚀刻剂形成，以提供从狭槽308延伸到牺牲材料306中的侧向开口。
如图7中所示，导电材料310(例如，金属，例如钨)沉积于其中已移除牺牲材料306的狭槽308中。
如图8中所示，狭槽308中的导电材料310的至少部分经移除以形成狭槽312。例如，可通过各向异性蚀刻移除狭槽308中的导电材料310以形成狭槽312。导电材料310的部分的此移除可用以使材料堆叠300的一个台阶(例如，层级)的导电材料310与相邻于台阶的导电材料310分离(例如，以降低例如形成字线板的材料堆叠300的每一台阶的导电部分之间的短路的可能性)。换句话说，材料堆叠300的每一台阶的导电材料310经移除使得剩余材料将是通过绝缘材料304分离的导电材料310(即，导电材料将不在材料堆叠300的台阶之间延伸)。
如图8中所示，另一绝缘材料314沉积于狭槽312中。以类似方式，堆叠狭槽元件(例如，如参考图4论述的堆叠狭槽元件238、240)可运用导电材料310及绝缘材料314形成。材料堆叠300的牺牲材料306的台阶中的导电材料310现可至少部分地界定可耦合到存取线132、232(图2到4)的阶梯结构的接触部分(例如，参考图2描述的接触部分124)。
再参考图3及4，在其中阶梯结构206、208、210的导电部分使用取代栅极工艺(例如，例如上文所描述的所述工艺)形成的实施例中，无接近围绕接触件228的导电结构200的平台212及/或部分的内堆叠狭槽元件238可使针对各自接触件228提供的接触孔226的形成能够形成为直接穿过导电结构100，而不需要另外使接触孔226绝缘。例如，围绕接触件228的平台区域242可在从导电结构200的近端部分延伸到导电结构200的远端部分的方向上(例如，沿在平台区域242与下伏衬底(例如，衬底104(图2))之间延伸的轴)无任何导电材料。即，如上文参考图5到9所描述，可仅将导电材料310引入其中形成堆叠狭槽元件238、240(例如，导电材料310及绝缘材料314)的材料堆叠300中。因此，无仅包括绝缘材料的堆叠狭槽元件238、240的平台区域242使通路(例如，接触孔226及相关联的接触件228)能够直接延伸穿过此类绝缘材料。相比之下，当平台212的另一外区域244接近外堆叠狭槽元件240时，这些区域244可包含从导电结构200的近端部分延伸到远端部分的方向上的导电材料310。平台212的这些外区域244可确保阶梯结构206、208、210的台阶保持与半导体装置202电连通。
在一些实施例中，堆叠狭槽元件238、240(例如，内堆叠狭槽元件238)的形成将用以使阶梯结构206、208、210的分段子块保持至少部分地电连通。例如，界定阶梯结构中的一者(例如，阶梯结构206)的最底(例如，近端)台阶的板246(例如，字线板)可沿导电结构200的长度(例如，在远离半导体装置202的纵向方向上)继续到一或多个其它阶梯结构(例如，阶梯结构208)。例如，板246从阶梯结构206延伸到阶梯结构208以也界定阶梯结构208的最上连接台阶(例如，连接到存取线232的台阶)。为了在阶梯结构206处电连接在取代栅极(RG)工艺中划分的板246的子块，板246可围绕接近阶梯结构206(例如，在导电阶梯结构206与绝缘平台区域242之间)的内堆叠狭槽元件238的一或多端短路(例如，在一或多个短路区域248处)。
特定来说，在内堆叠狭槽元件238的形成(例如，通过上文参考图5到9论述的工艺)期间，导电材料310(例如，钨)可部分地渗入牺牲材料306中。在此配置中，甚至在绝缘材料314安置于形成于导电材料310中的狭槽312中之后，导电材料310可围绕绝缘材料314的端延伸，从而在内堆叠狭槽元件238的端处产生板246的导电材料的子块之间的短路区域248(例如，电连接或短路)。虽然已特定于阶梯结构206论述此短路，但阶梯结构中的任一者可包含此特征。
如图1到4中所示的电子装置的电子装置(例如，存储器装置)可用于本发明的电子系统的实施例中。例如，图10是根据本发明的说明性电子系统400的框图。电子系统400可包括例如计算机或计算机硬件组件、服务器或其它网络硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器等。电子系统400包含至少一个电子装置401，例如上文参考图1到4展示及描述的电子装置的实施例中的一者(例如，导电结构100、200及半导体装置102、202)。电子系统400可进一步包含至少一个电子信号处理器装置402(常称为“微处理器”)。电子系统400可(可选地)进一步包含用于由用户将信息输入到电子系统400中的一或多个输入设备404，举例来说，例如鼠标或其它指针设备、键盘、触摸板、按钮或控制面板。电子系统400可进一步包含用于将信息(例如，视觉或音频输出)输出给用户的一或多个输出装置406，举例来说，例如监视器、显示器、打印机、扬声器等。一或多个输入设备404及输出装置406可与电子装置401及电子信号处理器装置402中的至少一者电连通。
本发明的实施例可尤其用于通过在无面积损失及/或不需要特殊自绝缘接触工艺的情况下中断阶梯结构内侧的金属化而形成导电结构(例如，具有多个阶梯区域的细长阶梯结构)，所述导电结构利用实现与下方电路的直接连通的接触件(例如，定位于阶梯区域之间的平台中的贯穿阵列通路(TAV))而实现与一或多个半导体装置(例如，CMOS装置，例如字线驱动器、存储器单元等)的连通。与常规导电结构相比，此类配置可实现穿过导电结构的连接的相对更直接路由，在常规导电结构中，接触件在阶梯导电结构外部以从阶梯导电结构的侧面向上延伸及在侧面上方延伸的配置延伸。此外，接触件延伸穿过导电结构的此配置可降低对通过实现到定位于导电结构下方的导电元件的连接的相对简化及缩短路由而在阶梯导电结构上方形成紧密间距布线的需要。此外，在其中实施取代栅极(RG)工艺的实施例中，通路可经形成直接穿过绝缘或电介质材料，借此消除对用以使通路与周围导电材料绝缘的额外处理步骤的需要。又进一步，由本文中所揭示的取代栅极工艺提供的不连续堆叠开槽使电连接能够形成于阶梯结构的台阶的子块之间，而不需要用以连接符块的额外导电台阶。不连续堆叠开槽可进一步提供供TAV延伸穿过的在取代栅极工艺(所述工艺通常需要移除及再沉积电介质材料)中尚未变动的电介质区域。用于TAV的未在取代栅极工艺中变动的此类电介质区域可较不易受由可能在电介质材料的再沉积期间发生的非均质性及/或缺陷性锉削(filing)引入的问题。又进一步，细长阶梯结构提供阶梯之间的断续性平台区域，所述断续性平台区域可用来自相对较小群组的层叠状字线板穿过阶梯结构高效率地路由存取线，而不必增大阶梯的间距以容纳围绕阶梯结构延伸的外部存取线。最后，包含仅沿一个轴延伸的阶梯(例如，仅沿纵向轴成阶状的阶梯)的细长阶梯结构可相对较不复杂地制造(例如，可包含材料蚀刻的较大变动公差)，同时与包含侧向延伸台阶的纵向相邻层叠(即，沿纵向及侧向轴两者成阶状的阶梯)的常规阶梯结构相比仍在每一台阶上提供足够平台区域。
因此，一种导电结构包含沿导电结构的长度定位的阶梯结构，每一阶梯结构包括至少两个导电台阶。至少两个导电台阶的每一导电台阶通过绝缘材料而与至少两个导电台阶的相邻导电台阶至少部分地分离。导电结构进一步包含包括延伸穿过导电结构的至少一个通路的至少一个平台。所述至少一个平台定位于阶梯结构的第一阶梯结构与阶梯结构的定位为与第一阶梯结构相邻的第二阶梯结构之间。
此外，一种装置可包含存储器单元及定位为与存储器单元相邻的导电结构。导电结构进一步包含：至少一个控制装置，其用于选择存储器单元的部分；及至少一个平台，其包括延伸穿过所述至少一个平台到至少一个控制装置的通路。所述至少一个平台定位于所述阶梯结构的第一阶梯结构与所述阶梯结构的第二阶梯结构之间。
又进一步，一种系统可包含至少一个电子信号处理器、经配置以与至少一个电子信号处理器电连通的半导体装置及导电结构。导电结构包含沿导电结构的长度定位的阶梯结构，其中每一阶梯结构与半导体装置电连通。导电结构进一步包含定位于所述阶梯结构的第一阶梯结构与所述阶梯结构的第二阶梯结构之间的至少一个平台。所述至少一个平台包含交替的第一材料及第二材料，其中第一材料及第二材料包括绝缘材料及延伸穿过交替的第一材料及第二材料的通路。
又进一步，一种形成导电结构的方法可包含：在界定于两个阶梯结构之间的导电结构的平台处形成穿过材料堆叠的开口，其中两个阶梯结构定位于半导体装置的侧上且与所述半导体装置电连通；在堆叠中的开口中形成接触件，及使阶梯结构的至少一个台阶的导电部分与接触件的至少一个接触件电耦合。
下文描述额外非限制性实例实施例。
实施例1：一种导电结构，其包括：阶梯结构，其沿导电结构的长度定位，每一阶梯结构包括至少两个导电台阶，至少两个导电台阶的每一导电台阶通过绝缘材料而与至少两个导电台阶的相邻导电台阶至少部分地分离；至少一个平台，其包括延伸穿过导电结构的至少一个通路，至少一个平台定位于阶梯结构的第一阶梯结构与阶梯结构的第二阶梯结构之间，所述第二阶梯结构定位为与所述第一阶梯结构相邻；及存取线，每一存取线从阶梯结构的至少两个导电台阶的一个导电台阶的导电部分延伸到至少一个通路。
实施例2：根据实施例1所述的导电结构，其中至少一个通路包括多个通路，且其中每一存取线从阶梯结构的至少两个导电台阶的一个导电台阶的导电部分延伸到多个通路的一个通路。
实施例3：根据先前实施例中任一实施例所述的导电结构，其进一步包括至少一对额外阶梯结构及至少一个额外平台，至少一对额外阶梯结构的每一额外阶梯结构与所述至少一对的另一阶梯结构相对，至少一个额外平台在所述额外阶梯结构之间。
实施例4：根据先前实施例中任一实施例所述的导电结构，其中阶梯结构的至少一者无连接到至少一个阶梯结构的导电台阶的存取线。
实施例5：根据先前实施例中任一实施例所述的导电结构，其中至少一个平台包括多个平台，所述多个平台的每一平台定位于一对阶梯结构之间。
实施例6：根据先前实施例中任一实施例所述的导电结构，其中至少一个平台由交替的第一材料及第二材料的堆叠界定，其中第一材料及第二材料各自包括绝缘材料。
实施例7：根据先前实施例中任一实施例所述的导电结构，其中至少一个平台由交替的第一材料及第二材料的堆叠界定，其中第一材料包括导电材料且第二材料包括绝缘材料。
实施例8：根据实施例7的所述导电结构，其进一步包括至少部分地围绕至少一个通路且使至少一个通路与至少一个平台的导电材料绝缘的绝缘衬层。
实施例9：根据先前实施例中任一实施例所述的导电结构，其中至少一个通路可操作地耦合到下伏于阶梯结构的至少一个控制单元及至少一个平台。
实施例10：根据先前实施例中任一实施例所述的导电结构，其中至少一些阶梯结构各自包括字线板结构。
实施例11：根据先前实施例中任一实施例所述的导电结构，其中阶梯结构的一个阶梯结构包括选择栅极漏极(SGD)结构。
实施例12：根据先前实施例中任一实施例所述的导电结构，其进一步包括沿导电结构的长度延伸的堆叠狭槽元件。
实施例13：根据实施例12所述的导电结构，其中堆叠狭槽元件包括：外堆叠狭槽元件，其沿导电结构的大部分长度连续延伸；及内堆叠狭槽元件，其沿导电结构的长度不连续延伸。
实施例14：根据实施例13所述的导电结构，其中内堆叠狭槽元件定位为接近阶梯结构。
实施例15：根据实施例14所述的导电结构，其中至少一个平台无内堆叠狭槽元件。
实施例16：根据实施例13到15所述的导电结构，其中堆叠狭槽元件包括定位于在取代栅极工艺中沉积的导电材料上方的绝缘材料。
实施例17：一种导电结构，其包括：层叠状结构，其沿导电结构的长度定位，每一层叠状结构包括具有导电部分的至少两个层叠，至少两个层叠的每一导电部分通过绝缘材料而与至少两个层叠的相邻导电部分至少部分地分离；及平台，其包括在平台处延伸穿过导电结构的通路，平台定位于层叠状结构的第一层叠状结构与层叠状结构的定位为与所述第一层叠状结构相邻的第二层叠状结构之间。
实施例18：根据实施例17所述的导电结构，其进一步包括将层叠状结构的至少两个层叠的导电部分耦合到通路的相应通路的存取线。
实施例19：根据实施例17或18所述的导电结构，其进一步包括沿导电结构的长度延伸的堆叠狭槽元件，其中堆叠狭槽元件的至少一个堆叠狭槽元件沿导电结构的长度不连续地延伸。
实施例20：根据实施例19所述的导电结构，其中至少一个不连续堆叠狭槽元件至少部分地将所述层叠状结构的层叠状结构的至少一个层叠物理及电分离成第一子层叠部分及第二子层叠部分。
实施例21：根据实施例20所述的导电结构，其中沿至少一个不连续堆叠狭槽元件的端界定的至少一个层叠中的短路电连接第子层叠部分与第二子层叠部分。
实施例22：根据实施例19到21所述的导电结构，其中至少一个不连续堆叠狭槽元件侧向定位于与导电结构的侧向侧分离的层叠状结构的一个层叠状结构内。
实施例23：根据实施例22所述的导电结构，其中堆叠狭槽元件的至少另一堆叠狭槽元件沿导电结构的长度连续地延伸，其中至少一个连续堆叠狭槽元件界定导电结构的侧向侧的至少部分。
实施例24：一种装置，其包括：存储器单元阵列；及导电结构，其定位为与存储器单元阵列相邻，导电结构包括：阶梯结构，其沿导电结构的长度定位，每一阶梯结构与阵列的存储器单元电连通；至少一个控制装置，其用于选择阵列的存储器单元；至少一个平台，其包括延伸穿过至少一个平台到至少一个控制装置的通路，至少一个平台定位于阶梯结构的第一阶梯结构与阶梯结构的第二阶梯结构之间；及存取线，其耦合在阶梯结构的导电部分与通路的第一端之间，其中通路的第二端电耦合到至少一个控制装置。
实施例25：根据实施例24所述的装置，其中阶梯结构包括字线板。
实施例26：根据实施例24或25所述的装置，其中所述字线板的每一字线板包括从字线板的相邻字线板的接触部分侧向偏移的接触部分，且其中存取线的每一存取线与字线板中的相应者连通且将字线板中的相应者耦合到通路的相应通路。
实施例27：一种系统，其包括：至少一个电子信号处理器；半导体装置，其经配置以与至少一个电子信号处理器电连通；及导电结构，其包括：阶梯结构，其沿导电结构的长度定位，每一阶梯结构与半导体装置电连通；至少一个平台，其定位于阶梯结构的第一阶梯结构与阶梯结构的第二阶梯结构之间，所述至少一个平台包括：交替的第一材料及第二材料，其中第一材料及第二材料包括绝缘材料；及通路，其延伸穿过第一材料及第二材料。
实施例28：根据实施例27所述的系统，其进一步包括与导电结构的外侧向边界侧向间隔的至少一个堆叠狭槽元件，所述至少一个堆叠狭槽元件仅沿接近阶梯结构的导电结构的长度延伸。
实施例29：根据实施例28所述的系统，其中所述堆叠狭槽元件包括绝缘材料及导电材料，导电材料界定阶梯结构的一个台阶的导电部分。
实施例30：根据实施例29所述的导电结构，其进一步包括存取线，每一存取线将阶梯结构的一个台阶的导电部分耦合到通路的相应通路。
实施例31：一种形成导电结构的方法，所述方法包括：在界定于两个阶梯结构之间的导电结构的平台处形成穿过材料堆叠的开口，两个阶梯结构定位于半导体装置的侧上且与所述半导体装置电连通；在材料堆叠中的开口中形成接触件；及使阶梯结构的至少一个台阶的导电部分与接触件的至少一个接触件电耦合。
实施例32：根据实施例31所述的方法，其进一步包括运用交替的绝缘材料及导电材料形成材料堆叠。
实施例33：根据实施例32所述的方法，其进一步包括在开口的每一开口中形成衬层以围绕其中的接触件。
实施例34：根据实施例31到33所述的方法，其进一步包括运用包括第一绝缘材料及第二牺牲绝缘材料的交替的绝缘材料形成材料堆叠。
实施例35：根据实施例34所述的方法，其进一步包括：形成穿过材料堆叠的开口；在下伏于第一绝缘材料的第二牺牲材料的体积中移除邻近开口的第二牺牲绝缘材料的部分；及在开口中及在从其移除第二牺牲材料的部分的体积中沉积导电材料以形成阶梯结构的至少一个台阶的导电部分。
实施例36：根据实施例35所述的方法，其进一步包括：
移除开口内的导电材料的部分；及
在开口内沉积另一绝缘材料。
实施例37：根据实施例36所述的方法，其进一步包括围绕另一绝缘材料在阶梯结构的至少一个台阶的导电部分与至少一个台阶的另一相邻导电部分之间形成电连接。
实施例38：根据实施例31到37所述的方法，其进一步包括在掩蔽导电结构的平台的同时对阶梯结构的至少一个阶梯结构执行取代栅极工艺。
尽管本发明可容许每一种修改及替代形式，但图式中已以举例方式展示具体实施例且本文中已详细描述具体实施例。但是，本发明不希望受限于所揭示的特定形式。相反，本发明涵盖落于如由所附权利要求书及其合法等效物所界定的本发明的范围内的全部修改、组合、等效物及替代。

Claims (25)

1.一种导电结构，其包括：
阶梯结构，其沿所述导电结构的长度定位，每一阶梯结构包括至少两个导电台阶，所述至少两个导电台阶中的每一导电台阶通过绝缘材料与所述至少两个导电台阶中的相邻导电台阶至少部分地分离；
至少一个平台，其包括延伸穿过所述导电结构的至少一个通路，所述至少一个平台定位于所述阶梯结构中的第一阶梯结构与所述阶梯结构中的第二阶梯结构之间，所述第二阶梯结构定位为与所述第一阶梯结构相邻；及
存取线，每一存取线从所述阶梯结构的所述至少两个导电台阶中的一个导电台阶的导电部分延伸到所述至少一个通路。
2.根据权利要求1所述的导电结构，其中所述至少一个通路包括多个通路，且其中每一存取线从所述阶梯结构的至少两个导电台阶中的一个导电台阶的导电部分延伸到所述多个通路中的一个通路。
3.根据权利要求1所述的导电结构，其进一步包括至少一对额外阶梯结构及至少一个额外平台，所述至少一对额外阶梯结构中的每一额外阶梯结构与所述至少一对的另一阶梯结构相对，所述至少一个额外平台在所述额外阶梯结构之间。
4.根据权利要求1所述的导电结构，其中所述阶梯结构中的至少一者无连接到所述至少一个阶梯结构的导电台阶的存取线。
5.根据权利要求1所述的导电结构，其中所述至少一个平台包括多个平台，所述多个平台中的每一平台定位于一对所述阶梯结构之间。
6.根据权利要求1所述的导电结构，其中所述至少一个平台由交替的第一材料及第二材料的堆叠界定，其中所述第一材料及所述第二材料各自包括绝缘材料。
7.根据权利要求1所述的导电结构，其中所述至少一个平台由交替的第一材料及第二材料的堆叠界定，其中所述第一材料包括导电材料且所述第二材料包括绝缘材料。
8.根据权利要求7所述的导电结构，其进一步包括至少部分地围绕所述至少一个通路且使所述至少一个通路与所述至少一个平台的所述导电材料绝缘的绝缘衬层。
9.根据权利要求1所述的导电结构，其中所述至少一个通路可操作地耦合到下伏于所述阶梯结构的至少一个控制单元及所述至少一个平台。
10.根据权利要求1所述的导电结构，其中至少一些所述阶梯结构各自包括字线板结构。
11.根据权利要求1所述的导电结构，其中所述阶梯结构中的一个阶梯结构包括选择栅极漏极SGD结构。
12.根据权利要求1到11中任一权利要求所述的导电结构，其进一步包括沿所述导电结构的长度延伸的堆叠狭槽元件。
13.根据权利要求12所述的导电结构，其中所述堆叠狭槽元件包括：
外堆叠狭槽元件，其沿所述导电结构的所述长度的大部分连续地延伸；及
内堆叠狭槽元件，其沿所述导电结构的所述长度不连续地延伸。
14.根据权利要求13所述的导电结构，其中所述内堆叠狭槽元件定位为接近所述阶梯结构。
15.根据权利要求14所述的导电结构，其中所述至少一个平台无所述内堆叠狭槽元件。
16.根据权利要求13所述的导电结构，其中所述堆叠狭槽元件包括定位于在取代栅极工艺中沉积的导电材料上方的绝缘材料。
17.一种装置，其包括：
存储器单元阵列；及
根据权利要求1到16中任一权利要求所述的导电结构，其定位为与所述存储器单元阵列相邻且与所述存储器单元阵列电连通以用于选择所述阵列的存储器单元。
18.一种形成导电结构的方法，所述方法包括：
在界定于两个阶梯结构之间的所述导电结构的平台处形成穿过材料堆叠的开口，所述两个阶梯结构定位于半导体装置的一侧上且与所述半导体装置电连通；
在所述材料的所述堆叠中的所述开口中形成接触件；及
使所述阶梯结构的至少一个台阶的导电部分与所述接触件中的至少一个接触件电耦合。
19.根据权利要求18所述的方法，其进一步包括运用交替的绝缘材料及导电材料形成所述材料堆叠。
20.根据权利要求19所述的方法，其进一步包括在所述开口的每一开口中形成衬层以围绕其中的接触件。
21.根据权利要求18所述的方法，其进一步包括运用包括第一绝缘材料及第二牺牲绝缘材料的交替的绝缘材料形成所述材料堆叠。
22.根据权利要求21所述的方法，其进一步包括：
形成穿过所述材料堆叠的开口；
在下伏于所述第一绝缘材料的所述第二牺牲材料的体积中移除邻近所述开口的所述第二牺牲绝缘材料的部分；及
在所述开口中及在从其移除所述第二牺牲材料的所述部分的所述体积中沉积导电材料以形成所述阶梯结构的至少一个台阶的所述导电部分。
23.根据权利要求22所述的方法，其进一步包括：
移除所述开口内的所述导电材料的部分；及
在所述开口内沉积另一绝缘材料。
24.根据权利要求23所述的方法，其进一步包括围绕所述另一绝缘材料在所述阶梯结构的至少一个台阶的所述导电部分与所述至少一个台阶的另一相邻导电部分之间形成电连接。
25.根据权利要求18到24中任一权利要求所述的方法，其进一步包括在掩蔽所述导电结构的所述平台的同时对所述阶梯结构中的至少一个阶梯结构执行取代栅极工艺。
CN201780014885.2A 2016-03-11 2017-03-02 导电结构、包括导电结构的系统及装置以及相关方法 Active CN108701649B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/068,329 US9941209B2 (en) 2016-03-11 2016-03-11 Conductive structures, systems and devices including conductive structures and related methods
US15/068,329 2016-03-11
PCT/US2017/020456 WO2017155784A1 (en) 2016-03-11 2017-03-02 Conductive structures, systems and devices including conductive structures and related methods

Publications (2)

Publication Number Publication Date
CN108701649A true CN108701649A (zh) 2018-10-23
CN108701649B CN108701649B (zh) 2023-03-31

Family

ID=59786990

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780014885.2A Active CN108701649B (zh) 2016-03-11 2017-03-02 导电结构、包括导电结构的系统及装置以及相关方法

Country Status (8)

Country Link
US (5) US9941209B2 (zh)
EP (1) EP3427295A4 (zh)
JP (3) JP6745894B2 (zh)
KR (3) KR102411019B1 (zh)
CN (1) CN108701649B (zh)
SG (2) SG10202006325SA (zh)
TW (3) TWI772183B (zh)
WO (1) WO2017155784A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109887916A (zh) * 2018-12-27 2019-06-14 华中科技大学 非易失性三维半导体存储器的双向栅电极及其制备方法
CN111448648A (zh) * 2020-03-13 2020-07-24 长江存储科技有限责任公司 用于三维存储器的接触结构
CN111696992A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN111725230A (zh) * 2019-03-18 2020-09-29 东芝存储器株式会社 半导体存储装置及半导体存储装置的制造方法
CN112750837A (zh) * 2019-10-29 2021-05-04 美光科技公司 包含阶梯结构的微电子装置以及相关存储器装置和电子系统

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
JP2018037513A (ja) * 2016-08-31 2018-03-08 東芝メモリ株式会社 半導体装置
US10290803B2 (en) * 2016-12-02 2019-05-14 Sandisk Technologies Llc Three-dimensional devices with wedge-shaped contact region and method of making thereof
KR102401178B1 (ko) 2017-11-03 2022-05-24 삼성전자주식회사 3차원 반도체 소자
US10593399B2 (en) * 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
US10229874B1 (en) 2018-03-22 2019-03-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and a transistor and methods of forming such arrays
US11114379B2 (en) 2018-06-01 2021-09-07 Micron Technology, Inc. Integrated circuitry, memory integrated circuitry, and methods used in forming integrated circuitry
CN108711572B (zh) * 2018-06-29 2023-12-08 长江存储科技有限责任公司 三维存储器及其制造方法
US10825828B2 (en) 2018-10-11 2020-11-03 Micron Technology, Inc. Semiconductor devices and systems with channel openings or pillars extending through a tier stack, and methods of formation
US11329062B2 (en) 2018-10-17 2022-05-10 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
CN109545791A (zh) * 2018-11-30 2019-03-29 长江存储科技有限责任公司 三维存储器及其制造方法
CN109671714B (zh) * 2018-11-30 2020-07-07 长江存储科技有限责任公司 三维存储器及其制造方法
US11037944B2 (en) 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US10734401B1 (en) 2019-07-16 2020-08-04 SK Hynix Inc. Semiconductor memory device
US11621272B2 (en) 2019-07-16 2023-04-04 SK Hynix Inc. Semiconductor memory device
KR102668097B1 (ko) * 2019-07-24 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US10847526B1 (en) * 2019-07-26 2020-11-24 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US10985179B2 (en) * 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US11289500B2 (en) 2019-08-06 2022-03-29 Samsung Electronics Co., Ltd. Memory device
KR20210018608A (ko) 2019-08-06 2021-02-18 삼성전자주식회사 메모리 장치
US10580795B1 (en) 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
KR20210036144A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11282827B2 (en) 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
KR20210045538A (ko) 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치
US11309328B2 (en) 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11177278B2 (en) 2019-11-06 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11121144B2 (en) 2019-11-13 2021-09-14 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11239248B2 (en) 2019-11-18 2022-02-01 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic devices and methods
US10978478B1 (en) * 2019-12-17 2021-04-13 Micron Technology, Inc. Block-on-block memory array architecture using bi-directional staircases
KR20210083545A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
CN111244097B (zh) * 2020-01-13 2022-08-23 长江存储科技有限责任公司 三维存储器及三维存储器的制作方法
US11302634B2 (en) 2020-02-13 2022-04-12 Micron Technology, Inc. Microelectronic devices with symmetrically distributed staircase stadiums and related systems and methods
US11476266B2 (en) 2020-02-24 2022-10-18 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods
US11424262B2 (en) 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
CN114586153A (zh) 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN113270414A (zh) * 2020-03-23 2021-08-17 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111758162B (zh) * 2020-05-15 2021-03-12 长江存储科技有限责任公司 三维nand存储器件及其形成方法
CN111819691B (zh) 2020-05-25 2021-04-16 长江存储科技有限责任公司 存储器件及其形成方法
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11417673B2 (en) 2020-06-22 2022-08-16 Micron Technology, Inc. Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
US11889683B2 (en) 2020-07-01 2024-01-30 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11706918B2 (en) 2020-07-01 2023-07-18 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11830815B2 (en) 2020-08-28 2023-11-28 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic systems and methods
JP2022050227A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
US11637178B2 (en) 2020-10-23 2023-04-25 Micron Technology, Inc. Microelectronic devices including isolation structures neighboring staircase structures, and related memory devices, electronic systems, and methods
US11700727B2 (en) 2020-12-03 2023-07-11 Micron Technology, Inc. Microelectronic device structures including tiered stacks comprising staggered block structures separated by slot structures, and related electronic systems and methods
US11770934B2 (en) * 2021-01-15 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
US20220231050A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11785775B2 (en) * 2021-01-20 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20220406712A1 (en) * 2021-06-16 2022-12-22 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods
US11901287B2 (en) * 2021-09-02 2024-02-13 Micron Technology, Inc. Microelectronic devices with multiple step contacts extending to stepped tiers, and related systems and methods
KR20230047972A (ko) 2023-03-21 2023-04-10 최문수 개인별 맞춤형 그립 형상이 형성된 운동기구용 손잡이

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100224962A1 (en) * 2009-03-03 2010-09-09 Samsung Electronics Co., Ltd. Integrated circuit resistive devices including multiple interconnected resistance layers
US20140061747A1 (en) * 2012-08-30 2014-03-06 Toru Tanzawa Memory array having connections going through control gates
JP2014053605A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
US20150001613A1 (en) * 2013-07-01 2015-01-01 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065754B2 (ja) 1983-03-31 1994-01-19 富士通株式会社 半導体装置
KR0165398B1 (ko) 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
NO20001360D0 (no) 2000-03-15 2000-03-15 Thin Film Electronics Asa Vertikale elektriske forbindelser i stabel
TW479294B (en) 2000-07-20 2002-03-11 Vanguard Int Semiconduct Corp Manufacturing method of shallow trench isolation structure
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
DE10228768A1 (de) 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
US20060180851A1 (en) 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
KR100657910B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법
US7091118B1 (en) 2004-11-16 2006-08-15 Advanced Micro Devices, Inc. Replacement metal gate transistor with metal-rich silicon layer and method for making the same
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100850508B1 (ko) 2006-08-04 2008-08-05 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
US7875985B2 (en) 2006-12-22 2011-01-25 Qimonda Ag Memory device
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
JP2009200443A (ja) 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8395206B2 (en) * 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
US8178396B2 (en) 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
JP2011035237A (ja) 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2011060958A (ja) 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
KR101624975B1 (ko) 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
JP5457815B2 (ja) * 2009-12-17 2014-04-02 株式会社東芝 不揮発性半導体記憶装置
US20130009274A1 (en) 2009-12-31 2013-01-10 Industry-University Cooperation Foundation Hanyang University Memory having three-dimensional structure and manufacturing method thereof
KR20110111809A (ko) 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
JP5269022B2 (ja) 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
US20120168858A1 (en) 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
US8945996B2 (en) 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP2013062419A (ja) * 2011-09-14 2013-04-04 Toshiba Corp 半導体メモリ及びその製造方法
JP2013102008A (ja) * 2011-11-08 2013-05-23 Toshiba Corp 不揮発性半導体記憶装置
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP5808708B2 (ja) * 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8923048B2 (en) * 2012-04-13 2014-12-30 Sandisk Technologies Inc. 3D non-volatile storage with transistor decoding structure
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101985936B1 (ko) * 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
JP6173684B2 (ja) * 2012-12-25 2017-08-02 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
KR102183713B1 (ko) 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9502429B2 (en) * 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US20160268290A1 (en) * 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
JP6252524B2 (ja) * 2015-03-12 2017-12-27 トヨタ自動車株式会社 固体電池用正極活物質の製造方法
US9455271B1 (en) * 2015-08-13 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing semiconductor memory device and method of layouting auxiliary pattern
US9780104B2 (en) * 2015-09-10 2017-10-03 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9673213B1 (en) * 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9589978B1 (en) 2016-02-25 2017-03-07 Micron Technology, Inc. Memory devices with stairs in a staircase coupled to tiers of memory cells and to pass transistors directly under the staircase
US10153176B2 (en) * 2016-03-09 2018-12-11 Toshiba Memory Corporation Manufacturing method of semiconductor device and template for nanoimprint
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100224962A1 (en) * 2009-03-03 2010-09-09 Samsung Electronics Co., Ltd. Integrated circuit resistive devices including multiple interconnected resistance layers
US20140061747A1 (en) * 2012-08-30 2014-03-06 Toru Tanzawa Memory array having connections going through control gates
JP2014053605A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
US20150001613A1 (en) * 2013-07-01 2015-01-01 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109887916A (zh) * 2018-12-27 2019-06-14 华中科技大学 非易失性三维半导体存储器的双向栅电极及其制备方法
CN109887916B (zh) * 2018-12-27 2020-12-08 华中科技大学 非易失性三维半导体存储器的双向栅电极及其制备方法
CN111725230A (zh) * 2019-03-18 2020-09-29 东芝存储器株式会社 半导体存储装置及半导体存储装置的制造方法
CN111725230B (zh) * 2019-03-18 2023-07-28 铠侠股份有限公司 半导体存储装置及半导体存储装置的制造方法
CN112750837A (zh) * 2019-10-29 2021-05-04 美光科技公司 包含阶梯结构的微电子装置以及相关存储器装置和电子系统
CN112750837B (zh) * 2019-10-29 2024-04-23 美光科技公司 包含阶梯结构的微电子装置以及相关存储器装置和电子系统
CN111448648A (zh) * 2020-03-13 2020-07-24 长江存储科技有限责任公司 用于三维存储器的接触结构
CN111448648B (zh) * 2020-03-13 2021-06-08 长江存储科技有限责任公司 用于三维存储器的接触结构
WO2021179273A1 (en) * 2020-03-13 2021-09-16 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory
US11862565B2 (en) 2020-03-13 2024-01-02 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory
CN111696992A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN111696992B (zh) * 2020-03-23 2021-06-01 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件

Also Published As

Publication number Publication date
EP3427295A4 (en) 2019-11-06
KR102601541B1 (ko) 2023-11-13
US20220384341A1 (en) 2022-12-01
KR102239258B1 (ko) 2021-04-13
SG11201807741SA (en) 2018-10-30
KR20220086709A (ko) 2022-06-23
JP7168616B2 (ja) 2022-11-09
JP2020188281A (ja) 2020-11-19
TW201737443A (zh) 2017-10-16
US9941209B2 (en) 2018-04-10
KR20210040179A (ko) 2021-04-12
KR102411019B1 (ko) 2022-06-22
US20210151375A1 (en) 2021-05-20
SG10202006325SA (en) 2020-07-29
TWI741261B (zh) 2021-10-01
JP2019507961A (ja) 2019-03-22
US20190259703A1 (en) 2019-08-22
TWI678779B (zh) 2019-12-01
TW201943041A (zh) 2019-11-01
US20170263556A1 (en) 2017-09-14
EP3427295A1 (en) 2019-01-16
US20180204799A1 (en) 2018-07-19
US10879175B2 (en) 2020-12-29
JP6745894B2 (ja) 2020-08-26
WO2017155784A1 (en) 2017-09-14
TWI772183B (zh) 2022-07-21
CN108701649B (zh) 2023-03-31
TW202201680A (zh) 2022-01-01
KR20180114215A (ko) 2018-10-17
US10290581B2 (en) 2019-05-14
JP2023002762A (ja) 2023-01-10
US11430734B2 (en) 2022-08-30

Similar Documents

Publication Publication Date Title
CN108701649A (zh) 导电结构、包括导电结构的系统及装置以及相关方法
US10763426B2 (en) Method for forming a flat bottom electrode via (BEVA) top surface for memory
US9911692B2 (en) Conductive structures, systems and devices including conductive structures and related methods
US20230017241A1 (en) Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods
US11469249B2 (en) Method of fabricating electronic devices comprising removing sacrificial structures to form a cavity
US20230045353A1 (en) Microelectronic devices including active contacts and support contacts, and related electronic systems and methods
US20220359391A1 (en) Electronic devices including stair step structures, and related memory devices, systems, and methods
CN113972275A (zh) 包括具有至少部分凹入沟道区域内的栅极电极的垂直晶体管的设备以及相关方法和系统
US20140339492A1 (en) Non-volatile memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant