KR102239258B1 - 전도성 구조체들, 전도성 구조체들을 포함하는 시스템들 및 디바이스들 및 관련 방법들 - Google Patents

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Abstract

전도성 구조체들은 전도성 구조체의 길이를 따라 위치되는 계단형 구조체들 및 전도성 구조체를 통해 연장되는 적어도 하나의 바이어를 포함하는 적어도 하나의 단참을 포함한다. 적어도 하나의 단참은 계단형 구조체들의 제1 계단형 구조체와 구조체들의 제2 계단형 구조체 사이에 위치된다. 디바이스들은 상기한 전도성 구조체들을 포함할 수 있다. 시스템들은 적어도 하나의 단참에 형성된 적어도 하나의 바이어를 갖는 적어도 하나의 단참에 의해 분리되는 계단형 구조체들 및 반도체 디바이스를 포함할 수 있다. 전도성 구조체들을 형성하는 방법은 계단형 구조체들 사이에 위치되는 단참을 통해 적어도 하나의 바이어를 형성하는 단계를 포함한다.

Description

전도성 구조체들, 전도성 구조체들을 포함하는 시스템들 및 디바이스들 및 관련 방법들
우선권 주장
본 출원은 "전도성 구조체들, 전도성 구조체들을 포함하는 시스템들 및 디바이스들 및 관련 방법들(CONDUCTIVE STRUCTURES, SYSTEMS AND DEVICES INCLUDING CONDUCTIVE STRUCTURES AND RELATED METHODS)"에 대해 2016년 3월 11일에 출원된 미국 특허 출원 일련 번호 15/068,329의 출원일의 혜택을 주장한다.
기술분야
본 개시 내용의 실시예들은 전도성 구조체의 적어도 일부를 통해 연장되는 접촉부들을 갖는 전도성 구조체들(예를 들어, 가늘고 긴 계단형 전도성 구조), 그러한 전도성 구조체들을 포함하는 디바이스들, 그러한 디바이스들을 포함하는 시스템들, 그리고 가늘고 긴 계단형 전도성 구조를 위한 전기 연결부들을 형성하는 방법들에 관한 것이다.
메모리 디바이스들은 관례적으로 반도체 기반 집적 회로들의 형태로 컴퓨터들 및 다른 전자 장치에 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동기식 동적 랜덤 액세스 메모리(SRDAM), 동적 랜덤 액세스 메모리(DRAM), 및 휘발성 메모리를 포함하여 많은 상이한 유형의 메모리 디바이스들이 있다. 전자 시스템들의 성능 및 복잡도가 증가함에 따라, 메모리 시스템들 내 추가 메모리에 대한 요구가 또한 증가하였다. 반도체 산업의 추세는 단일 반도체 칩 상에 고밀도 회로들로서 제조될 수 있는 더 작은 메모리 디바이스들로 가고 있다. 트랜지스터 디바이스들 및 회로들의 소형화는 그 결과로 생긴 디바이스들이 웨이퍼의 더 작은 표면적을 차지하도록 디바이스들의 적어도 몇몇 피처의 크기를 감소시킴으로써 달성될 수 있다.
그러한 고밀도 메모리 어레이들을 제조하는 비용을 감소시키기 위해서는, 부품들의 수가 최소로 유지되어야 한다. 이는 별개의 메모리 칩들을 쌓는 것이 아니고 단일 칩 상에 더 고밀도의 메모리를 달성할 수 있음을 의미한다. 그러나, 메모리 디바이스들은 크기가 감소하면서 메모리 어레이에서의 메모리 셀들의 수를 증가시키기 때문에, 각 메모리 디바이스를 작동시키는 데 필요한 내부 연결부들의 수도 또한 증가된다.
예를 들어, 비-휘발성 메모리(예를 들어, NAND 플래시 메모리)에서, 메모리 밀도를 증가시키기 위한 하나의 방법은 수직 메모리 어레이(이는 3-차원(3-D) 어레이라고도 불리움)를 사용하는 것에 의한다. 그러한 수직 메모리 어레이들은 예를 들어, 2011년 5월 3일에 발행된, Kito 외의 미국 특허 출원 공보 번호 2007/0252201, 현재 미국 특허 7,936,004에 개시되어 있다. 종래 수직 메모리 어레이들은 어레이에서의 메모리 셀들이 제어 유닛들에 의한 기능들을 기록 또는 판독하기 위해 고유하게 선택될 수 있도록 전열판들과 액세스 라인들(예를 들어, 워드 라인들) 간 전기 연결부를 필요로 했다. 수직 메모리 어레이의 하나의 유형은 층상화된 전열판들(또한 워드 라인 판들 또는 제어 게이트 판들이라고도 불리움)에서의 홀들을 통해 연장되는 반도체 필라들을 포함하며, 필라들 및 전열판들의 각 접합부에 유전체들이 있다. 그리하여, 다수의 트랜지스터가 각 필라를 따라 형성될 수 있다. 이러한 구조는 더 많은 수의 트랜지스터가 다이 상에 위쪽으로(수직적으로) 어레이를 구축함으로써 다이 면적 유닛에 위치될 수 있게 한다. 그러나, 그러한 디바이스에서 각 메모리 셀은 각 개별적인 메모리 셀 또는 복수의 메모리 셀을 판독, 기록, 및 소거하기 위해 다수의 전도성 연결부(예를 들어, 워드 라인, 비트 라인, 셀렉트 게이트 등)를 포함해야 한다. 고밀도의 메모리 셀들을 갖는 그러한 메모리 어레이에서, 연결부들을 효과적이고 효율적인 방식으로 각 메모리 셀에 제공하는 것은 어려울 수 있다.
메모리 셀에서의 단들의 수, 그리고 그에 따라 전열판들의 수가 증가함에 따라 전열판들을 연결하는 데 필요한 전도성 연결부들의 수도 증가된다. 전도성 연결부들은 적층된 메모리 어레이의 크기(예를 들어, 피치)가 추가 전도성 연결부들 및 제어 유닛들을 수용하기 위해 증가될 필요가 있는, 모든 패스 전도성 연결부를 수용하기 위한 공간의 블록 치수(예를 들어, 폭)가 충분하지 않을 때까지 증가할 수 있다. 예를 들어, 3-D NAND 어레이에서, 블록 피치는 전도성 연결부들을 통해 워드 라인 신호들을 라우팅할 필요에 의해 결정된다. 어레이에서의 메모리 셀들의 수를 증가시키는 것은 블록 피치가 또한 추가 판들 및 관련 연결부들을 수용하기 위해 증가될 것을 필요로 한다. 그러한 판들의 수의 증가는 또한 펌프가 더 움직일 것을 필요로 하는 총 워드 라인(WL) 커패시턴스를 증가시킴으로써, 더 높은 전력을 사용하고 성능을 감소시킨다. 나아가, 드레인 셀렉터들의 수의 증가는 또한 비례해서 증가하며, 이러한 증가는 블록당 더 적은 양의 페이지를 필요로 하는 디바이스들(예를 들어, 더 미세한 소거 입자가 요구되는 디바이스들)에 문제가 될 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 전도성 구조체 및 반도체 디바이스를 포함하는 전자 디바이스의 일 실시예의 개략적인 블록도이다;
도 2는 본 개시 내용의 일 실시예에 따른 전도성 구조체 및 반도체 디바이스를 포함하는 전자 디바이스의 일부의 간략화된 측단면도이다;
도 3은 본 개시 내용의 일 실시예에 따른 전도성 구조체 및 반도체 디바이스를 포함하는 전자 디바이스의 일부의 등축도이다;
도 4는 도 3의 전자 디바이스의 전도성 구조체의 일부의 상면도이다;
도 5 내지 도 9는 작업물의 일부의 간략화된 측단면도들이고 도 1 내지 도 4에 도시된 전도성 구조체와 유사한 전도성 구조체의 일부를 형성하기 위해 사용될 수 있는 본 개시 내용의 방법의 일 실시예를 예시한다; 그리고
도 10은 도 1 내지 도 4에 도시된 전자 디바이스들과 같은 전자 디바이스(예를 들어, 메모리 디바이스)를 포함하는 전자 시스템의 일 실시예를 예시하는 개략적인 블록도이다.
본 출원에서 사용될 때, 임의의 상관 용어, 이를테면 "제1", 제2", "~ 위(over)", "~ 아래(under)", "~ 상에(on)", "~의 기저를 이루는(underlying)", "~ 위에 가로놓이는(overlying)" 등은 본 개시 내용 및 도면들을 이해하는 데 명확하고 편리하게 하기 위해 사용되는 것이고 임의의 특정 선호도, 배향, 또는 순서를 내포하거나 의존하지 않는다.
본 출원에서 사용될 때, 용어들 "원위" 및 "근위"는 전도성 구조체들이 형성되는 기판에 관한 전도성 구조체들의 요소들의 위치들을 설명한다. 예를 들어, 용어 "원위"는 기판으로부터 상대적으로 더 먼 위치를 나타내고, 용어 "근위"는 기판에 상대적으로 더 가까운 위치를 나타낸다.
본 출원에서 사용될 때, 용어 "측방향" 및 "길이방향"은 전도성 구조체들이 형성되는 기판에 관한 전도성 구조체들의 요소들의 방향들을 설명한다. 특히, 용어들 ""측방향" 및 "길이방향"은 전도성 구조체들의 근위 끝에서 원위 끝까지의 축에 대해 가로질러(예를 들어, 수직하게) 연장되는 평면을 따르는(예를 들어, 전도성 구조체의 가장 원위 부분 상에 실질적으로 놓이는 평면을 따르는) 축들을 설명한다. 예를 들어, 용어 "측방향"은 전도성 구조체의 단축을 따라 구조체들의 근위 끝에서 원위 끝까지의 축에 대해 가로지르는(예를 들어, 수직한) 방향을 나타낸다. 용어 "길이방향"은 전도성 구조체의 장축을 따라 구조체들의 근위 끝에서 원위 끝까지의 축에 대해 평행하게 연장되는 방향을 나타낸다.
다음 설명은 본 개시 내용의 실시예들에 대한 상세한 설명을 제공하기 위해 구체적인 세부사항들, 이를테면 재료 유형들 및 공정 조건들을 제공한다. 그러나, 해당 기술분야의 통상의 기술자는 본 개시 내용의 실시예들이 이러한 구체적인 세부항들 없이도 실시될 수 있다는 것을 이해할 것이다. 실제로, 본 개시 내용의 실시예들은 산업에 채용되는 종래 반도체 제조 기술들과 함께 실시될 수 있다. 또한, 아래에 제공될 설명은 디바이스 또는 시스템을 재조하기 위한 완전한 프로세스 흐름을 형성하지 않을 수 있다. 아래에 설명될 구조들은 완전한 디바이스 또는 시스템을 형성하지 않는다. 단지 본 개시 내용의 실시예들을 이해하는 데 필요한 그러한 프로세스 동작들 및 구조들이 아래에서 상세하게 설명된다. 완전한 전도성 구조체들 및 반도체 디바이스들을 형성하기 위한 추가 동작들이 종래 제조 기술들에 의해 수행될 수 있다. 나아가, 아래에 설명될 동작들은 다수의 동작으로 수행될 수 있거나 다수의 동작이 실질적으로 동시에 수행될 수 있다.
이하의 상세한 설명에서, 첨부 도면들이 참조되며, 이것들은 본 개시 내용의 부분을 형성하고 그것이 실시될 수 있는 구체적인 실시예들이 예로서 도시된다. 이러한 실시예들은 해당 기술분야의 통상의 기술자가 본 개시 내용을 실시할 수 있게 하기에 충분히 상세하게 설명된다. 그러나, 다른 실시예들이 이용될 수 있고, 구조적, 논리적, 그리고 전기적 변경들이 본 개시 내용의 범위에서 벗어나지 않고 이루어질 수 있다. 본 출원에 제시된 도해들은 임의의 특정 시스템, 디바이스, 구조, 또는 메모리 셀의 실제 뷰들이라는 의미는 아니나, 단지 본 개시 내용의 실시예들을 설명하기 위해 채용되는 이상화된 표현들이다. 본 출원에 제시된 도면들은 반드시 일정한 비율로 그려진 것은 아니다. 추가적으로, 도면들 간 공통되는 요소들은 동일한 수명칭을 유지할 수 있다.
본 출원에서 사용될 때, 용어 소정의 파라미터에 관한 "실질적으로"는 해당 기술분야의 통상의 기술자가 소정의 파라미터, 속성, 또는 조건이 약한 정도의 변화와, 이를테면 수락할만한 제조 공차 내에서 충족된다는 것을 이해할 수 있는 정도를 의미하고 포함한다. 예를 들어, 실질적으로 충족되는 파라미터는 적어도 약 90% 충족, 적어도 약 95% 충족, 또는 심지어 적어도 약 99% 충족될 수 있다.
도 1은 하나 이상의 전도성 구조체(100) 및 하나 이상의 반도체 디바이스(102)(예를 들어, 복수의 메모리 셀, CMOS 디바이스 등)를 포함하는 전자 디바이스 이를테면, 예를 들어, 비-휘발성 메모리 디바이스(예를 들어, 수직 메모리 디바이스 이를테면 3-차원 NAND 메모리 디바이스)의 개략적인 블록도이다. 예를 들어, 전자 디바이스는 하나 이상의 반도체 디바이스(102)에 직접 또는 간접적으로 연결되고 그것들과 통신하는(예를 들어, 전기 통신하는, 직접 또는 간접 접촉하는) 하나 이상의 전도성 구조체(100)를 포함할 수 있다. 본 출원에 설명된 전도성 구조체들은 NAND 디바이스용을 특정하여 언급할 수 있지만, 본 개시 내용은 그렇게 제한되지 않고 다른 반도체 및 메모리 디바이스들에 적용될 수 있다는 것이 주의된다.
몇몇 실시예에서, 전자 디바이스는 아래에서 더 상세하게 논의될 바와 같이 전도성 구조체들(100) 및 반도체 디바이스들(102) 중 하나 이상을 제어하기 위한 회로를 포함하는 반도체 디바이스(예를 들어, 제어 디바이스(101))를 포함할 수 있다.
도 1에 도시된 전자 디바이스는 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 구성요소, 서버 또는 다른 네트워킹 하드웨어 구성요소, 휴대 전화, 디지털 카메라, 개인용 정보 단말기(PDA), 휴대용 미디어(예를 들어, 음악) 플레이어 등을 포함할 수 있다. 전자 디바이스는 또한 적어도 하나의 전기 신호 프로세서 디바이스(종종 "마이크로프로세서"라고도 불리움)를 포함할 수 있다. 전자 디바이스는 임의로, 사용자에 의해 전자 디바이스로 정보를 입력하기 위한 하나 이상의 입력 디바이스, 이를테면, 예를 들어, 마우스 또는 다른 포인팅 디바이스, 키보드, 터치패드, 터치스크린, 버튼, 또는 제어 패널 및 정보를 사용자에게 출력(예를 들어, 시각적 또는 청각적 출력)하기 위한 하나 이상의 출력 디바이스 이를테면, 예를 들어, 모니터, 디스플레이, 프린터, 스피커 등을 더 포함할 수 있다.
도 2는 반도체 디바이스(102)의 하나 이상의 부분과 통신(예를 들어, 그것들을 제어)하기 위해 기판(104) 상에 전도재 및 절연재들의 하나 이상의 스택(예를 들어, 티어)을 포함할 수 있는 전도성 구조체(100) 및 반도체 디바이스(102)를 포함하는 전자 디바이스의 간략화된 단면도이다. 몇몇 실시예에서, 기판(104)은 전도성 구조체(100) 및/또는 반도체 디바이스(102)로 그리고/또는 그것들로부터 신호들을 라우팅하기 위한 하나 이상의 전도재 및 절연재를 포함할 수 있다. 예를 들어, 기판(104)은 전도성 구조체들(100) 및 반도체 디바이스들(102) 중 하나 이상을 제어하는 반도체 또는 제어 디바이스(101)(도 1)의 적어도 일부를 형성할 수 있다. 기판(104)은 전도성 구조체들(100) 및 반도체 디바이스들(102) 중 하나 이상을 지지하고/거나 절연시킬 수 있는 다수의 부분을 포함할 수 있으며 이때 어레이 아래에 전자 디바이스에 대한 회로(예를 들어, 아래에서 논의될 제어 유닛들) 및/또는 상호 접속부들이 제공된다.
몇몇 실시예에서, 전도성 구조체(100) 및 반도체 디바이스(102)는 일체형 구조(예를 들어, 함께 동시에 형성되는)를 포함할 수 있다. 추가 실시예들에서, 전도성 구조체(100) 및 반도체 디바이스(102)는 함께 전기적으로 연결되는(예를 들어, 별개로 형성되는) 별개의 구조들일 수 있다.
본 출원에 논의되는 바와 같은 전도재들은 몇몇 실시예에서, 이를테면, 예를 들어, 금속 재료(예를 들어, W, Ni, 탄탈륨 나이트라이드(TaN), Pt, 텅스텐 나이트라이드(WN), Au, 타이타늄 나이트라이드(TiN), 또는 타이타늄 알루미늄 나이트라이드(TiAlN)), 폴리실리콘, 다른 전도재들, 또는 이들의 조합들로 형성될 수 있다.
몇몇 실시예에서, 기판(104)은 예를 들어, 실리콘(예를 들어, 폴리실리콘), 게르마늄, 갈륨 비소, 인듐 포스파이드, 및 다른 III-V 또는 II-VI 형 반도체 재료들을 포함하는 반도체 형 재료를 포함하는 임의의 구조체를 포함할 수 있다. 기판들(104)은 예를 들어, 종래 기판들 뿐만 아니라 다른 벌크 반도체 기판들 이를테면, 제한이 아닌 예로서, 실리콘-온-인슐레이터(SOI) 형 기판들, 실리콘-온-사파이어(SOS) 형 기판들, 및 다른 재료에 의해 지지되는 실리콘의 에피택셜 층들도 포함할 수 있다. 뿐만 아니라, 이하의 설명에서 "기판"이 언급될 때, 기판의 표면에 또는 그 위에 회로 또는 디바이스의 요소들 또는 구성요소들을 적어도 부분적으로 형성하기 위한 이전 프로세스 단계들이 이용되었을 수 있다. 몇몇 실시예에서, 예를 들어, 전자 디바이스 또는 반도체 디바이스(102)(도 1)의 다른 부분들을 포함하여 전도성 구조체(100)가 위에(예를 들어, 상에) 형성될 수 있는 임의의 구조를 포함할 수 있다.
제한이 아닌 예로서, 본 출원에서 논의되는 절연재들(예를 들어, 전기 절연재, 이를테면 유전체)은 임의의 적합한 적어두도 부분적으로 전기 절연재 이를테면 옥사이드 재료(예를 들어, SiO2, Al2O3 등), 나이트라이드 재료(예를 들어, Si3N4, AlN 등), 또는 옥사이드 및 나이트라이드 재료들의 조합 이를테면, 예를 들어, 옥시나이트라이드 재료, 재산화된 옥시나이트라이드 재료, 또는 소위 "옥사이드-나이트라이드-옥사이드"(ONO) 구조를 포함할 수 있다. 몇몇 실시예에서, 절연재들은 각각 유사한 재료들, 비유사한 재료들, 또는 이들의 조합을 포함할 수 있다.
전도성 구조체(100)의 하나 이상의 부분은 각 스텝이 적어도 하나의 전도재(103)(예를 들어, 폴리실리콘, 다른 전도재들, 이를테면 금속, 또는 이들의 조합들)를 포함하는 복수의 스텝 또는 티어를 포함하는 이른바 "계단형(stair step)" 구조로서 형성될 수 있다. 계단형 구조체들(106, 108, 110)의 스텝들(예를 들어, 워드 라인 판들, 비트 라인들, 셀렉트 게이트들로서의 역할을 하거나 그것들을 선택하도록 작용할 수 있는)은 반도체 디바이스(102)의 일부(예를 들어, 메모리 셀들의 하나의 로우)와 통신하는 전도재들(103)을 포함할 수 있다. 스텝의 전도재(103)는 (예를 들어, 절연재들(105)에 의해) 인접한 스텝들의 전도재(103)에서 적어도 부분적으로 분리 또는 절연(예를 들어, 전기적으로 그리고/또는 물리적으로)된다. 명확하게 하기 위해, 전도재들(103) 및 절연재들(105)의 두 개의 집합(예를 들어, 스텝)의 단지 일부만 명확하게 도시되었다.
도시된 바와 같이, 전도성 구조체(100)는 다수의 계단형 구조체 또는 티어드 구조체(tiered structure)(예를 들어, 반도체 디바이스(102)의 일측 상에 위치되는 두 개 이상의 계단형 구조체(106, 108, 110))를 포함할 수 있으며 이때 적어도 두 개의 근접한(예를 들어, 측방향으로 인접한) 계단형 구조체(예를 들어, 계단형 구조체들(106, 108))은 단참(landing)(112)(예를 들어, 실질적으로 평면이거나 그 외 스텝 구성이 없는 단참(112))에 의해 분리된다. 다른 식으로 언급된 바와 같이, 계단형 구조체들의 각 쌍은 단참(112)에 의해 분리될 수 있다. 예를 들어, 계단형 구조체들(106, 108, 110)은 각각 단참(112)에 의해 다른 계단형 구조체들(106, 108, 110)(예를 들어, 각각의 인접한 계단형 구조체(106, 108, 110))에서 분리될 수 있다. 계단형 구조체들(106, 108, 110) 중 하나 이상의 계단형 구조체는 대향하는 계단형 구조체(107, 109, 111)를 포함할 수 있다. 몇몇 실시예에서, 계단형 구조체들(107, 109, 111)은 메인 계단형 구조체들(106, 108, 110)의 형성의 부산물일 수 있고 어떤 전기적 연결부도 포함하지 않을 수 있다(예를 들어, 능동 계단형 구조체들(106, 108, 110)과 비교하여 전도성 구조체(100)에 능동적으로 이용되지 않는 더미 계단형 구조체들을 포함할 수 있다). 계단형 구조체들(예를 들어, 106, 107)의 각 집합은 전도성 구조체(100)의 스타디움(예를 들어, 오목부)을 획정할 수 있는 한편 단참들(112)은 전도성 구조체(100)의 돌출부를 획정한다.
몇몇 실시예에서, 전도성 구조체(100)는 예를 들어, 메모리 셀들의 티어들에 그리고 층층대 바로 아래 패스 트랜지스터들에 결합되는 층층대에 단들을 갖는 메모리 디바이스들(MEMORY DEVICES WITH STAIRS IN A STAIRCASE COUPLED TO TIERS OF MEMORY CELLS AND TO PASS TRANSISTORS DIRECTLY UNDER THE STAIRCASE)에 대해 2016년 2월 25일에 출원된 발명자 Aaron Yip의 미국 특허 출원 일련 번호 15/053,291(이의 개시 내용은 이로써 이러한 참조에 의해 그 전체가 본 출원에 통합된다)에 설명된 것들과 유사할 수 있는 다수의 계단형 또는 티어 구조를 포함할 수 있다.
몇몇 실시예에서, 스텝들(114)의 전도재들(103)은 반도체 디바이스(102)에 이를테면, 예를 들어, 복수의 메모리 셀에 전기 신호들을 공급하기 위한 전열판(예를 들어, 워드 라인 판)을 형성할 수 있다.
명확하게 하기 위해, 특히 계단형 구조체(108)가 언급되지만; 다른 계단형 구조체들의 임의의 계단형 구조체가 동일한 구성들 및 요소들을 가질 수 있다는 것이 이해된다. 계단형 구조체(108)의 스텝들(114)(예를 들어, 스텝들(116, 118, 120, 122))은 아래에서 더 상세하게 논의될 바와 같이 개별적인 스텝들(114)의 각각과의 하나 이상의 연결부(예를 들어, 전기적 연결부들)를 형성하는 것을 용이하게 하기 위해 접촉부(124)(예를 들어, 절연재 아래에 위치되는 전도성 단참 패드)를 각각 포함할 수 있다. 몇몇 실시예에서, 각 스텝(114)은 하나 이상의 인접한 스텝(114)으로부터 오프셋되는(예를 들어, 길이방향 축에 대하여) 접촉부(124)를 포함할 수 있다. 예를 들어, 스텝(118)은 인접한 스텝(예를 들어, 스텝(116))을 너머 길이방향으로 연장되는 접촉부(124)(예를 들어, 스텝(118)의 전도재(103)의 노출된 단부)를 포함한다.
계속해서 도 2를 참조하면, 개구 이를테면, 예를 들어, 하나 이상의 접촉 홀(126)(예를 들어, 어레이 관통 바이어)이 단참들(112) 중 하나 이상의 단참에 전도성 구조체(100)를 통해 연장될 수 있다. 예를 들어, 계단형 구조체(108)와 연관된 단참(112)은 전도성 구조체(100)의 원위측에서 전도성 구조체(100)의 기저를 이루는 기판(104)까지 연장되는 접촉 홀들(126)을 포함할 수 있다. 접촉 홀들(126)의 각각에는 전도성 접촉부(128)가 배치될 수 있다. 접촉부들(128)은 계단형 구조체(108)를 통해 그리고 기판(104)을 통해, 전도성 구조체(100) 아래에 위치될 수 있는 다른 전도성 요소, 이를테면 하나 이상의 제어 유닛(130)까지 연장될 수 있다. 몇몇 실시예에서, 접촉부들(128)은 전도재 이를테면, 예를 들어, 금속 재료(예를 들어, 텅스텐(W), 니켈(Ni), 탄탈륨 나이트라이드(TaN), Pt, 텅스텐 나이트라이드(WN), Au, 타이타늄 나이트라이드(TiN), 또는 타이타늄 알루미늄 나이트라이드(TiAlN)), 폴리실리콘, 다른 전도재들로 형성될 수 있다.
각 계단형 구조체(예를 들어, 계단형 구조체들(106, 108, 110))은 하나 이상의 단참(112)과 연관될 수 있다. 예를 들어, 계단형 구조체들(106, 108, 110)은 계단형 구조체들(106, 108, 110)에 인접한 또는 연관된 대향하는 계단형 구조체들(107, 109, 111)에 인접한 하나의 각각의 단참(112)과 각각 연관될 수 있다. 추가 실시예들에서, 계단형 구조체들(106, 108, 110)은 계단형 구조체들(106, 108, 110) 또는 연관된 대향하는 계단형 구조체들(107, 109, 111)의 대향측들 상에 위치되는 두 개의 단참(112)과 연관될 수 있다.
단참(112)은 전도성 구조체(100)와 실질적으로 일렬로 전도성 바이어들(예를 들어, 접촉 홀들(126) 및 접촉부들(128))을 제공한다. 예를 들어, 전도성 구조체(100)의 경계들 내에 위치되고 계단형 구조체들(106, 107, 108, 109, 110, 111)을 획정하는 재료의 스택(예를 들어, 교번하는 유전체 및 전도재(103, 105))을 통해 연장되는 상기한 전도성 바이어들(예를 들어, 접촉 홀들(126) 및 접촉부들(128))은 전도성 구조체(100)의 측방향 측면들 주위 액세스 라인들(132)을 기판(104)에 근접한 접근 영역들로 라우팅할 필요 없이, 액세스 라인들이 전도성 구조체(100)를 통해 이어질 수 있게 한다.
본 개시 내용의 실시예들은 도면들에서 편리하고 명확하게 하기 위해 접촉 홀들(126) 및 접촉부들(128)이 실질적으로 동일한 단면에 위치되는 것으로 도시되는 것이 주의된다. 접촉 홀들 및 접촉부들은 동일한 단면들, 상이한 단면들, 또는 이들의 조합들에 형성될 수 있다는 것이 고려된다.
몇몇 실시예에서, 그리고 단참(112)이 계단형 구조체(106)에 근접한 하나의 사례로 도시된 바와 같이, 접촉 홀(126)은 접촉부(128)를 단참(112)의 기저를 이루는 전도성 구조체(100)의 적어도 일부분으로부터 절연시키기 위해 접촉부(128)와 접촉 홀(126)의 벽 사이에 배치되는 절연성 라이너(134)를 포함할 수 있다. 예를 들어, 전도성 구조체(100)의 단참들(112)이 계단형 구조체들(106, 108, 110)과 같이 절연 및 전도재(103, 105)의 샌드위치형 구조과 유사한 사례들에서, 절연성 라이너(134)는 접촉부(128)를 스텝들(114)의 전도재들(103)로부터 절연시킬 수 있다. 그러나, 추가 실시예들에서, 그러한 라이너는 전도성 구조체(100)가 대체 게이트 구성(이를테면 아래에 논의될 구성들)을 포함할 경우 필수적이지 않을 수 있으며, 이때 단참들의 기저를 이루는 전도성 구조체(100)의 부분들은 대체 게이트 프로세스에서 제외(예를 들어, 차폐 또는 마스킹)되고 유전체들로 구성된다(예를 들어, 단지 그것들로만 구성된다).
스텝들(114)의 전도재(103)에서 수직적으로 그리고/또는 수평적으로 연장될 수 있는 액세스 라인들(132)은 스텝들(114)의 전도재(103)를 제어 유닛(130)에 전기적으로 연결할 수 있다(예를 들어, 접촉부들(128)을 통해). 제어 유닛 또는 유닛들(130)은 스트링 드라이버 회로, 패스 게이트들, 게이트들을 선택하기 위한 회로, 전도성 라인들(예를 들어, 액세스 라인들(132))을 선택하기 위한 회로, 신호들을 증폭시키기 위한 회로, 및 신호들을 감지하기 위한 회로 중 적어도 하나를 포함할 수 있다. 예를 들어, 그리고 도시된 바와 같이, 하나 이상의 제어 유닛(130)은 스텝들(114)의 전도재(103)에서 목적하는 것을 선택하기 위해 액세스 라인들(132)에 전기적으로 연결되는 트랜지스터들(예를 들어, 이른바 "패스 게이트들")을 포함할 수 있다.
유사한 방식으로서, 계단형 구조체들(106, 108, 110)의 각각은 각각의 스텝들(114)에서 기저를 이루는 전도성 요소, 예를 들어, 제어 유닛들(130)까지 바이어들(예를 들어, 접촉 홀들(126) 및 접촉부들(128))을 통해 연장되는 액세스 라인들(132)을 포함할 수 있다.
몇몇 실시예에서, 계단형 구조체들 중 하나 이상의 계단형 구조체(예를 들어, 계단형 구조체(106))는 다른 셀렉트 게이트 또는 게이트들(예를 들어, 워드 라인 판 액세스 라인들(132)에서 분리됨, 위에서 논의됨)을 포함할 수 있다. 예를 들어, 계단형 구조체(106)는 반도체 디바이스(102)와 통신하기 위해(예를 들어, 메모리 셀들의 특정 어레이들을 선택하기 위해) 셀렉트 게이트 드레인(SGD) 구조로서 구성될 수 있고 접촉부들(128)을 통해 SGD 제어 유닛(130)에 셀렉트 게이트들(136)에 의해 결합될 수 있다. 도시된 바와 같이, SGD 계단형 구조체(106)는 다른 계단형 구조체들(108, 110)과 떨어져 있을 수 있다. 그러나, 추가 실시예들에서, SGD 계단형 구조체(106)는 다른 계단형 구조체(예를 들어, 기판(104)에 관한 다른 계단형 구조체의 원위 부분, 이를테면 두 개의 가장 원위 스텝)로서 형성될 수 있다. 예를 들어, SGD 계단형 구조체(106)는 계단형 구조체(108)의 가장 원위 스텝들(114)을 포함할 수 있으며, 이때 나머지 스텝들(114)은 상이한 전기적 연결부들(예를 들어, 워드 라인 판들에 대한 접촉부들(124))에 대한 단참 패드들로서의 역할을 한다.
도 3은 전도성 구조체(200) 및 반도체 디바이스(202)를 포함하는 전자 디바이스의 일부의 등축도이다. 전도성 구조체(200) 및/또는 반도체 디바이스(202)는 도 1 및 도 2를 참조하여 위에서 논의된 전도성 구조체(200) 및 반도체 디바이스(202)와 유사할 수 있고 그것들과 동일한 피처들 및 기능 중 하나 이상을 포함할 수 있다. 도 3에 도시된 바와 같이, 전도성 구조체(200)는 다수의 계단형 구조체 또는 티어드 구조체(예를 들어, 두 개 이상의 계단형 구조체(206, 208, 210))를 포함할 수 있으며 이때 적어도 두 개의 근접한(예를 들어, 인접한) 계단형 구조체(예를 들어, 계단형 구조체들(206, 208))은 단참(212)(예를 들어, 실질적으로 평면이거나 그 외 스텝 구성이 없는 단참(212))에 의해 분리된다. 예를 들어, 계단형 구조체들(206, 208, 210)은 각각 단참(212)에 의해 다른 계단형 구조체들(206, 208, 210)(예를 들어, 각각의 인접한 계단형 구조체(206, 208, 210))에서 분리될 수 있다. 계단형 구조체들(206, 208, 210) 중 하나 이상의 계단형 구조체는 대향하는 계단형 구조체(207, 209, 211)를 포함할 수 있다. 몇몇 실시예에서, 계단형 구조체들(207, 209, 211)은 메인 계단형 구조체들(206, 208, 210)의 형성의 부산물일 수 있고 어떤 전기적 연결부도 포함하지 않을 수 있다(예를 들어, 전도성 구조체(200)에 능동적으로 이용되지 않는 더미 계단형 구조체들을 포함할 수 있다). 계단형 구조체들(예를 들어, 206, 207)의 각 집합은 전도성 구조체(200)의 스타디움(예를 들어, 오목부)을 획정할 수 있는 한편 단참들(212)은 전도성 구조체(200)의 돌출부를 획정한다.
도 3에 도시된 바와 같이, 일련의 계단형 구조체(206, 207, 208, 209, 210, 211) 및 단참들(212)은 예를 들어, 상응하는 반도체 디바이스(202)를 제어하기 위해 이용되는 단들의 필요한 수에 도달될 때까지, 계속 이어질 수 있다. 몇몇 실시예에서, 반도체 디바이스(202)에 대향하는 전도성 구조체(200)의 단부는 그러한 단부에서의 전도성 구조체(200)의 전도성 부분들(예를 들어, 워드 라인 판들의 전도성 부분들)을 절연시키기 위해 절연재를 포함할 수 있다. 그러한 절연재는 전도성 구조체(200)의 측방향 길이 또는 측방향 축(LT200)을 따라 연장되는 슬롯(아래에서 논의되는 바와 같이, 대체 게이트(RG) 프로세스를 통해 획정되는 슬롯)에 배치될 수 있다.
액세스 라인들(232)은 계단형 구조체들(206, 208, 210)의 각각에서의 단들의 전도성 부분들에 결합될 수 있다. 액세스 라인들(232)은 가늘고 긴 전도성 구조체(200)를 따라 단참들(212) 중 하나 이상의 단참에서의 접촉부들(228)까지 연장될 수 있다. 접촉부들(228)은 계단형 구조체(208)를 통해, 전도성 구조체(200) 아래에 위치될 수 있는 다른 전도성 요소, 이를테면 하나 이상의 제어 유닛(230)까지 연장될 수 있다.
도 4는 도 3의 전자 디바이스의 전도성 구조체(200)의 일부의 상면도이다. 도 3 및 도 4를 참조하면, 전도성 구조체(200)는 전도성 구조체(200)를 따라(예를 들어, 전도성 구조체(200)의 길이방향 길이 또는 길이방향 축(LG200)의 일부 또는 대부분을 따라) 연장되는 스택 슬롯팅을 포함할 수 있다. 예를 들어, 스택 슬롯팅은 전도성 구조체(200)의 측방향 연장부 내에 위치되는 내측 스택 슬롯 요소(238) 및 전도성 구조체(200)의 외측 측방향 연장부들에 대향하여 근접하게(예를 들어, 그것들에) 위치되는 외측 스택 슬롯 요소들(240)을 포함할 수 있다. 도시된 바와 같이, 외측 스택 슬롯 요소들(240)은 전도성 구조체(200)의 각 측방향 측면 상에 전도성 구조체(200)의 최외곽 측방향 연장부 또는 경계를 획정할 수 있다.
아래에서 더 상세하게 논의될 바와 같이, 스택 슬롯 요소들(238, 240)은 (예를 들어, 대체 게이트(RG) 프로세스를 통해) 트렌치 또는 슬롯에 적어도 부분적으로 증착되는 전도재 및 절연재 양자를 포함할 수 있고 계단형 구조체들(206, 208, 210)의 스텝들의 전도성 부분들을 형성하도록 작용할 수 있다. 위에서 언급된 바와 같이, 몇몇 실시예에서, 스택 슬롯 요소들은 또한 전도성 구조체(200)의 길이방향 단부(예를 들어, 판들의 길이방향 단부들)를 임의의 인접한 디바이스들 및/또는 전도재들로부터 절연시키기 위해 반도체 디바이스(202)에 대향하는 전도성 구조체(200)의 길이방향 단부에 배치될 수 있다.
또한 도시된 바와 같이, 스택 슬롯 요소들의 적어도 일부(예를 들어, 내측 스택 슬롯 요소들(238))는 불연속적일 수 있다. 예를 들어, 내측 스택 슬롯 요소들(238)은 능동 계단형 구조체들(206, 208, 210)의 스텝들을 따르는 영역들에 전도성 구조체(200)의 일부를 따라서만 연장될 수 있다. 그러한 실시예에서, 접촉부들(228)을 둘러싸는 단참들(212) 또는 전도성 구조체의 부분들은 내측 스택 슬롯 요소들(238)이 없을 수 있다. 예를 들어, 접촉부들(228)을 둘러싸는 단참들(212) 또는 전도성 구조체(200)의 부분들은 단지 외측 스택 슬롯 요소들(240)만을 포함하고 내측 스택 슬롯 요소들(238)이 없을 수 있다.
또한 도시된 바와 같이, 스택 슬롯 요소들의 다른 부분(예를 들어, 외측 스택 슬롯 요소들(240)은 전도성 구조체(200)를 따라 실질적으로 연속적일 수 있다. 예를 들어, 외측 스택 슬롯 요소들(240)은 전도성 구조체(200)의 하나 이상의 측면의 최외곽 연장부 또는 경계를 획정하기 위해 전도성 구조체(200)(예를 들어, 그리고 반도체 디바이스(202))의 적어도 대부분(예를 들어, 전체)을 따라 연장될 수 있다.
몇몇 실시예에서, 내측 스택 슬롯 요소들(238)은 계단형 구조체들(206, 208, 210)의 서브-블록들(예를 들어, 서브-스텝들, 서브-티어들, 서브-판들)을 획정하도록 작용할 수 있다.
몇몇 실시예에서, 스택 슬롯 요소들(238, 240)은 대체 게이트(RG) 프로세스를 통해 형성되는 유전체 또는 절연재를 적어도 부분적으로 포함할 수 있고 전도성 구조체(200)의 절연측들을 획정할 수 있다.
도 5 내지 도 9는 작업물 이를테면 제조 중인 선행 구조체의 일부의 간략화된 측단면도들이고 전도성 구조체(200)의 일부를 형성하기 위해 사용될 수 있는 본 개시 내용의 방법의 일 실시예를 예시한다. 특히, 도 5 내지 도 9는 스택 슬롯 요소들(238, 240)이 전도성 구조체(200)에 형성될 수 있는 대체 게이트(RG) 프로세스의 간략화된 또는 이상화된 예를 예시한다.
아래에서 논의될 실시예들의 각각에서, 전도성 구조체들을 형성하는 재료들은 그것 상에 예를 들어, 성장, 확산, 증착, 또는 그 외 제공하는 것에 의해 형성될 수 있다. 다양한 재료는 예를 들어, 증착 기술들(예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 스퍼터링, 열 증착, 또는 도금), 산화 공정들(예를 들어, 열 산화, ISSG 산화), 및 집적 회로 제조 분야에 알려진 패터닝 기술들(예를 들어, 마스킹 및 에칭)을 사용하여 형성될 수 있다. 절연재들은 화학 기상 증착에 의해, 에틸실리케이트(TEOS)를 분해하는 것에 의해, 또는 집적 회로 제조 분야에 알려진 임의의 다른 공정에 의해 형성될 수 있다.
추가적으로, 재료들 또는 이들의 부분들은 예를 들어, 마모 또는 연마 공정(예를 들어, 화학적 기계적 평탄화(CMP) 공정, 화학적 연마 공정, 기계적 평탄화 공정), 에칭 공정, 리프트-오프 공정, 또는 이들의 조합을 사용하여 제거될 수 있다. 에칭 공정들은 예를 들어, 습식 또는 건식 에칭 이를테면 마스크 및 이방성 에칭 공정(예를 들어, 이를테면 플라즈마를 사용하는, 반응성 이온 에칭 공정)을 사용하여 재료의 부분들을 제거하는 것 또는 마스크 및 등방성 공정(예를 들어, 화학 에칭 공정)을 사용하여 재료의 부분들을 제거하는 것을 포함할 수 있다. 반응성 이온들을 발생시키기 위해 사용되는 기체들의 특정 조성, 화학 에칭용 시약의 특정 조성, 그리고 에칭 공정의 작동 파라미터들은 마스크의 조성, 에칭될 재료, 그리고 주변 재료들에 기초하여 선택될 수 있다는 것이 주의된다.
도 5에 도시된 바와 같이, 재료의 스택(300)(궁극적으로 티어드 또는 스텝드 구조체를 획정하기 위해 이용되는)이 기판(302) 상에 제공된다. 재료들의 스택(300)은 교번하는 재료들(예를 들어, 유전체들로서 특징지어질 수 있는, 교번하는 절연재들)을 포함할 수 있다. 예를 들어, 재료들의 스택(300)은 절연재들(304)(예를 들어, 나이트라이드)과 상이한 재료를 포함하는 희생 재료들(306)과 인터리빙되는 절연재들(304)(예를 들어, 옥사이드)을 포함할 수 있다. 아래에 설명된 동작들은 계단형 구조체의 형성 이전에, 이후에, 또는 그것과 동시에 수행될 수 있다는 것이 주의된다.
도 6에 도시된 바와 같이, 기판(302)까지 연장되는 재료들의 스택(300)을 통해 하나 이상의 슬롯(308)이 형성될 수 있다(예를 들어, 등방성 에치를 통해, 이방성 에치 다음 등방성 에치를 통해 등). 슬롯들(308)은 슬롯(308)에서 희생 재료들(306)로 연장되는 측방향 개구들을 제공하기 위해 희생 재료들(306)의 재료(예를 들어, 나이트라이드)에 선택적인 등방성 에칭용 시약으로 형성될 수 있다.
도 7에 도시된 바와 같이, 희생 재료들(306)이 제거된 슬롯들(308)에는 전도재(310)(예를 들어, 금속, 이를테면 텅스텐)가 증착된다.
도 8에 도시된 바와 같이, 슬롯들(312)을 형성하기 위해 슬롯들(308)에서의 전도재(310)의 적어도 일부가 제거된다. 예를 들어, 슬롯들(312)을 형성하기 위해 슬롯들(308)에서의 전도재(310)는 이방성 에치에 의해 제거될 수 있다. 전도재(310)의 일부의 그러한 제거는 재료의 스택(300)의 하나의 스텝(예를 들어, 레벨)의 전도재(310)를 스텝들에 인접한 전도재(310)에서 분리하도록 작용할 수 있다(예를 들어, 예를 들어, 워드 라인 판들을 형성하는, 재료의 스택(300)의 각 스텝의 전도성 부분들 사이를 단락시킬 수 있는 가능성을 감소시키기 위해). 다른 식으로 언급된 바와 같이, 재료(300)의 스택의 각 스텍의 전도재(310)는 나머지 재료가 절연재들(304)에 의해 분리되는 전도재(310)이도록(즉, 전도재가 재료의 스택(300)의 스텝들 사이에서 연장되지 않도록) 제거된다.
도 8에 도시된 바와 같이, 슬롯들(312)에는 다른 절연재(314)가 증착된다. 이러한 식으로, 스택 슬롯 요소들(예를 들어, 도 4에 관해 논의된 바와 같은 스택 슬롯 요소들(238, 240))은 전도재들(310) 및 절연재들(314)로 형성될 수 있다. 재료의 스택(300)의 희생 재료(306)의 스텝들에서의 전도재(310)는 이제 액세스 라인들(132, 232)(도 2 내지 도 4)에 결합될 수 있는 층층대 구조체의 접촉부(도 2를 참조하여 설명된 바와 같은 접촉부(124))를 적어도 부분적으로 획정할 수 있다.
다시 도 3 및 도 4를 참조하면, 계단형 구조체들(206, 208, 210)의 전도성 부분들이 대체 게이트 프로세스(예를 들어, 위에서 설명된 것과 같은)를 사용하여 형성되는 실시예들에서, 접촉부들(228)을 둘러싸는 단참들(212) 및/또는 전도성 구조체(200)의 부분들에 근접하여 내측 스택 슬롯 요소들(238)이 없는 것은 접촉 홀들(226)을 그 외 절연시킬 필요 없이 전도성 구조체(100)를 통해 직접 형성될 각각의 접촉부들(228)에 대해 제공되는 접촉 홀들(226)의 형성을 가능하게 할 수 있다. 예를 들어, 접촉부들(228)을 둘러싸는 단참 영역(242)은 전도성 구조체(200)의 근위 부분에서 전도성 구조체(200)의 원위 부분까지(예를 들어, 단참 영역(242) 및 기저를 이루는 기판(예를 들어, 기판(104)(도 2)) 사이에 연장되는 축을 따라) 연장되는 방향으로 어떤 전도재도 없을 수 있다. 즉, 도 5 내지 도 9를 참조하여 위에서 설명된 바와 같이, 전도재들(310)은 스택 슬롯 요소들(238, 240)(예를 들어, 전도재들(310) 및 절연재들(314))이 형성되는 재료들의 스택(300)에만 도입된다. 그에 따라, 단지 절연재들만을 포함하는 스택 슬롯 요소들(238, 240)이 없는 단참 영역(242)은 바이어들(예를 들어, 접촉 홀들(226) 및 연관된 접촉부들(228))이 그러한 절연재들을 통해 직접 연장될 수 있게 한다. 그에 반해, 단참들(212)의 다른 외측 영역(244)은 이러한 영역들(244)이 외측 스택 슬롯 요소(240)에 근접함에 따라 전도성 구조체(200)의 원위 부분에 근접한 부분으로부터 연장되는 방향으로 전도재들(310)을 포함할 수 있다. 단참들(212)의 이러한 외측 영역들(244)은 계단형 구조체들(206, 208, 210)의 스텝들이 반도체 디바이스(202)와 전기 통신하게 유지됨을 보장할 수 있다.
몇몇 실시예에서, 스택 슬롯 요소들(238, 240)(예를 들어, 내측 스택 슬롯 요소들(238))의 형성은 계단형 구조체들(206, 208, 210)의 세그먼트화된 서브-블록들이 적어도 부분적으로 전기 통신하게 유지하도록 작용할 것이다. 예를 들어, 계단형 구조체들 중 하나(예를 들어, 계단형 구조체(206))의 가장 바닥의(예를 들어, 근위) 스텝을 획정하는 판(246)(예를 들어, 워드 라인 판)은 전도성 구조체(200)의 길이를 따라(예를 들어, 반도체 디바이스(202)에서 떨어져 길이방향으로) 하나 이상의 다른 계단형 구조체(예를 들어, 계단형 구조체(208))까지 계속 이어질 수 있다. 예를 들어, 판(246)은 또한 계단형 구조체(208)의 가장 위에 연결된 스텝(예를 들어, 액세스 라인(232)에 연결되는 스텝))을 획정하기 위해 계단형 구조체(206)에서 계단형 구조체(208)까지 연장된다. 계단형 구조체(206)에서의 대체 게이트(RG) 프로세스로 나뉘는 판(246)의 서브-블록들을 전기적으로 연결하기 위해, 판(246)은 계단형 구조체(206)에 근접한 내측 스택 슬롯 요소들(238)의 하나 이상의 단부 주위에서(예를 들어, 전도성 계단형 구조체(206)와 절연성 단참 영역(242) 사이에서) 단락될 수 있다(예를 들어, 하나 이상의 쇼트 영역(248)에서).
특히, 내측 스택 슬롯 요소들(238)의 형성(예를 들어, 도 5 내지 도 9에 관해 위에서 논의된 공정을 통해) 동안, 전도재(310)(예를 들어, 텅스텐)는 희생 재료(306)로 부분적으로 번져 들어갈 수 있다. 그러한 구성에서는, 절연재(314)가 전도재(310)에 형성되는 슬롯(312)에 배치된 후에도, 절연재(314)의 단부 주위에 연장되어, 내측 스택 슬롯 요소들(238)의 단부들에 판(246)의 전도재(310)의 서브-블록들 간 쇼트 영역들(248)(예를 들어, 전기적 연결부 또는 쇼)을 생성할 수 있다. 이러한 단락이 특히 계단형 구조체(206)에 대하여 논의되었지만, 임의의 계단형 구조체들은 그러한 피처를 포함할 수 있다.
도 1 내지 도 4에 도시된 디바이스와 같은 전자 디바이스(예를 들어, 메모리 디바이스들)는 본 개시 내용의 전자 시스템들의 실시예들에 사용될 수 있다. 예를 들어, 도 10은 본 개시 내용에 따른 예시적인 전자 시스템(400)의 블록도이다. 전자 시스템(400)은 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 구성요소, 서버 또는 다른 네트워킹 하드웨어 구성요소, 휴대 전화, 디지털 카메라, 개인용 정보 단말기(PDA), 휴대용 미디어(예를 들어, 음악) 플레이어 등을 포함할 수 있다. 전자 시스템(400)은 적어도 하나의 전자 디바이스(401), 이를테면 도 1 내지 도 4를 참조하여 위에서 도시되고 설명된 전자 디바이스들의 실시예들 중 하나(예를 들어, 전도성 구조체들(100, 200) 및 반도체 디바이스들(102, 202))를 포함한다. 전자 시스템(400)은 또한 적어도 하나의 전기 신호 프로세서 디바이스(종종 "마이크로프로세서"라고도 불리움)를 포함할 수 있다. 전자 시스템(400)은 임의로, 사용자에 의해 전자 시스템(400)으로 정보를 입력하기 위한 하나 이상의 입력 디바이스(404), 이를테면, 예를 들어, 마우스 또는 다른 포인팅 디바이스, 키보드, 터치패드, 버튼, 또는 제어 패널을 더 포함할 수 있다. 전자 시스템(400)은 정보를 사용자에게 출력(예를 들어, 시각적 또는 청각적 출력)하기 위한 하나 이상의 출력 디바이스(406) 이를테면, 예를 들어, 모니터, 디스플레이, 프린터, 스피커 등을 더 포함할 수 있다. 하나 이상의 입력 디바이스(404) 및 출력 디바이스(406)는 전자 디바이스(401) 및 전기 신호 프로세서 디바이스(402) 중 적어도 하나와 전기적으로 통신할 수 있다.
본 개시 내용의 실시예들은 특히 페널티 면적 및/또는 특별 자치-절연 접촉 공정들에 대한 필요 없이 계단형 구조체 내부 금속화를 방해함으로써 회로 아래와의 직접 통신을 가능하게 하는 접촉부들(예를 들어, 계단형 영역들 간 단참들에 위치되는 어레이 관통 바이어들(TAV들))을 이용하여 하나 이상의 반도체 디바이스(예를 들어, CMOS 디바이스 이를테면 워드 라인 드라이버, 메모리 셀들 등)와의 통신을 가능하게 하는 전도성 구조체들(예를 들어, 다수의 계단형 영역을 갖는 가늘고 긴 계단형 구조체)을 형성하는 데 유용할 수 있다. 그러한 구성들은 계단형 전도성 구조체의 측면들로부터 위로 그리고 그것들 위에 연장되는 구성들에서 접촉부들이 계단형 전도성 구조체 외부로 연장되는 종래 전도성 구조체들과 비교하여 전도성 구조체를 통한 상대적으로 더 직접적인 연결의 라우트를 가능하게 할 수 있다. 또한, 전도성 구조체를 통해 연장되는 접촉부들을 갖는 그러한 구성은 전도성 구조체 아래에 위치되는 전도성 요소들에의 상대적으로 간략화되고 단축된 연결의 라우트를 가능하게 함으로써 계단형 전도성 구조체 위에 밀한 피치 배선을 형성해야 할 필요를 제거할 수 있다. 나아가, 대체 게이트(RG) 프로세스가 구현되는 실시예들에서, 바이어들은 절연재 또는 유전체를 통해 직접 형성됨으로써, 추가 프로세싱 단계들이 바이어들을 전도재들을 둘러싸는 것으로부터 절연시켜야 하는 필요를 제거할 수 있다. 더 나아가, 본 출원에 개시된 대체 게이트 프로세스에 의해 제공되는 불연속적인 스택 슬롯팅은 전도성 단계들이 서브-블록들을 연결해야 할 필요 없이 전기적 연결부들이 추가 계단형 구조체의 스텝의 서브-블록들 간에 형성될 수 있게 한다. 불연속적인 스택 슬롯팅은 또한 TAV들이 대체 게이트 프로세스(예를 들어, 이러한 프로세스는 일반적으로 유전체들의 제거 및 재증착을 필요로 함)로 달라지지 않은 것을 통해 연장되기 위한 유전체 영역들을 제공할 수 있다. 대체 게이트 프로세스로 달라지지 않은 TAV들에 대한 그러한 유전체 영역들은 유전체들의 재증착 동안 일어날 수 있는 비균질의 그리고/또는 결함이 있는 파일링에 의해 도입되는 문제들에 덜 민감할 수 있다. 더 나아가, 가늘고 긴 층층대 구조는 층층대 구조 주위에 연장되는 외부 액세스 라인들을 수용하기 위해 층층대의 피치를 증가시켜야 할 필요 없이 티어드 워드 라인 판들의 상대적으로 더 작은 그룹들로부터 층층대 구조를 통해 액세스 라인들을 효율적으로 라우팅시키기 위해 이용될 수 있는 층층대들 사이에 단속적인 단참 영역들을 제공한다. 마지막으로, 단지 하나의 축을 따라서만 연장되는 층층대들을 포함하는 가늘고 긴 층층대 구조 (예를 들어, 단지 길이방향 축을 따라서만 층층으로 만들어지는 층층대들)는 측방향으로 연장되는 스텝들의 길이방향으로 인접한 티어들을 포함하는 종래 층층대 구조들(즉, 길이방향 및 측방향 축들 양자를 따라 층층으로 만들어지는 층층대들)과 비교하여, 각 스텝 상에 적절한 단참 영역들을 여전히 제공하면서도, 제조하기는 상대적으로 덜 복잡할 수 있다(예를 들어, 재료 에칭시 변화들에 대한 보다 큰 공차를 포함할 수 있다).
따라서, 전도성 구조체는 전도성 구조체의 길이를 따라 위치되는 계단형 구조체들을 포함하며, 각 계단형 구조체는 적어도 두 개의 전도성 스텝을 포함한다. 적어도 두 개의 전도성 스텝의 각 전도성 스텝은 절연재에 의해 적어도 두 개의 전도성 스텝의 인접한 전도성 스텝에서 적어도 부분적으로 분리된다. 전도성 구조체는 전도성 구조체를 통해 연장되는 적어도 하나의 바이어를 포함하는 적어도 하나의 단참을 더 포함한다. 적어도 하나의 단참은 계단형 구조체들의 제1 계단형 구조체와 제1 계단형 구조체와 인접하게 위치되는 계단형 구조체들의 제2 계단형 구조체 사이에 위치된다.
나아가, 디바이스는 메모리 셀들 및 메모리 셀들에 인접하게 위치되는 전도성 구조체를 포함할 수 있다. 전도성 구조체는 메모리 셀들의 부분들을 선택하기 위한 적어도 하나의 제어 디바이스 및적어도 하나의 단참을 통해 적어도 하나의 제어 디바이스까지 연장되는 바이어들을 포함하는 적어도 하나의 단참을 더 포함한다. 적어도 하나의 단참은 계단형 구조체들의 제1 계단형 구조체와 계단형 구조체들의 제2 계단형 구조체 사이에 위치된다.
더 나아가, 시스템은 적어도 하나의 전기 신호 프로세서, 적어도 하나의 전기 신호 프로세서와 전기적으로 통신하도록 구성된 반도체 디바이스, 및 전도성 구조체를 포함할 수 있다. 전도성 구조체는 전도성 구조체의 길이를 따라 위치되는 계단형 구조체들을 포함하되, 각 계단형 구조체는 반도체 디바이스와 전기 통신한다. 전도성 구조체는 계단형 구조체들의 제1 계단형 구조체와 계단형 구조체들의 제2 계단형 구조체 사이에 위치되는 적어도 하나의 단참을 더 포함한다. 적어도 하나의 단참은 교번하는 제1 재료들 및 제2 재료들로서, 제1 재료들 및 제2 재료들은 절연재를 포함하는, 상기 교번하는 제1 재료들 및 제2 재료들 및 교번하는 제1 재료들 및 제2 재료들을 통해 연장되는 바이어들을 포함한다.
더 나아가 전도성 구조체를 형성하는 방법은 두 개의 계단형 구조체 사이에 획정되는 전도성 구조체의 단참에 재료의 스택을 통해 개구들을 형성하는 단계로서, 두 개의 계단형 구조체는 반도체 디바이스의 일측 상에 위치되고 그것과 전기 통신하는, 상기 개구들을 형성하는 단계, 스택에서의 개구들에 접촉부들을 형성하는 단계, 및 계단형 구조체 중 적어도 하나의 스텝의 전도성 부분을 접촉부들 중 적어도 하나의 접촉부와 전기적으로 연결하는 단계를 포함한다.
추가의 비-제한적인 예시적인 실시예들이 아래에 설명된다.
실시예 1: 전도성 구조체로서, 상기 전도성 구조체의 길이를 따라 위치되는 계단형 구조체들(stair step structures)로서, 각 계단형 구조체는 적어도 두 개의 전도성 스텝을 포함하고, 상기 적어도 두 개의 전도성 스텝의 각 전도성 스텝은 절연재에 의해 상기 적어도 두 개의 전도성 스텝의 인접한 전도성 스텝에서 적어도 부분적으로 분리되는, 상기 계단형 구조체들; 상기 전도성 구조체를 통해 연장되는 적어도 하나의 바이어(via)를 포함하는 적어도 하나의 단참(landing)으로서, 상기 적어도 하나의 단참은 상기 계단형 구조체들의 제1 계단형 구조체와 상기 제1 계단형 구조체에 인접하게 위치되는 상기 계단형 구조체들의 제2 계단형 구조체 사이에 위치되는, 상기 적어도 하나의 단참; 및 액세스 라인들로서, 각 액세스 라인은 상기 계단형 구조체들의 상기 적어도 두 개의 전도성 스텝의 하나의 전도성 스텝의 전도성 부분에서 상기 적어도 하나의 바이어까지 연장되는, 상기 액세스 라인들을 포함하는, 전도성 구조체.
실시예 2: 실시예 1에 있어서, 상기 적어도 하나의 바이어는 복수의 바이어를 포함하고, 각 액세스 라인은 상기 계단형 구조체들의 적어도 두 개의 전도성 스텝의 하나의 전도성 스텝의 전도성 부분에서 상기 복수의 바이어의 하나의 바이어까지 연장되는, 전도성 구조체.
실시예 3: 이전 실시예들 중 어느 한 실시예에 있어서, 적어도 한 쌍의 추가 계단형 구조체들 및 적어도 하나의 추가 단참을 더 포함하고, 상기 적어도 한 쌍의 추가 계단형 구조체들의 각 추가 계단형 구조체는 상기 적어도 한 쌍의 다른 계단형 구조체와 그것들 사이에 상기 적어도 하나의 추가 단참을 두고 대향하는, 전도성 구조체.
실시예 4: 이전 실시예들 중 어느 한 실시예에 있어서, 상기 계단형 구조체들 중 적어도 하나의 계단형 구조체는 상기 적어도 하나의 계단형 구조체의 전도성 스텝들에 연결되는 액세스 라인들이 없는, 전도성 구조체.
실시예 5: 이전 실시예들 중 어느 한 실시예에 있어서, 상기 적어도 하나의 단참은 복수의 단참을 포함하고, 상기 복수의 단참의 각 단참은 한 쌍의 상기 계단형 구조체들 사이에 위치되는, 전도성 구조체.
실시예 6: 이전 실시예들 중 어느 한 실시예에 있어서, 상기 적어도 하나의 단참은 교번하는 제1 재료 및 제2 재료의 스택에 의해 획정되되, 상기 제1 재료 및 상기 제2 재료는 각각 절연재를 포함하는, 전도성 구조체.
실시예 7: 이전 실시예들 중 어느 한 실시예에 있어서, 상기 적어도 하나의 단참은 교번하는 제1 재료 및 제2 재료의 스택에 의해 획정되되, 상기 제1 재료는 전도재를 포함하고 상기 제2 재료는 절연재를 포함하는, 전도성 구조체.
실시예 8: 실시예 7에 있어서, 상기 적어도 하나의 바이어를 적어도 부분적으로 둘러싸고 상기 적어도 하나의 바이어를 상기 적어도 하나의 단참의 상기 전도재로부터 절연시키는 절연성 라이너를 더 포함하는, 전도성 구조체.
실시예 9: 이전 실시예들 중 어느 한 실시예에 있어서, 상기 적어도 하나의 바이어는 상기 계단형 구조체들 및 상기 적어도 하나의 단참의 기저를 이루는 적어도 하나의 제어 유닛에 작동가능하게 결합되는, 전도성 구조체.
실시예 10: 이전 실시예들 중 어느 한 실시예에 있어서, 상기 계단형 구조체들의 적어도 일부는 각각 워드 라인 판 구조를 포함하는, 전도성 구조체.
실시예 11: 이전 실시예들 중 어느 한 실시예에 있어서, 상기 계단형 구조체들의 하나의 계단형 구조체는 셀렉트 게이트 드레인(SGD) 구조를 포함하는, 전도성 구조체.
실시예 12: 이전 실시예들 중 어느 한 실시예에 있어서, 상기 전도성 구조체의 길이를 따라 연장되는 스택 슬롯 요소들을 더 포함하는, 전도성 구조체.
실시예 13: 실시예 12에 있어서, 상기 스택 슬롯 요소들은: 상기 전도성 구조체의 상기 길이의 대부분을 따라 연속적으로 연장되는 외측 스택 슬롯 요소들; 및 상기 전도성 구조체의 상기 길이를 따라 불연속적으로 연장되는 내측 스택 슬롯 요소들을 포함하는, 전도성 구조체.
실시예 14: 실시예 13에 있어서, 상기 내측 스택 슬롯 요소들은 상기 계단형 구조체들에 근접하여 위치되는, 전도성 구조체.
실시예 15: 실시예 14에 있어서, 상기 적어도 하나의 단참은 상기 내측 스택 슬롯 요소들이 없는, 전도성 구조체.
실시예 16: 실시예 13 내지 15에 있어서, 상기 스택 슬롯 요소들은 대체 게이트 프로세스로 증착되는 전도재 위에 위치되는 절연재를 포함하는, 전도성 구조체.
실시예 17: 전도성 구조체로서, 상기 전도성 구조체의 길이를 따라 위치되는 티어드 구조체들(tiered structures)로서, 각 티어드 구조체는 전도성 부분을 갖는 적어도 두 개의 티어를 포함하고, 상기 적어도 두 개의 티어의 각 전도성 부분은 절연재에 의해 상기 적어도 두 개의 티어의 인접한 전도성 부분에서 적어도 부분적으로 분리되는, 상기 티어드 구조체들; 및 상기 전도성 구조체를 통해 연장되는 바이어들을 포함하는 단참으로서, 상기 단참은 상기 티어드 구조체들의 제1 티어드 구조체와 상기 제1 티어드 구조체에 인접하게 위치되는 상기 티어드 구조체들의 제2 티어드 구조체 사이에 위치되는, 상기 단참을 포함하는, 전도성 구조체.
실시예 18: 실시예 17에 있어서, 상기 티어드 구조체들의 상기 적어도 두 개의 티어의 전도성 부분들을 상기 바이어들의 각각의 바이어에 결합시키는 액세스 라인들을 더 포함하는, 전도성 구조체.
실시예 19: 실시예 17 또는 18에 있어서, 상기 전도성 구조체의 상기 길이를 따라 연장되는 스택 슬롯 요소들을 더 포함하되, 상기 스택 슬롯 요소들 중 적어도 하나의 스택 슬롯 요소는 상기 전도성 구조체의 상기 길이를 따라 불연속적으로 연장되는, 전도성 구조체.
실시예 20: 실시예 19에 있어서, 불연속적인 상기 적어도 하나의 스택 슬롯 요소는 상기 티어드 구조체들의 상기 티어드 구조체의 적어도 하나의 티어를 제1 서브-티어 부분 및 제2 서브-티어 부분으로 적어도 부분적으로 물리적으로 그리고 전기적으로 분리하는, 전도성 구조체.
실시예 21: 실시예 20에 있어서, 불연속적인 상기 적어도 하나의 스택 슬롯 요소의 끝을 따라 획정되는 적어도 하나의 티어에서의 쇼트(short)가 상기 제1 서브-티어 부분 및 상기 제2 서브-티어 부분을 전기적으로 연결하는, 전도성 구조체.
실시예 22: 실시예 19 내지 21에 있어서, 불연속적인 상기 적어도 하나의 스택 슬롯 요소는 상기 전도성 구조체의 측방향 측면들에서 분리되는 상기 티어드 구조체들의 하나의 티어드 구조체 내에 측방향으로 위치되는, 전도성 구조체.
실시예 23: 실시예 22에 있어서, 상기 스택 슬롯 요소들의 적어도 다른 스택 슬롯 요소는 상기 전도성 구조체의 상기 길이를 따라 연속적으로 연장되되, 연속적인 상기 적어도 하나의 스택 슬롯 요소는 상기 전도성 구조체의 측방향 측면의 적어도 일 부분을 획정하는, 전도성 구조체.
실시예 24: 디바이스로서, 메모리 셀들의 어레이; 및 상기 메모리 셀들의 어레이에 인접하게 위치되는 전도성 구조체를 포함하되, 상기 전도성 구조체는: 상기 전도성 구조체의 길이를 따라 위치되는 계단형 구조체들로서, 각 계단형 구조체는 상기 어레이의 메모리 셀들과 전기 통신하는, 상기 계단형 구조체들; 상기 어레이의 메모리 셀들을 선택하기 위한 적어도 하나의 제어 디바이스; 적어도 하나의 단참을 통해 상기 적어도 하나의 제어 디바이스까지 연장되는 바이어들을 포함하는 적어도 하나의 단참으로서, 상기 적어도 하나의 단참은 상기 계단형 구조체들의 제1 계단형 구조체와 상기 계단형 구조체들의 제2 계단형 구조체 사이에 위치되는, 상기 적어도 하나의 단참; 및 상기 계단형 구조체들의 전도성 부분들과 상기 바이어들의 제1 단부 사이에 결합되는 액세스 라인들로서, 상기 바이어들의 제2 단부는 상기 적어도 하나의 제어 디바이스에 전기적으로 연결되는, 상기 액세스 라인들을 포함하는, 디바이스.
실시예 25: 실시예 24에 있어서, 상기 계단형 구조체들은 워드 라인 판들을 포함하는, 디바이스.
실시예 26: 실시예 24 또는 25에 있어서, 상기 워드 라인 판들의 각 워드 라인 판은 상기 워드 라인 판들의 인접한 워드 라인 판의 접촉부에서 측방향으로 오프셋되는 접촉부를 포함하고, 상기 액세스 라인들의 각 액세스 라인은 상기 워드 라인 판들의 각각의 워드 라인 판과 통신하고 상기 워드 라인 판들의 상기 각각의 워드 라인 판을 상기 바이어들의 각각의 바이어에 연결하는, 디바이스.
실시예 27: 시스템으로서, 적어도 하나의 전기 신호 프로세서; 상기 적어도 하나의 전기 신호 프로세서와 전기적으로 통신하도록 구성된 반도체 디바이스; 및 전도성 구조체를 포함하되, 상기 전도성 구조체는: 상기 전도성 구조체의 길이를 따라 위치되는 계단형 구조체들로서, 각 계단형 구조체는 상기 반도체 디바이스와 전기 통신하는, 상기 계단형 구조체들; 상기 계단형 구조체들의 제1 계단형 구조체와 상기 계단형 구조체들의 제2 계단형 구조체 사이에 위치되는 적어도 하나의 단참을 포함하되, 상기 적어도 하나의 단참은; 교번하는 제1 재료들 및 제2 재료들로서, 상기 제1 재료들 및 상기 제2 재료들은 절연재를 포함하는, 상기 교번하는 제1 재료들 및 제2 재료들; 및 상기 제1 재료들 및 상기 제2 재료들을 통해 연장되는 바이어들을 포함하는, 시스템.
실시예 28: 실시예 27에 있어서, 상기 전도성 구조체의 외측 측방향 경계로부터 측방향으로 이격되는 적어도 하나의 스택 슬롯 요소를 더 포함하되, 상기 적어도 하나의 스택 슬롯 요소는 상기 계단형 구조체들에 근접한 상기 전도성 구조체의 상기 길이를 따라서만 연장되는, 시스템.
실시예 29: 실시예 28에 있어서, 상기 스택 슬롯 요소들은 절연재 및 전도재를 포함하되, 상기 전도재는 상기 계단형 구조체들의 하나의 스텝의 전도성 부분을 획정하는, 시스템.
실시예 30: 실시예 29에 있어서, 액세스 라인들을 더 포함하되, 각 액세스 라인은 상기 계단형 구조체들의 상기 하나의 스텝의 상기 전도성 부분들을 상기 바이어들의 각각의 바이어에 결합시키는, 전도성 구조체.
실시예 31: 전도성 구조체를 형성하는 방법으로서, 두 개의 계단형 구조체 사이에 획정되는 상기 전도성 구조체의 단참에 재료의 스택을 통해 개구들을 형성하는 단계로서, 상기 두 개의 계단형 구조체는 반도체 디바이스의 일측 상에 위치되고 그것과 전기 통신하는, 상기 개구들을 형성하는 단계; 상기 재료의 상기 스택에서의 상기 개구들에 접촉부들을 형성하는 단계; 및 상기 계단형 구조체 중 적어도 하나의 스텝의 전도성 부분을 상기 접촉부들 중 적어도 하나의 접촉부와 전기적으로 연결하는 단계를 포함하는, 방법.
실시예 32: 실시예 31에 있어서, 교번하는 절연 및 전도재들로 상기 재료의 스택을 형성하는 단계를 더 포함하는, 방법.
실시예 33: 실시예 32에 있어서, 상기 개구들의 각 개구에 그 안의 접촉부를 둘러싸기 위한 라이너를 형성하는 단계를 더 포함하는, 방법.
실시예 34: 실시예 31 내지 33에 있어서, 제1 절연재 및 제2 희생 절연재를 포함하는 교번하는 절연재들로 상기 재료의 스택을 형성하는 단계를 더 포함하는, 방법.
실시예 35: 실시예 34에 있어서, 상기 재료의 스택을 통해 개구를 형성하는 단계; 상기 제1 절연재의 기저를 이루는 상기 제2 희생 절연재의 볼륨에서 상기 개구에 인접한 상기 제2 희생 절연재의 일 부분을 제거하는 단계; 및 상기 계단형 구조체의 적어도 하나의 스텝의 상기 전도성 부분을 형성하기 위해 상기 제2 희생 절연재의 상기 부분이 제거된 상기 볼륨에 그리고 상기 개구에 전도재를 증착시키는 단계를 더 포함하는, 방법.
실시예 36: 실시예 35에 있어서,
상기 개구 내에서 상기 전도재의 일 부분을 제거하는 단계; 및
상기 개구 내에 다른 절연재를 증착시키는 단계를 더 포함하는, 방법.
실시예 37: 실시예 36에 있어서, 상기 계단형 구조체의 적어도 하나의 스텝의 상기 전도성 부분과 상기 다른 절연재 주위 상기 적어도 하나의 스텝의 다른, 인접한 전도성 부분 사이에 전기적 연결부를 형성하는 단계를 더 포함하는, 방법.
실시예 38: 실시예 31 내지 37에 있어서, 상기 전도성 구조체의 상기 단참을 마스킹하면서 상기 계단형 구조체들 중 적어도 하나의 계단형 구조체 상에 대체 게이트 프로세스를 수행하는 단계를 더 포함하는, 방법.
본 개시 내용이 다양하게 변형되고 형태가 다양하게 대체되기 쉽지만, 특정 실시예들이 도면들에 예로서 도시되었고 본 출원에서 상세하게 설명되었다. 그러나, 본 개시 내용은 개시된 특정 형태들로 제한되도록 의도되지 않는다. 그보다, 본 개시 내용은 이하의 첨부된 청구범위 및 그것들의 법적 등가물들에 의해 정의되는 바에 따라 본 개시 내용의 범위 내에 속하는 모든 변형예, 조합예, 등가물, 및 대체물을 커버하기 위한 것이다.

Claims (25)

  1. 전도성 구조체로서,
    상기 전도성 구조체의 길이를 따라 위치되는 계단형 구조체들(stair step structures)로서, 각 계단형 구조체는 적어도 두 개의 전도성 스텝을 포함하고, 상기 적어도 두 개의 전도성 스텝의 각 전도성 스텝은 절연재에 의해 상기 적어도 두 개의 전도성 스텝의 인접한 전도성 스텝에서 적어도 부분적으로 분리되는, 상기 계단형 구조체들;
    상기 계단형 구조체들의 제1 계단형 구조체와 상기 제1 계단형 구조체에 인접하게 위치되는 상기 계단형 구조체들의 제2 계단형 구조체 사이에 위치되는 적어도 하나의 단참으로서, 교번하여 배열되는(alternating sequence) 제1 절연재 및 제2 절연재를 포함하는 스택 및 상기 스택을 통해 연장되는 적어도 하나의 전도성 충전 바이어(via)를 포함하는, 상기 적어도 하나의 단참; 및
    액세스 라인들로서, 각 액세스 라인은 상기 계단형 구조체들 각각의 상기 적어도 두 개의 전도성 스텝 중 하나의 전도성 스텝의 전도성 부분에서 상기 적어도 하나의 전도성 충전 바이어까지 연장되는, 상기 액세스 라인들을 포함하는, 전도성 구조체.
  2. 청구항 1에 있어서, 상기 적어도 하나의 전도성 충전 바이어는 복수의 전도성 충전 바이어를 포함하고, 각 액세스 라인은 상기 계단형 구조체들의 적어도 두 개의 전도성 스텝 중 하나의 전도성 스텝의 전도성 부분에서 상기 복수의 전도성 바이어 중 하나의 전도성 충전 바이어까지 연장되는, 전도성 구조체.
  3. 청구항 1에 있어서, 적어도 한 쌍의 추가 계단형 구조체들 및 적어도 하나의 추가 단참을 더 포함하고, 상기 적어도 한 쌍의 추가 계단형 구조체들의 각 추가 계단형 구조체는 상기 적어도 하나의 추가 단참과 그것들 사이에 상기 적어도 한 쌍의 추가 계단형 구조체들의 다른 계단형 구조체를 두고 대향하는, 전도성 구조체.
  4. 청구항 1에 있어서, 상기 계단형 구조체들 중 적어도 하나의 계단형 구조체는 그것의 상기 적어도 두 개의 전도성 스텝들에 연결되는 액세스 라인들이 없는, 전도성 구조체.
  5. 청구항 1에 있어서, 상기 적어도 하나의 단참은 복수의 단참을 포함하고, 상기 복수의 단참의 각 단참은 한 쌍의 상기 계단형 구조체들 사이에 위치되는, 전도성 구조체.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 청구항 1에 있어서, 상기 적어도 하나의 전도성 충전 바이어는 상기 계단형 구조체들 및 상기 적어도 하나의 단참의 기저를 이루는 적어도 하나의 제어 유닛에 작동가능하게 결합되는, 전도성 구조체.
  10. 청구항 1에 있어서, 상기 계단형 구조체들의 적어도 일부는 각각 워드 라인 판 구조를 포함하는, 전도성 구조체.
  11. 청구항 1에 있어서, 상기 계단형 구조체들의 하나의 계단형 구조체는 셀렉트 게이트 드레인(SGD) 구조를 포함하는, 전도성 구조체.
  12. 청구항 1 내지 5 및 9 내지 11 중 어느 한 항에 있어서, 상기 전도성 구조체의 길이를 따라 연장되는 스택 슬롯 요소들을 더 포함하는, 전도성 구조체.
  13. 전도성 구조체로서,
    상기 전도성 구조체의 길이를 따라 위치되는 계단형 구조체들(stair step structures)로서, 각 계단형 구조체는 적어도 두 개의 전도성 스텝을 포함하고, 상기 적어도 두 개의 전도성 스텝의 각 전도성 스텝은 절연재에 의해 상기 적어도 두 개의 전도성 스텝의 인접한 전도성 스텝에서 적어도 부분적으로 분리되는, 상기 계단형 구조체들;
    상기 전도성 구조체를 통해 연장되는 적어도 하나의 바이어(via)를 포함하는 적어도 하나의 단참(landing)으로서, 상기 적어도 하나의 단참은 상기 계단형 구조체들의 제1 계단형 구조체와 상기 제1 계단형 구조체에 인접하게 위치되는 상기 계단형 구조체들의 제2 계단형 구조체 사이에 위치되는, 상기 적어도 하나의 단참;
    액세스 라인들로서, 각 액세스 라인은 상기 계단형 구조체들의 상기 적어도 두 개의 전도성 스텝 중 하나의 전도성 스텝의 전도성 부분에서 상기 적어도 하나의 바이어까지 연장되는, 상기 액세스 라인들;
    상기 전도성 구조체의 상기 길이를 따라 연속적으로 연장되는 외측 스택 슬롯 요소들; 및
    상기 전도성 구조체의 상기 길이를 따라 불연속적으로 연장되는 내측 스택 슬롯 요소들을 포함하는, 전도성 구조체.
  14. 청구항 13에 있어서, 상기 내측 스택 슬롯 요소들은 상기 계단형 구조체들에 근접하여 위치되는, 전도성 구조체.
  15. 청구항 14에 있어서, 상기 적어도 하나의 단참은 상기 내측 스택 슬롯 요소들이 없는, 전도성 구조체.
  16. 청구항 13에 있어서, 상기 스택 슬롯 요소들은 대체 게이트 프로세스로 증착되는 전도재 위에 위치되는 절연재를 포함하는, 전도성 구조체.
  17. 디바이스로서,
    메모리 셀들의 어레이; 및
    상기 어레이의 메모리 셀들을 선택하기 위해 메모리 셀의 상기 어레이에 인접하여 위치되고 상기 어레이와 전기 통신하는 청구항 1의 전도성 구조체를 포함하는, 디바이스.
  18. 전도성 구조체를 형성하는 방법으로서,
    교번하여 배열되는 제1 절연재 및 제2 절연재를 포함하는 재료의 스택을 형성하는 단계;
    두 개의 계단형 구조체 사이에 획정되는 단참에 상기 재료의 스택을 통해 바이어(via)들을 형성하는 단계로서, 상기 두 개의 계단형 구조체는 반도체 디바이스의 일측 상에 위치되고 그것과 전기 통신하는, 상기 바이어들을 형성하는 단계;
    상기 재료의 스택에서의 상기 바이어들에 접촉부들을 형성하는 단계;
    상기 재료의 스택을 통해 개구를 형성하는 단계;
    상기 제1 절연재의 기저를 이루는 개구 볼륨을 형성하기 위해 상기 개구에 인접한 상기 재료의 스택의 상기 제2 절연재의 일부분을 제거하는 단계;
    상기 두 개의 계단형 구조체의 계단들의 전도성 부분들을 형성하기 위해 상기 개구 볼륨에 그리고 상기 개구에 전도재를 증착시키는 단계; 및,
    상기 두 개의 계단형 구조체의 상기 계단들의 적어도 일부의 상기 전도성 부분들을 상기 접촉부들 중 적어도 일부의 접촉부와 전기적으로 연결하는 단계를 포함하는, 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 청구항 18에 있어서,
    상기 개구 내에서 상기 전도재의 일 부분을 제거하는 단계; 및
    상기 개구 내에 다른 절연재를 증착시키는 단계를 더 포함하는, 방법.
  24. 삭제
  25. 청구항 18에 있어서, 상기 재료의 스택을 통해 상기 개구를 형성하기 전에 상기 단참을 마스킹하는 단계를 더 포함하는, 방법.
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