JP2018037513A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2018037513A
JP2018037513A JP2016169208A JP2016169208A JP2018037513A JP 2018037513 A JP2018037513 A JP 2018037513A JP 2016169208 A JP2016169208 A JP 2016169208A JP 2016169208 A JP2016169208 A JP 2016169208A JP 2018037513 A JP2018037513 A JP 2018037513A
Authority
JP
Japan
Prior art keywords
layer
stacked body
semiconductor device
conductive layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016169208A
Other languages
English (en)
Inventor
ゆみこ 宮野
Yumiko Miyano
ゆみこ 宮野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2016169208A priority Critical patent/JP2018037513A/ja
Priority to US15/444,264 priority patent/US10115627B2/en
Publication of JP2018037513A publication Critical patent/JP2018037513A/ja
Priority to US16/135,686 priority patent/US11004731B2/en
Priority to US17/227,609 priority patent/US11848228B2/en
Priority to US18/498,453 priority patent/US20240063056A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

【課題】コンタクト領域の階段部の高さを制御した半導体装置を提供する。【解決手段】実施形態の半導体装置は、下地に接し前記下地上に交互に積層された絶縁層及び導電層を有し、前記導電層の端部が階段状に加工された第１階段部を有する第１積層体と、前記下地に接し前記下地及び前記第１積層体上に交互に積層された絶縁層及び導電層を有し、前記導電層の端部が階段状に加工され前記第１階段部と間隔を有して設けられた第２階段部を有する第２積層体と、を具備する。【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。
メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互
に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積層を
形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術
が知られている。
米国特許第６７１３８３０号明細書
本実施形態が解決しようとする課題は、コンタクト領域の階段部の高さを制御した半導
体装置を提供する。
実施形態の半導体装置は、下地に接し前記下地上に交互に積層された絶縁層及び導電層
を有し、前記導電層の端部が階段状に加工された第１階段部を有する第１積層体と、前記
下地に接し前記下地及び前記第１積層体上に交互に積層された絶縁層及び導電層を有し、
前記導電層の端部が階段状に加工され前記第１階段部と間隔を有して設けられた第２階段
部を有する第２積層体と、を具備する。
第１の実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図。 第１乃至第３の実施形態に半導体装置のメモリセル領域を説明する図。 図２のメモリセルの詳細を説明する図。 第１の実施形態に係る半導体装置のコンタクト領域を説明する図。 第１の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第１の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第１の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第１の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第１の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第１の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第１の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第１の実施形態に係る半導体装置のコンタクト領域の変形例を説明する図。 第１の実施形態に係る半導体装置の変形例のメモリセル領域を説明する図。 第１の実施形態に係る半導体装置の変形例のコンタクト領域を説明する図。 は第２の実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図。 第２の実施形態に係る半導体装置のコンタクト領域を説明する図。 第２の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第２の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第２の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第２の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第２の実施形態に係る半導体装置のコンタクト領域を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域の製造方法を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域を説明する図。 第３の実施形態に係る半導体装置のコンタクト領域を説明する図。
以下、発明を実施するための実施形態について説明する。
（第１の実施形態）
第１の実施形態に係る半導体装置について図１乃至図１４を参照して説明する。
なお、以下の図面の記載において、同一な部分には同一の符号で表している。ただし、
図面は厚さと平面寸法との関係、比率等は現実のものとは異なり、模式的なものである。
図１は、本発明の実施形態に係る半導体装置における主要要素の平面レイアウトを例示
する模式図である。図１は１つのチップを示し、その１チップ内の領域は、主としてメモ
リセル領域１と周辺回路領域６に分けられる。
メモリセル領域１はチップの中央に形成され、そのメモリセル領域１はメモリセルアレ
イで構成されている。周辺回路領域６はメモリセル領域１の周辺に形成され、その周辺回
路領域６にはロウデコーダ３、センスアンプ２、その他の回路などが形成されている。メ
モリセル領域１とロウデコーダ３との間にはコンタクト領域を有する。コンタクト領域は
、第１のコンタクト領域４と第２のコンタクト領域５とを有する。メモリセルアレイは、
ワード線もしくはコントロールゲートとして機能する複数の導電層を有し、コンタクト領
域４、５で上層配線に引き出されロウデコーダ３に接続されている。
図２は、本実施形態に係る半導体装置におけるメモリセル領域１のメモリセルアレイの
構成の一例である。なお、図２においては、図を見易くするために、積層体上の絶縁層な
どの図示については省略している。また、以下の実施形態では半導体としてシリコンを例
示するが、シリコン以外を用いてもよい。
図３は、図２に示したメモリセルの一部を示す断面模式図である。なお、図３において
も、上部の構造の図示については省略している。
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を用いる。この座標系に
おいては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及
びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複
数の導電層ＷＬはＺ方向に積層され、Ｘ方向に延在している。
図２に示すように、メモリセル領域１は、基板１０と、積層体Ｓと、複数の柱状部ＣＬ
と、配線層ＬＩと、上層配線と、を有する。図２には、上層配線として、ビット線ＢＬと
ソース層ＳＬとを示す。
基板１０上には絶縁層２１を介してソース側選択ゲートＳＧＳが設けられている。ソー
ス側選択ゲートＳＧＳ上には、複数の絶縁層２５と導電層ＷＬとが交互に積層されている
。最上層の導電層ＷＬの上には絶縁層２５を介してドレイン側選択ゲートＳＧＤが設けら
れている。
導電層ＷＬは、Ｘ方向に延在する溝によって複数のブロックに分断されている。図２に
おいてはブロック１１及びブロック１２を示す。この溝に沿ってＸ方向及びＺ方向に延び
る配線層ＬＩが設けられている。配線層ＬＩは、導電層ＷＬの間に配置されている。図示
しないが、複数の導電層ＷＬの表面（上面、下面及び側面）には、例えばバリア膜ＢＭ（
導電膜）が設けられていてもよい。なお、図２に示す導電層ＷＬの層数は一例であって、
導電層ＷＬの層数は任意である。
導電層ＷＬは、金属を含む。導電層ＷＬは、例えばタングステン、モリブデン、窒化チ
タン、窒化タングステン、シリコン及び金属シリサイドの少なくともいずれかを含んでも
よい。ソース側選択ゲートＳＧＳ及びドレイン側選択ゲートＳＧＤは、導電層ＷＬと同じ
材料を含む。絶縁層２５は、例えばシリコン酸化膜を含む。バリア膜ＢＭは、例えばチタ
ンを含み、チタン及び窒化チタンの積層膜でも良い。
ドレイン側選択ゲートＳＧＤの厚さ及びソース側選択ゲートＳＧＳの厚さは、例えば１
層の導電層ＷＬの厚さと同じ、若しくは１層の導電層ＷＬの厚さよりも厚くてもよいし薄
くても良い。さらにドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳ複数層設
けられてもよい。なお、ここでの「厚さ」は基板１０上の上述した積層体の積層方向（Ｚ
方向）の厚さを示す。
積層体Ｓ内には、Ｚ方向に延びた複数の柱状部ＣＬが設けられている。柱状部ＣＬは、
例えば円柱もしくは楕円柱状に設けられている。柱状部ＣＬは、基板１０と電気的に接続
される。図３に示すように、柱状部ＣＬは、チャネルボディ２０と、メモリ膜３０とを有
する。メモリ膜３０は、ブロック絶縁膜３１、電荷蓄積層３２、及びトンネル絶縁膜３３
を有し、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Ｏｘｉｄｅ‐Ｎ
ｉｔｒｉｄｅ‐Ｏｘｉｄｅ）構造を有する。
メモリ膜３０及びチャネルボディ２０は、Ｚ方向に延びている。チャネルボディ２０は
、例えばシリコンを主成分とするシリコン膜である。
各導電層ＷＬとチャネルボディ２０との間には、導電層ＷＬ側からブロック絶縁膜３１
、電荷蓄積層３２及びトンネル絶縁膜３３が順に設けられている。ブロック絶縁膜３１は
導電層ＷＬに接し、トンネル絶縁膜３３はチャネルボディ２０に接し、ブロック絶縁膜３
１とトンネル絶縁膜３３との間に電荷蓄積層３２が設けられている。
チャネルボディ２０はチャネルとして機能し、導電層ＷＬはコントロールゲートとして
機能し、電荷蓄積層３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶
層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャ
ネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
図２に示すように積層体Ｓ上には、複数のビット線ＢＬが設けられている。複数のビッ
ト線ＢＬは、Ｘ方向にそれぞれ離れており、Ｙ方向に延びている。チャネルボディ２０の
上端は、コンタクト部Ｃｃを介してビット線ＢＬと電気的に接続する。チャネルボディ２
０の下端側は、基板１０に接する。複数の柱状部ＣＬは、Ｙ方向に離れたそれぞれのブロ
ックから１つずつ選択され、選択された複数の柱状部ＣＬの複数のチャネルボディ２０が
、共通の１本のビット線ＢＬと電気的に接続する。
柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソ
ース側選択トランジスタＳＴＳが設けられている。各選択ゲートＳＧＤ、ＳＧＳは、各選
択トランジスタＳＴＤ、ＳＴＳのゲート電極、つまり選択ゲートとして機能する。各選択
ゲートＳＧＤ、ＳＴＳのそれぞれと、チャネルボディ２０との間には、各選択トランジス
タＳＴＤ、ＳＴＳのゲート絶縁膜として機能する絶縁膜が設けられている。
ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、
各層の導電層ＷＬをコントロールゲートとする複数のメモリセルＭＣが設けられている。
複数のメモリセルＭＣは、それぞれ離れて積層されている。それら複数のメモリセルＭＣ
、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、チャネル
ボディ２０を通じて直列接続し、１つのメモリストリングを構成する。このメモリストリ
ングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥格子状に配置されることにより、複
数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、
電源を切っても記憶内容を保持することができる。
次に、第１及び第２のコンタクト領域４、５の構成について説明する。図４は、各導電
層ＷＬを上層配線と接続させるための第１及び第２のコンタクト領域４、５のＸＺ平面の
断面模式図である。図１に示す平面レイアウトのように、第１のコンタクト領域４及び第
２のコンタクト領域５は、それぞれがメモリセル領域１とロウデコーダ３との間に位置す
る。つまり、図４において、Ｘ方向の第１のコンタクト領域４と第２のコンタクト領域５
との間にメモリセル領域１（ここでは具体的な図示を省略する）を有する。
第１及び第２のコンタクト領域４、５は半導体基板１０上に、絶縁層２５及び導電層Ｗ
Ｌが交互に積層した構造を有する。この導電層ＷＬ及び絶縁層２５は、上述したメモリセ
ル領域１の積層体Ｓに含まれる導電層ＷＬ及び絶縁層２５と同様であり、メモリセル領域
１の積層体Ｓの下層側に相当する導電層ＷＬ及び絶縁層２５が第１のコンタクト領域４ま
で延在し、積層体Ｓの上層側に相当する導電層ＷＬ及び絶縁層２５が第２のコンタクト領
域５まで延在する。なお、図４において導電層ＷＬ及び絶縁層２５は下層と上層それぞれ
８層ずつ示したが、層の数はこれに限定されない。また、上層と下層の総数が異なってい
ても良い。
第１及び第２のコンタクト領域４、５を説明するにあたっては、メモリセル領域１の導
電層ＷＬを含む積層体Ｓを、例えば、下側４層の導電層ＷＬを含む下層側積層体４１と、
上側４層の導電層ＷＬを含む上層側積層体５１とに分けて考える。なお、積層体Ｓ全体に
おける導電層ＷＬの層数は８層に限らず任意である。また、下層側積層体４１と上層側積
層体５１のそれぞれに含まれる導電層ＷＬの層数も、４層ずつに限定されない。
なお、基板１０の上には、上述した下層側積層体４１と上層側積層体５１の他に絶縁層
２１と導電層２２が形成されている。絶縁層２１及び導電層２２は、メモリセル領域１と
第１及び第２のコンタクト領域４、５上にも形成され、導電層２２は図２に示すメモリセ
ルアレイにおけるソース側選択ゲートＳＧＳに対応する。
図４に示すように、第１のコンタクト領域４は導電層２２上に下層側積層体４１を構成
する複数（例えば４層）の絶縁層２５と複数（例えば４層）の導電層ＷＬとが交互に積層
されている。なお、図４に示すように、導電層２２上の下層側積層体４１の最下段の絶縁
層２５の膜厚を厚くするため、下層側積層体４１と導電層２２との間に絶縁層２５‘を設
けても良い。
下層側積層体４１のＸ方向におけるロウデコーダ３側の端部は、階段状に加工された第
１階段構造部４２を有する。第１のコンタクト領域４における下層側積層体４１の各導電
層ＷＬは、メモリセル領域１における下側４層の各導電層ＷＬと同時に形成され一体につ
ながっている。すなわち、第１階段構造部４２の各導電層ＷＬは、メモリセル領域１にお
ける下側４層の導電層ＷＬの各々と電気的につながっている。例えば、第１階段構造部４
２の最下段の導電層ＷＬは、メモリセル領域１における最下層の導電層ＷＬとつながって
おり、第１階段構造部４２の４段目の導電層ＷＬは、メモリセル領域１における下から４
層目の導電層ＷＬとつながっている。
第１階段構造部４２の各導電層ＷＬの端部には、上層配線（図示しない）と接続するた
めのコンタクト電極４３を有する。コンタクト電極４３は、例えば第１階段構造部４２の
導電層ＷＬの表面が１つ上の導電層ＷＬから露出した端部に設けられ、導電層ＷＬ１層に
対して例えば１つ設けられる。
下層側積層体４１の第１階段構造部４２を除いた上部には、上層側積層体５１が位置す
る。上層側積層体５１も下層側積層体４１と同様に複数（例えば４層）の絶縁層２５と複
数（例えば４層）の導電層ＷＬとが交互に積層されている。上層側積層体５１は、下層側
積層体４１における第１階段構造部４２の直上には積層されていない。そのため第１階段
構造部４２の端部の導電層ＷＬは上層側積層体５１に覆われることはない。なお、第１の
コンタクト領域４において上層側積層体５１はその端部が階段構造にはなっていない。
下層側積層体４１と同様に第２のコンタクト領域５における上層側積層体５１はメモリ
セル領域１における上層側の各導電層ＷＬと同時に形成され一体に繋がっているが、上層
側積層体５１の一部が図４のように第１のコンタクト領域４まで延在していなくても良い
。
続いて、第２のコンタクト領域５の構成について説明する。
第２のコンタクト領域５は基板１０上に上層側積層体５１が積層した構造を有する。ま
た、上層側積層体５１のＸ方向において、ロウデコーダ３側の端部には第２階段構造部５
２を有する。
上述したように、上層側積層体５１はメモリセル領域１における例えば上側８層（導電
層４層、絶縁層４層）に対応する。つまり、第２階段構造部５２の各導電層ＷＬは、メモ
リセル領域１における上側４層の導電層ＷＬの各々と電気的につながっている。
図４に示すように、下層側積層体４１は端部が例えば第２のコンタクト領域５上で切断
される。一方、上層側積層体５１はメモリセル領域１及び下層側積層体４１の端部に沿っ
て一部が垂直に形成され、一部は絶縁層２１及び導電層２２上に積層している。そのため
、第２のコンタクト領域５で導電層２２上に形成された上層側積層体５１の高さと第１の
コンタクト領域４の下層側積層体４１との高さは等しくなる。つまり、基板１０から下層
側積層体４１までの距離と、基板１０から上層側積層体５１までの距離は等しくなる。
ここで「垂直」とは、上層側積層体５１と基板１０とのなす角が４５度以上１３５度以
下の場合を含む。また、「等しい」とは、一方の積層体の導電層と他方の積層体の対応す
る導電層との高さの差が、導電層及び絶縁層の合計膜厚未満である場合を含む。上記は以
降も同様のこととして扱う。
上層側積層体５１も同様にＸ方向においてロウデコーダ３側の端部に第２階段構造部５
２を有する。また、第２階段構造部５２の端部の導電層ＷＬは１つ上に位置する導電層Ｗ
Ｌから表面が露出した構造を有する。第２階段構造部５２端部には導電層ＷＬが露出し、
第１のコンタクト領域４と同様に上層配線（図示しない）と接続するコンタクト電極５３
を有する。
第１階段構造部４２を含む下層側積層体４１、及び第２階段構造部５２を含む上層側積
層体５１は、層間絶縁膜６０に覆われる。層間絶縁膜６０は例えばシリコン酸化層等を含
む。層間絶縁膜６０の上面は平坦化され、層間絶縁膜６０上面からの各導電層ＷＬの端部
に達する各コンタクト電極５５の深さは異なる。より下層（下段）の導電層ＷＬに達する
コンタクト電極ほど深くアスペクト比（孔径に対する深さの比）が高い。
コンタクト電極４３、５３としては、例えばチタン、窒化チタンなどの密着性に優れた
バリアメタルと、タングステン、銅、ルテニウムなどの埋め込み性に優れた金属との組み
合わせを用いることができる。バリアメタルの内側にタングステンなどが埋め込まれる。
メモリセル領域１における下側４層の各導電層ＷＬは、下層側積層体４１の第１階段構
造部４２に接続されたコンタクト電極５５を介して上層配線に接続され、メモリセル領域
１における上側４層の各導電層ＷＬは、上層側積層体５１の第２階段構造部５２に接続さ
れたコンタクト電極５３を介して上層配線に接続される。
なお、下層側積層体４１及び上層側積層体５１において、図４及び以降の図面中では便
宜上直線で示したが、実際には曲線の場合も考えられる。
以上説明した本実施形態によれば、第１及び第２のコンタクト領域４、５を下層側と上
層側とに分けることで、第１及び第２のコンタクト領域４、５に下層側及び上層側の両方
を含む場合と比較してチップ面積を低減することが可能となる。
また、上層側積層体５１の第２階段構造部５２と同程度の高さに、下層側積層体４１の
第１階段構造部４２を設けることで、コンタクト電極４３、５３の形成が容易になる。
さらには、下地の掘り込みや土台等の下地膜による段差を用いずに下層側積層体４１と
上層側積層体５１の高さを揃えることが可能であるため工程数を削減できる。
次に、本実施形態に係る半導体装置における第１及び第２コンタクト領域４、５の形成
方法を、図５〜図１０を参照して説明する。
メモリセル領域１、第１のコンタクト領域４、第２のコンタクト領域５及び周辺回路領
域６を含む基板１０の全面にわたって、絶縁層２１を形成し、さらに絶縁層２１上に導電
層２２を形成する。メモリセル領域１における導電層２２は、ソース側選択ゲートＳＧＳ
として機能する。図５に示すように導電層２２上に絶縁層２５‘を形成してもよい。また
、基板１０上に前述した複数の導電層ＷＬと複数の絶縁層２５とを積層する前に、例えば
周辺回路領域６の基板１０表面に周辺回路領域６のトランジスタを形成していても良い（
図示せず）。
次に、絶縁層２５‘上に、絶縁層２５と導電層ＷＬとを交互に複数積層し、図５に示す
ように、下層側積層体４１を形成する。下層側積層体４１も、メモリセル領域１、第１の
コンタクト領域４、第２のコンタクト領域５及び周辺回路領域６を含む基板１０の全面に
わたって形成される。
絶縁層２１、導電層２２、絶縁層２５（２５‘）及び導電層ＷＬは、例えば、ＣＶＤ（
ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法により形成される。
次に、下層側積層体４１上全体にレジスト膜Ｒを塗布し、リソグラフィープロセスによ
ってレジストのパターニングを行う。パターニングされたレジスト膜Ｒをマスクにし、図
６に示すように下層側積層体４１をエッチングする。この時、第２のコンタクト領域５の
絶縁層２１及び導電層２２はエッチングされずに残るように設定される。
次に図７に示すように、レジスト膜Ｒを除去し、上層側積層体５１をメモリセル領域１
、第１及び第２のコンタクト領域４、５、及び周辺回路領域６の全体にわたって形成する
。さらに、下層側積層体４１と同様にレジスト膜塗布及びエッチングによって第１のコン
タクト領域４に位置する上層側積層体５１を除去する。この時、絶縁層２５及び導電層Ｗ
Ｌの厚さが上層側積層体５１及び下層側積層体４１で略同一なため、第１のコンタクト領
域４の下層側積層体４１と第２のコンタクト領域５の上層側積層体５１との高さが等しく
なる。この同一な高さは、下地の掘り込みや土台等の下地膜による段差を利用して作られ
たものではないため、段差等の高さのばらつきに左右されず、より容易に下層側積層体４
１及び上層側積層体５１の高さをそろえることが可能になる。
次に、図８に示すようにＸ方向における下層側積層体４１及び上層側積層体５１のそれ
ぞれのロウデコーダ３側の端部をレジスト膜とエッチングプロセスを用いて階段状に加工
する。具体的には、レジスト膜の平面サイズを縮小するスリミング工程と、そのレジスト
膜をマスクにしてそれぞれ一層分の絶縁層２５及び導電層ＷＬをエッチングする工程とを
複数回繰り返す。この時、第２のコンタクト領域５では、Ｘ方向において下層側積層体４
１の端部から上層側積層体５１の合計膜厚ｄ以上はなれた位置で階段状に加工することが
望ましい。なぜなら、ｄの間では図８に示すように上層側積層体５１が基板１０に対して
水平になっていない部分があるためである。
次に図９に示すように、下層側積層体４１及び上層側積層体５１の最下段の導電層ＷＬ
及び絶縁層２５（及び絶縁層２５‘）を上記のように階段状に加工し、導電層２２を露出
させる。上述のように、図８と図９とで階段加工を分けているのは、例えば絶縁層２５’
によって膜厚が一部異なるためである。
次に、図１０に示すように、下層側積層体４１及び上層側積層体５１の上部を例えばシ
リコン酸化物等を含む層間絶縁膜６０で覆い、例えばＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨されて平坦化される。さらに層間絶縁
膜６０を貫通する複数のコンタクトホール５０を例えばＲＩＥ法で一括形成する。各コン
タクトホール５０は、対応する下層側積層体４１及び上層側積層体５１の各段の導電層Ｗ
Ｌに達するように形成される。
コンタクトホール５０の形成後、各コンタクトホール５０内に導電材を埋め込むことで
、図４に示すようにコンタクト電極５５が形成される。
以上のようにして第１の実施形態に係る半導体装置の第１及び第２のコンタクト領域４
、５が完成する。
なお、本実施形態において、絶縁層２１及び導電層（ＳＧＳ）２２の総数や厚さ、及び
積層体全体の絶縁層２５及び導電層ＷＬの数を考慮し、図１１に示すように絶縁層２１及
び導電層（ＳＧＳ）２２を下層側積層体４１に含めることも可能である。この場合、下層
側積層体４１及び上層側積層体５１の高さが等しくなるように本数や厚さ等を制御すれば
よい。
さらには、下層側積層体４１及び上層側積層体５１の端部を階段状に加工せずに、図１
２に示すように積層体にコンタクト電極を形成することも可能である。この場合、レジス
ト膜を組み合わせて、コンタクト深さを２のｎ乗種類に変化させて形成する。このような
構造にすることによってエッチング工程及び階段加工の工程を省略できるため、工程数を
大幅に削減することが可能になる。
なお、メモリセル領域１の形成方法については、第１のコンタクト領域４と同様に、絶
縁層２１及び導電層（ＳＧＳ）が形成され、その上に下層側積層体４１及び上層側積層体
５１が積層された積層体が設けられる。積層体は層間絶縁膜で全体が覆われる。その後、
ＣＭＰ法により、メモリセル領域１の積層体の上面が平坦化される。この平坦化の後、メ
モリホールの形成、メモリ膜３０の形成、チャネルボディ２０の形成などが行われる。そ
の後、積層体を貫通し基板にまで達する深さで、ＸＺ方向に延びたスリットが形成される
。このスリットに配線層Ｌ１を形成し、図２に例示したメモリセルアレイが完成する。
なお、導電層を初めに形成しない方法も考えられる。その場合、絶縁層と、導電層の代
わりとなる犠牲層とを交互に積層させる。絶縁層は例えばシリコン酸化物を含み、犠牲層
は例えばシリコン窒化物を含む。積層体に一括してメモリホールの形成、メモリ膜３０の
形成、チャネルボディ２０の形成などが行われた後、スリットの形成によって得られた溝
から犠牲層を取り除き、犠牲層が取り除かれた部分に導電層を埋め込む。
次に、本実施形態の半導体装置の変形例について説明する。変形例の半導体装置は下層
側積層体４１と上層側積層体５１との間に例えば絶縁層等のストッパー層を少なくとも１
層設けた構造を有する。このような構造にすることにより、例えば導電層ＷＬの積層数が
多い半導体装置のメモリセル領域１を形成する際に、下層側積層体４１及び上層側積層体
５１のメモリホールを一括で形成せずに複数回に分けて形成することができる。
図１３（ａ）は変形例のメモリセル領域１の一部を示す断面模式図である。なお、便宜
上一部の構成は省略している。図１３（ａ）に示すように、下層側積層体４１と上層側積
層体５１との間にはストッパー層２６が設けられている。その他の構成は図３と同様であ
る。このストッパー層２６を介して下層側積層体４１中のメモリホールと上層側積層体５
１中のメモリホールとが接続している。ストッパー層２６は例えばシリコン酸化膜等の絶
縁膜であり、例えば、絶縁層２５よりも厚く形成される。
図１３（ｂ）は図１３（ａ）に示したメモリセル領域１の破線部を示す拡大図である。
メモリセル領域１は、ストッパー層２６及び絶縁層２１にアルミナ、ハフニウムオキサイ
ド等を含む他の材料を用いて図１３（ｂ）のように一部が丸みを帯びて膨らんだ構造を形
成しても良い。その場合、図１３（ｂ）に示すように、ストッパー層２６に位置するメモ
リホール５０の直径を大きくすることで、下層側積層体及び上層側積層体との合わせズレ
の尤度を大きくすることが可能になる。
変形例のメモリセル領域１の形成方法は、第１の実施形態のメモリセル同様に基板１０
上に絶縁層２１及び導電層２２（ＳＧＳ）を形成し、後に下層側積層体４１となる複数の
絶縁層２５及び導電層ＷＬを形成する。その上にレジスト膜が形成され、レジスト膜をマ
スクにしてエッチングを行い、第１のメモリホール２７ａが形成される。第１のメモリホ
ール２７ａには犠牲層が埋め込まれる。犠牲層はＣＭＰ法により平坦化される。
次に、犠牲層が埋め込まれた下層側積層体４１上にストッパー層２６を形成し、ストッ
パー層２６上に上層側積層体５１となる複数の絶縁層２５及び導電層ＷＬを形成する。下
層側積層体４１と同様にレジスト膜を形成し、上層側積層体５１の上面から第１のメモリ
ホール２７ａに向かって第２のメモリホール２７ｂを形成する。この時ストッパー層２６
がストッパーの働きをするため、第２のメモリホール２７ｂはストッパー層２６を貫通せ
ず止まる。その後ストッパー層２６をエッチングして、第２のメモリホール２７ｂが第１
のメモリホール２７ａにまで達する。なお、第２のメモリホール２７ｂが形成される位置
は、第１のメモリホール２７ａが形成される位置とほぼ同一な位置になるようにする。
次に、犠牲層を取り除いた後、下層側積層体４１と上層側積層体５１に形成された第１
及び第２のメモリホール２７ａ、２７ｂ（この時点では第２のメモリホールが第１のメモ
リホールにまで達し、１続きのメモリホール２７となっている）を介して、絶縁層２１及
びストッパー層２６をＷＥＴエッチングによってリセスする。これにより絶縁層２１及び
ストッパー層２６の径が大きくなり上述のように丸みを帯びて膨らんだ構造になる。
最後に、第１の実施形態と同様にメモリ膜３０やチャネルボディ２０を形成し、変形例
のメモリセル領域１が完成する。
図１４は変形例の第１及び第２のコンタクト領域４、５のＸＺ平面の断面図である。下
層側積層体４１と上層側積層体５１との間にストッパー層２６が設けられる。このストッ
パー層２６は下層側積層体４１上に形成され、下層側積層体４１と同時にエッチングされ
る。その後ストッパー層２６上に上層側積層体５１が形成されるため、下層側積層体４１
と上層側積層体５１の階段構造部４２、５２の高さは等しいままに保たれる。
変形例に係る半導体装置によれば、下層側積層体４１と上層側積層体５１との間にスト
ッパー層２６を設けることによって、導電層ＷＬの積層数が多くメモリホールを一括で形
成することが困難な場合に、複数回に分けてメモリホールを形成することが可能なため、
メモリホールの形成が容易になる。
本実施形態に係る半導体装置によれば、積層体を第１及び第２のコンタクト領域４、５
に位置する下層と上層に分けることで、第１及び第２のコンタクト領域４、５に下層側及
び上層側の両方を含む場合と比較して階段構造部の面積を小さくすることが可能になるた
め、チップ面積を低減することができる。
また、下層側積層体４１の第１階段構造部４２と同程度の高さに、上層側積層体５１の
第２階段構造部５２を設けることで、コンタクト電極４３、５３の形成が容易になる。
上層側積層体５１の最上段の導電層ＷＬに達するコンタクトホールと、下層側積層体４
１の最下段に達するコンタクトホールとの深さもしくはアスペクト比の差が小さくなるこ
とから、導電層の層数に対応する複数のコンタクトホールを一括して形成するエッチング
時間を大幅に短縮できる。さらに、コンタクトホール間の深さの差を小さくできることか
ら、浅いコンタクトホールの過剰エッチングを抑制できる。
さらには、下地の掘り込みや土台等の下地膜による段差を用いずに下層側積層体４１と
上層側積層体５１の高さを揃えることが可能である。
（第２の実施形態）
以下、第２の実施形態について図１５乃至図２２を用いて説明する。
第２の実施形態は第１の実施形態と比較してコンタクト領域の構造が異なり、下層側積
層体及び上層側積層体に設けられる階段構造部がそれぞれ同方向にむかって形成される。
なお、メモリセル領域１の構造は第１の実施形態と同様なため、その説明は省略する。
図１５は第２の実施形態に係る半導体装置における主要要素の平面レイアウトを例示す
る模式図である。本実施形態のコンタクト領域９は２箇所に設けられ、それぞれがメモリ
セル領域１とロウデコーダ３との間に位置する。２つのコンタクト領域９はメモリセル領
域１を挟むＹ軸に対して線対称な構造を有する。なお、コンタクト領域９はどちらかの一
箇所のみでも良い。
以下、第２の実施形態に係る半導体装置のコンタクト領域９について説明する。
図１６（ａ）は第２の実施形態に係るコンタクト領域９を表す鳥瞰図である。図１６（
ａ）は図２における配線層Ｌ１と配線層Ｌ１の間のブロック１つ（例えばブロック１１ま
たは１２）から延在したコンタクト領域９を示している。図１６（ｂ）はコンタクト領域
９の平面レイアウトを示している。なお、図１６（ａ）、（ｂ）において配線層Ｌ１は図
示していない。
図１６（ａ）に示すように、コンタクト領域９は、絶縁層２１及び導電層２２、下層側
積層体８１及び上層側積層体８２を有する。下層側積層体８１及び上層側積層体８２はそ
れぞれメモリセル領域１から延在している。また、下層側積層体８１及び上層側積層体８
２それぞれのＸ方向におけるロウデコーダ３側の端部には、コンタクト電極（図示してい
ない）を介して上層配線に接続される第１階段構造部７１及び第２階段構造部７２を有す
る。第１階段構造部７１は下層側積層体８１端部に形成され、第２階段構造部７２は上層
側積層体８２端部に形成される。
なお、本実施形態において下層側積層体８１の下部に第１の実施形態と同様な絶縁層２
１及びメモリセル領域１のソース側選択ゲートＳＧＳに相当する導電層２２が形成されて
いる。また、導電層２２と下層側積層体８１との間に絶縁層２５‘を設けても良い。
第１及び第２階段構造部７１、７２の端部は導電層ＷＬの表面が１つ上の導電層ＷＬか
ら露出する。同様に導電層２２も１つ上の導電層ＷＬから表面が露出する。露出面には図
示しないコンタクト電極が設けられ、上層配線に接続される。絶縁層２１及び導電層２２
の総数及びその厚さ等は問わない。例えば、導電層２２が複数層ある場合、絶縁層２１及
び導電層２２は階段構造部７１、７２に続いて階段状に加工される。
また、図１６（ａ）において、下層側積層体８１及び上層側積層体８２はそれぞれ４層
の導電層ＷＬと４層の絶縁層２５が交互に積層した構造を示しているが、層数は特に限定
されない。
なお、図１６（ｂ）に示すように、Ｙ方向において階段構造部７１及び階段構造部７２
との間には距離ｄで示される間隔を有する。
本実施形態においてコンタクト領域９内に、第１及び第２階段構造部７１、７２が形成
される。つまりコンタクト領域９において下層側積層体８１と上層側積層体８２の両方か
らコンタクトをとることが可能になる。図１５において、コンタクト領域９は２つの位置
に形成されているが、コンタクト電極は一方のコンタクト領域９のみに形成されていても
良い。
次に、第２の実施形態に係る半導体装置のコンタクト領域９の形成方法について図１７
乃至図２１の鳥瞰図を用いて説明する。なお、第１の実施形態と同様な場合はその説明を
省略する。
図１７（ａ）に示すように、第１の実施形態と同様に絶縁層２１及び導電層２２を形成
し、その上に絶縁層２５と導電層ＷＬとを交互に複数積層し下層側積層体８１を形成する
。なお、図１７（ａ）において、導電層２２上の絶縁層の膜厚を厚くするために導電層２
２と下層側積層体８１との間に絶縁層２５‘を設けても良い。
次に下層側積層体８１上全体に第１のレジスト膜Ｒ１を塗布し、第１のリソグラフィー
プロセスによってレジストＲ１のパターニングを行う。パターニングされた第１のレジス
ト膜Ｒ１をマスクにし、図１７（ｂ）に示すように、下層側積層体８１をエッチングする
。絶縁層２１、導電層２２及び絶縁層２５‘はエッチングされずに残る。なお、この時Ｙ
方向における隣接ブロックでもコンタクト領域９が形成されているが、隣接ブロックのコ
ンタクト領域９の形成はＸ軸に線対称となるように形成することも可能である。
次に図１８（ａ）に示すように、下層側積層体８１がエッチングされた領域Ａ（第１領
域）及び下層側積層体８１上に上層側積層体８２を形成する。この時各絶縁層２５及び導
電層ＷＬの厚さは略均一なため、下層側積層体８１と領域Ａ上に形成された上層側積層体
８２との高さは等しくなる。なお、上層側積層体８２は一部が下層側積層体８１に沿って
形成され、基板１０に対して垂直になっている。
次に図１８（ｂ）に示すように、上層側積層体８２上全体に第２のレジスト膜Ｒ２を塗
布し、第２のリソグラフィープロセスによって第２のレジスト膜Ｒ２のパターニングを行
う。第２のレジスト膜Ｒ２は領域ＡからＸ方向に亘ってパターニングされる。その後第２
のレジスト膜Ｒ２をマスクにし、上層側積層体８２をエッチングする。この時、図１６（
ｂ）に示すように第２のレジスト膜Ｒ２はＹ方向において上層側積層体８２の膜厚ｄ以上
離れた位置に設けられる。その理由は、上述のように距離ｄが上層側積層体８２の膜厚以
下の場合、上層側積層体８２が水平にならない箇所が存在するためである。
次に、図１９（ａ）に示すように、導電層ＷＬが露出するように下層側積層体８１及び
上層側積層体８２の端部を階段状に加工する。
次に、図１９（ｂ）に示すように最下層に位置する導電層２２の端部が露出するように
、最下層の導電層２２上に位置する絶縁層２５‘端部を除去する。これにより、全ての導
電層２２及びＷＬの端部が露出する。
本形成方法において、下層側積層体８１を一部除去しその上に上層側積層体８２を形成
するため、上述のように上層側積層体８２が基板１０に対して水平にならない領域が存在
する。この領域において、エッチングを行うと、エッチングによって完全に膜が除去され
ない可能性がある。図２０に示すように、エッチングの過程で完全には除去されなかった
積層体の残膜を再度エッチングによって除去しても良い。
最後に、第１の実施形態と同様に、全体に層間絶縁膜を形成し露出した各導電層２２、
ＷＬと上層配線とを接続するためのコンタクトホールをあけ、コンタクト電極を形成する
。
以上のようにして第２の実施形態に係る半導体装置のコンタクト領域９が完成する。
なお、図２１（ａ）に示すように第１の実施形態と同様に、導電層２２（ＳＧＳ）の総
数や全体の積層体の厚さ等を考慮し、絶縁層２１及び導電層２２を下層側積層体８１に含
めることも可能である。この場合、工程数が削減されるため容易にコンタクト領域９を形
成することが可能になる。
さらには、第１の実施形態の変形例で説明した構造のメモリセル領域１に対応させたコ
ンタクト領域９を形成することも可能である。この場合、図２１（ｂ）に示すように下層
側積層体８１と上層側積層体８２との間にシリコン酸化膜等を含む絶縁膜であるストッパ
ー層２６を形成すればよい。
本実施形態に係る半導体装置によれば、上層側積層体８２と下層側積層体８１のコンタ
クト電極５５の高さを揃えることで、コンタクト電極５５の形成が容易になる。また、下
層側積層体８１上に上層側積層体８２の第２階段構造部７２を形成する場合と比較してＸ
方向におけるコンタクト領域９Ｘ方向の長さが短くなるためチップ面積を削減できる。
さらには、１つのコンタクト領域９内に下層側及び上層側積層体の両方を有するため、
第１の実施形態と比較して積層回数や積層体の位置を容易に変更でき、様々なパターンを
設定することができる。
（第３の実施形態）
以下、第３の実施形態について図２２乃至図３１を用いて説明する。
第３の実施形態は第２の実施形態と比較して、例えば導電層ＷＬの積層数が多い半導体
装置において、コンタクト領域を下層側積層体と上層側積層体の２つではなく、下層側積
層体、中層側積層体、上層側積層体の３つに分けて形成する方法である。
なお、メモリセル領域１の構造や平面レイアウトの構成は第２の実施形態と同様なため
、その説明は省略する。
図２２（ａ）は第３の実施形態に係る半導体装置において配線層Ｌ１で区切られた１ブ
ロックのコンタクト領域９を説明する鳥瞰図である。図２２（ｂ）はコンタクト領域９の
平面レイアウトを示している。図２２（ａ）、（ｂ）に示すように、第３の実施形態は３
つの積層体から構成される。本実施形態における積層体を下層側積層体８３、中層側積層
体８４、上層側積層体８５とする。その他の構成は第２の実施形態と同様である。
本実施形態においても、各積層体のロウデコーダ３側の端部には第１、第２及び第３階
段構造部７３、７４、７５が形成される。第１、第２及び第３階段構造部７３、７４、７
５の端部には各層の導電層ＷＬが露出し、導電層ＷＬは上層配線とコンタクト電極で接続
されている（図示しない）。
図２２（ｂ）に示すように、上述のように各積層体が基板に対して水平となる位置に第
１、第２及び第３階段構造部７３、７４、７５を形成するため、下層側積層体８３、中層
側積層体８４及び上層側積層体８５との間にはそれぞれ各積層体の膜厚ｄ以上距離を離し
た間隔を設けることが望ましい。
次に、第３の実施形態に係る半導体装置のコンタクト領域９の形成方法について図２３
乃至図２９の鳥瞰図を用いて説明する。なお、第２の実施形態と同様な工程はその説明を
省略する。
図２３（ａ）に示すように、第１及び第２の実施形態と同様に絶縁層２１及び導電層２
２を形成しその上に、絶縁層２５‘（２５）と導電層ＷＬとを交互に複数積層し、下層側
積層体８３を形成する。
次に下層側積層体８３上全体に第１のレジスト膜Ｒ１を塗布し、第１のリソグラフィー
プロセスによって第１のレジスト膜Ｒ１のパターニングを行う。パターニングされた第１
のレジスト膜Ｒ１をマスクにし、図２３（ｂ）に示すように、下層側積層体８３をエッチ
ングし、下層側積層体８３の一部が除去された領域Ａが形成される。
次に図２４（ａ）に示すように、中層側積層体８４を基板１０上全面に亘って形成する
。つまり、下層側積層体８３及び領域Ａの上には中層側積層体８４が位置する。この時各
絶縁層２５及び導電層ＷＬの厚さは略均一なため、下層側積層体８３と領域Ａ上に位置す
る中層側積層体８４との高さは等しくなる。
次に図２４（ｂ）に示すように、中層側積層体８４上に第２のレジスト膜Ｒ２を塗布し
、第２のリソグラフィープロセスによって第２のレジスト膜Ｒ２のパターニングを行う。
この時領域Ａ及び図２４に示すようにＹ方向において下層側積層体８３と中層側積層体８
４の膜厚ｄ離れた位置に第２のレジスト膜Ｒ２が残るようにパターニングされる。その後
第２のレジスト膜Ｒ２をマスクにし、中層側積層体８４をエッチングする。これにより、
下層側積層体８３及び中層側積層体８４のいずれも除去された領域Ｂが形成される。
次に、図２５に示すように、上層側積層体８５を基板１０上全面に亘って形成する。つ
まり、領域Ｂには上層側積層体８５が形成される。この時各絶縁層２５及び導電層ＷＬの
厚さは略均一なため、下層側積層体８３と領域Ａに形成された中層側積層体８４及び領域
Ｂに形成された上層側積層体８５の高さは等しくなる。なお、中層側積層体８４及び上層
側積層体８５は一部が下層側積層体８１に沿って形成され、基板１０に対して垂直になっ
ている。
次に図２６に示すように、上層側積層体８５上全体に第３のレジスト膜Ｒ３を塗布し、
第３のリソグラフィープロセスによってレジストのパターニングを行う。この時領域Ｂに
形成された上層側積層体８５のＸ方向に亘って第３のレジスト膜Ｒ３が残り、かつ図２２
に示すように中層側積層体８４と上層側積層体８５の膜厚ｄ以上はなれた位置に形成され
るように第３のレジスト膜Ｒ３をパターニングする。その後第３のレジスト膜Ｒ３をマス
クにし、上層側積層体８５をエッチングする。
次に、第２の実施形態同様に、各積層体の端部に第１、第２及び第３階段構造部７３、
７４、７５を形成する（図２７）。その後、導電層２２が露出するように第１、第２及び
第３階段構造部７３、７４、７５の最下段を加工する（図２８）。
また、図２９に示すように余分な残膜をエッチングしても良い。最後に第２の実施形態
と同様に、全体に層間絶縁膜６０を形成し露出した各導電層２２、ＷＬと上層配線とを接
続させるようにコンタクトホール５０をあけ、コンタクト電極５５を形成する（図示しな
い）。
以上のようにして第３の実施形態に係る半導体装置のコンタクト領域９が完成する。
なお、図３０に示すように第２の実施形態と同様に、導電層２２（ＳＧＳ）の総数や全
体の積層体の厚さ等を考慮して絶縁層２１及び導電層２２を下層側積層体８３に含めるこ
とも可能である。この場合、工程数が削減されるため容易にコンタクト領域を形成するこ
とが可能になる。
さらには、第１の実施形態の変形例で説明した構造のメモリセルに対応するようにコン
タクト領域の積層体を形成することも可能である。この場合、図３１に示すように下層側
積層体８３と中層側積層体８４との間及び中層側積層体８４と上層側積層体８５との間に
シリコン酸化膜等を含むストッパー層２６を形成すればよい。ストッパー層２６はアルミ
ナやハフニウムオキサイドでも良い。
本実施形態に係る半導体装置によれば、コンタクト領域中の階段構造部を三箇所に形成
するため、各積層体の階段構造部の最下段と最上段の高さの差を第２の実施形態よりもさ
らに小さくすることが可能となる。よってコンタクト電極の形成が容易になる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
１ メモリセル領域
２ センスアンプ
３ ロウデコーダ
４ 第１のコンタクト領域
５ 第２のコンタクト領域
６ 周辺回路領域
９ コンタクト領域
１０ 基板
２０ チャネルボディ
２１、２５、２５‘、３０ 絶縁層
２２ 導電層
２７ａ 第１のメモリホール
２７ｂ 第２のメモリホール
２７ メモリホール
３１ ブロック絶縁膜
３２ 電荷蓄積層
３３ トンネル絶縁膜
３５、３６ ゲート絶縁膜
４１、８１、８３ 下層側積層体
４２、７１、７３ 第１階段構造部
５１、８２、８５ 上層側積層体
５２、７２、７４ 第２階段構造部
５０ コンタクトホール
５５ コンタクト電極
６０ 層間絶縁膜
７５ 第３階段構造部
８４ 中層側積層体

Claims (10)

  1. 下地に接し前記下地上に交互に積層された絶縁層及び導電層を有し、前記導電層の端部
    が階段状に加工された第１階段部を有する第１積層体と、
    前記下地に接し前記下地及び前記第１積層体上に交互に積層された絶縁層及び導電層を
    有し、前記導電層の端部が階段状に加工され前記第１階段部と間隔を有して設けられた第
    ２階段部を有する第２積層体と、
    を具備する半導体装置。
  2. 前記第１階段部及び前記第２階段部に位置する導電層にそれぞれ設けられ、上層配線に
    接続される電極と、
    前記第１積層体、前記第２積層体及び前記電極の全体を覆う絶縁層と、
    を更に具備する請求項１に記載の半導体装置。
  3. 前記第１階段部及び前記第２階段部との間にはメモリセル領域が位置することを特徴と
    する請求項１または２に記載の半導体装置。
  4. 前記第１階段部及び前記第２階段部はメモリセル領域に対して同方向に位置することを
    特徴とする請求項１または２に記載の半導体装置。
  5. 前記下地に接し前記下地及び前記第１積層体上に交互に積層された絶縁層及び導電層を
    有し、前記導電層の端部が階段状に加工され前記第１階段部及び前記第２階段部と間隔を
    有して設けられた第３階段部を有する第３積層体と、
    を更に具備する請求項１または２または４のいずれか１項に記載の半導体装置。
  6. 前記下地は基板であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体
    装置。
  7. 前記下地は絶縁層または導電層であることを特徴とする請求項１乃至５のいずれか１項
    に記載の半導体装置。
  8. 前記第１積層体の最下段の導電層と前記下地との最短距離は、前記第２積層体の最下段
    の導電層と前記下地との最短距離と等しいことを特徴とする請求項１乃至７のいずれか１
    項に記載の半導体装置。
  9. 前記第２積層体の少なくとも一部は、前記下地に対して垂直に位置することを特徴とす
    る請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記間隔は前記第２積層体の膜厚以上の長さを有することを特徴とする請求項１乃至９
    のいずれか１項に記載の半導体装置。
JP2016169208A 2016-08-31 2016-08-31 半導体装置 Pending JP2018037513A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016169208A JP2018037513A (ja) 2016-08-31 2016-08-31 半導体装置
US15/444,264 US10115627B2 (en) 2016-08-31 2017-02-27 Semiconductor device
US16/135,686 US11004731B2 (en) 2016-08-31 2018-09-19 Semiconductor device
US17/227,609 US11848228B2 (en) 2016-08-31 2021-04-12 Semiconductor device
US18/498,453 US20240063056A1 (en) 2016-08-31 2023-10-31 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016169208A JP2018037513A (ja) 2016-08-31 2016-08-31 半導体装置

Publications (1)

Publication Number Publication Date
JP2018037513A true JP2018037513A (ja) 2018-03-08

Family

ID=61243360

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016169208A Pending JP2018037513A (ja) 2016-08-31 2016-08-31 半導体装置

Country Status (2)

Country Link
US (4) US10115627B2 (ja)
JP (1) JP2018037513A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11296108B2 (en) 2019-02-05 2022-04-05 Kioxia Corporation Semiconductor memory device and manufacturing method of semiconductor memory device
US20220181347A1 (en) * 2020-12-07 2022-06-09 Macronix International Co., Ltd. Memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102467452B1 (ko) * 2017-10-13 2022-11-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2020035977A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
KR102648581B1 (ko) * 2019-01-16 2024-03-18 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2021040028A (ja) * 2019-09-03 2021-03-11 キオクシア株式会社 半導体記憶装置、及び半導体記憶装置の製造方法
JP2021052084A (ja) * 2019-09-25 2021-04-01 キオクシア株式会社 半導体記憶装置
CN111106122A (zh) * 2019-11-25 2020-05-05 长江存储科技有限责任公司 一种半导体结构及其制作方法
CN111192878B (zh) * 2020-01-07 2021-05-25 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
WO2022032469A1 (en) * 2020-08-11 2022-02-17 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof
US11563027B2 (en) * 2020-09-09 2023-01-24 Micron Technology, Inc. Microelectronic devices with tiered decks of differing pillar density and related methods and systems

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713830B2 (en) 2001-03-19 2004-03-30 Canon Kabushiki Kaisha Magnetoresistive element, memory element using the magnetoresistive element, and recording/reproduction method for the memory element
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP5388537B2 (ja) 2008-10-20 2014-01-15 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2011014666A (ja) 2009-07-01 2011-01-20 Toshiba Corp 半導体装置及びその製造方法
JP2011100921A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 半導体装置及びその製造方法
KR102003526B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20140028968A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR102024723B1 (ko) * 2013-01-02 2019-09-24 삼성전자주식회사 3차원 반도체 장치
US8759217B1 (en) * 2013-01-07 2014-06-24 Macronix International Co., Ltd. Method for forming interlayer connectors to a stack of conductive layers
US9165823B2 (en) * 2013-01-08 2015-10-20 Macronix International Co., Ltd. 3D stacking semiconductor device and manufacturing method thereof
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9041090B2 (en) * 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
KR102084725B1 (ko) * 2013-09-09 2020-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9196628B1 (en) * 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors
JP6472952B2 (ja) 2014-06-03 2019-02-20 マクロニクス インターナショナル カンパニー リミテッド 階段状サブスタック層間コネクタを有する３ｄ積層ｉｃデバイス
US9780102B2 (en) * 2014-11-07 2017-10-03 Micron Technology, Inc. Memory cell pillar including source junction plug
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
KR20170014757A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US10186520B2 (en) * 2015-09-11 2019-01-22 Toshiba Memory Corporation Semiconductor memory devices including a memory cell array and stepped wiring portions, and manufacturing methods thereof
US9818759B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9941209B2 (en) * 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US10546871B2 (en) * 2016-03-23 2020-01-28 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
JP2017195275A (ja) * 2016-04-20 2017-10-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US9691786B1 (en) * 2016-04-29 2017-06-27 Kabushiki Kaisha Toshiba Semiconductor memory device
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
US10008570B2 (en) * 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10381362B1 (en) * 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
CN109155319B (zh) * 2018-08-08 2019-09-10 长江存储科技有限责任公司 存储器件以及形成存储器件的方法
US10665469B2 (en) * 2018-09-11 2020-05-26 Micron Technology, Inc. Arrays of elevationally-extending strings of memory cells and methods used in forming an array of elevationally-extending strings of memory cells
US10700078B1 (en) * 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
US10923498B2 (en) * 2019-04-25 2021-02-16 Sandisk Technologies Llc Three-dimensional memory device containing direct source contact structure and methods for making the same
US10872899B2 (en) * 2019-05-07 2020-12-22 Sandisk Technologies Llc Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11296108B2 (en) 2019-02-05 2022-04-05 Kioxia Corporation Semiconductor memory device and manufacturing method of semiconductor memory device
US20220181347A1 (en) * 2020-12-07 2022-06-09 Macronix International Co., Ltd. Memory device
US11825654B2 (en) * 2020-12-07 2023-11-21 Macronix International Co., Ltd. Memory device

Also Published As

Publication number Publication date
US20210233804A1 (en) 2021-07-29
US20190019723A1 (en) 2019-01-17
US11848228B2 (en) 2023-12-19
US20180061701A1 (en) 2018-03-01
US10115627B2 (en) 2018-10-30
US11004731B2 (en) 2021-05-11
US20240063056A1 (en) 2024-02-22

Similar Documents

Publication Publication Date Title
JP2018037513A (ja) 半導体装置
US20200273869A1 (en) Semiconductor memory device including a substrate, various interconnections, semiconductor member, charge storage member and a conductive member
US10134672B2 (en) Semiconductor memory device having a stepped structure and contact wirings formed thereon
US9515023B2 (en) Multilevel contact to a 3D memory array and method of making thereof
US20140027838A1 (en) Semiconductor device and method for manufacturing the same
JP4455615B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2013258360A (ja) 半導体装置の製造方法及び半導体装置
TWI634653B (zh) 半導體記憶體裝置及其製造方法
KR20170044418A (ko) 반도체 장치 및 그 제조방법
JP2010027870A (ja) 半導体記憶装置及びその製造方法
JP2013131580A (ja) 半導体装置及びその製造方法
TW201803088A (zh) 半導體裝置及其製造方法
JP2013065636A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20130044713A (ko) 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
JP6226788B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US9006903B2 (en) Semiconductor memory device, memory system including the same and method of manufacturing the same
US10475806B2 (en) Semiconductor memory device including stacked body with conductivity and insulating members and method for manufacturing the same
US20130248975A1 (en) Non-volatile semiconductor memory device and its manufacturing method
JP2013098391A (ja) 不揮発性半導体記憶装置
TW201717362A (zh) 半導體記憶裝置及其製造方法
US20160268291A1 (en) Semiconductor device and manufacturing method of semiconductor device
US9219071B1 (en) Semiconductor device
TW201639083A (zh) 記憶裝置及其製造方法
JP2022143319A (ja) 半導体装置およびその製造方法
JP2024038870A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170531

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20170821

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180907

RD07 Notification of extinguishment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7427

Effective date: 20180907