CN112750837B - 包含阶梯结构的微电子装置以及相关存储器装置和电子系统 - Google Patents

包含阶梯结构的微电子装置以及相关存储器装置和电子系统 Download PDF

Info

Publication number
CN112750837B
CN112750837B CN202011089954.6A CN202011089954A CN112750837B CN 112750837 B CN112750837 B CN 112750837B CN 202011089954 A CN202011089954 A CN 202011089954A CN 112750837 B CN112750837 B CN 112750837B
Authority
CN
China
Prior art keywords
structures
conductive
contact
horizontally
horizontal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011089954.6A
Other languages
English (en)
Other versions
CN112750837A (zh
Inventor
罗双强
李旋
余佩霞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112750837A publication Critical patent/CN112750837A/zh
Application granted granted Critical
Publication of CN112750837B publication Critical patent/CN112750837B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请案涉及包含阶梯结构的微电子装置以及相关存储器装置和电子系统。微电子装置包括堆叠结构、至少一个阶梯结构、接触结构和支撑结构。所述堆叠结构包括布置于层次中的竖直交替的导电结构和绝缘结构，所述层次中的每一个分别包括所述导电结构中的一个和所述绝缘结构中的一个。所述至少一个阶梯结构处于所述堆叠结构内并且具有包括所述层次中的至少一些的边缘的台阶。所述接触结构处于所述至少一个阶梯结构的所述台阶上。所述支撑结构沿第一水平方向与所述接触结构水平交替并且竖直延伸穿过所述堆叠结构。所述支撑结构具有长椭圆形水平横截面形状。还描述额外微电子装置、存储器装置和电子系统。

Description

包含阶梯结构的微电子装置以及相关存储器装置和电子系统
优先权要求
本申请案主张2019年10月29日申请的标题为“包含阶梯结构的微电子装置以及相关存储器装置和电子系统(Microelectronic Devices Including StaircaseStructures,and Related Memory Devices and Electronic Systems)”的美国专利申请案第16/667,704号的申请日的权益。
技术领域
在各种实施例中，本公开大体上涉及微电子装置设计和制作领域。更具体地，本公开涉及包含阶梯结构的微电子装置以及相关存储器装置和电子系统。
背景技术
微电子行业的持续目标是增加例如非易失性存储器装置(例如，NAND快闪存储器装置)的存储器装置的存储器密度(例如，每存储器裸片的存储器单元数目)。增加非易失性存储器装置中的存储器密度的一种方式是利用竖直存储器阵列(也被称作“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含延伸穿过包含导电结构和介电材料层次的一或多个叠组(例如，堆叠结构)中的开口的竖直存储器串。每一竖直存储器串可包含与竖直堆叠式存储器单元的串联组合串联耦合的至少一个选择装置。相比于具有常规平面(例如，二维)晶体管布置的结构，此配置准许通过在裸片上朝上(例如，竖直)构建阵列来使更多数目的开关装置(例如，晶体管)位于裸片区域的单元(即，所消耗的有源表面的长度和宽度)中。
竖直存储器阵列架构大体上包含存储器装置的叠组(例如，堆叠结构)的层次的导电结构与存取线(例如，字线)之间的电连接，使得可唯一地针对写入、读取或擦除操作来选择竖直存储器阵列的存储器单元。一种形成这类电连接的方法包含在存储器装置的叠组的层次的边缘(例如，水平端)形成所谓的“阶梯”(或“阶梯式”)结构。阶梯结构包含界定导电结构的接触区的个别“台阶”，导电接触结构可定位在所述接触区上以提供对导电结构的电存取。
随着竖直存储器阵列技术的进步，通过形成存储器装置提供增加的存储器密度以展现多个叠组(例如，双叠组)配置。举例来说，在一个常规双叠组配置中，一些竖直存储器串位于上部叠组(例如，上部堆叠结构)中，且额外竖直存储器串位于在上部叠组之下的下部叠组(例如，下部堆叠结构)中。上部叠组的竖直存储器串可电耦合到下部叠组的额外竖直存储器串(例如，借助于导电互连结构)，或上部叠组的竖直存储器串可与下部叠组的额外竖直存储器串电隔离(例如，借助于中间介电材料)。令人遗憾的是，随着特征包装密度增加和对形成错误的容限减小，常规叠组配置会造成非所要缺陷(例如，字线厚度变化、字线弯曲、字线弓曲、字线接触穿通现象)和电流泄漏(例如，字线电流泄漏)，这可削弱所要存储器装置性能、可靠性和耐久性。
因此，持续需要新的微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)配置来促进存储器密度增加，同时缓解常规微电子装置配置的问题，并且持续需要包含新微电子装置配置的新电子系统。
发明内容
在一些实施例中，一种微电子装置包括堆叠结构、至少一个阶梯结构、接触结构和支撑结构。所述堆叠结构包括布置于层次中的竖直交替的导电结构和绝缘结构，所述层次中的每一个分别包括所述导电结构中的一个和所述绝缘结构中的一个。所述至少一个阶梯结构处于所述堆叠结构内并且具有包括所述层次中的至少一些的边缘的台阶。所述接触结构处于所述至少一个阶梯结构的所述台阶上。所述支撑结构沿第一水平方向与所述接触结构水平交替并且竖直延伸穿过所述堆叠结构。所述支撑结构具有长椭圆形水平横截面形状。
在额外实施例中，一种微电子装置包括堆叠结构、至少一个阶梯结构、接触结构和支撑结构。所述堆叠结构包括层次，所述层次各自包括至少一个导电结构和与所述至少一个导电结构竖直相邻的至少一个绝缘结构。所述至少一个阶梯结构具有包括所述层次中的至少一些的水平端的台阶。所述接触结构与所述阶梯结构的所述台阶物理接触。所述接触结构中的至少一些沿第一方向与彼此水平地偏移。所述支撑结构沿正交于所述第一方向的第二方向水平地插入于所述接触结构之间并且竖直延伸穿过所述堆叠结构。
在另外的实施例中，一种存储器装置包括堆叠结构、阶梯结构、源极层次、接触结构、支撑结构、数据线、竖直延伸的存储器单元串的阵列、导电线和控制装置。所述堆叠结构包括布置于层次中的竖直交替的导电结构和绝缘结构，所述层次中的每一个分别包括所述导电结构中的至少一个和所述绝缘结构中的至少一个。所述阶梯结构具有包括所述堆叠结构的所述层次中的至少一些的边缘的台阶。所述源极层次位于所述堆叠结构之下并且包括源极板，以及通过介电材料与彼此和所述源极板水平地间隔开的离散导电结构。所述接触结构处于所述阶梯结构的所述台阶上。所述支撑结构水平处于所述接触结构之间并且竖直延伸穿过所述堆叠结构以到达所述源极层次的所述离散导电结构。所述数据线位于所述堆叠结构之上。所述竖直延伸的存储器单元串的阵列延伸穿过所述堆叠结构并且电连接到所述源极板和所述数据线。所述导电线电连接到所述接触结构。所述控制装置竖直位于所述源极层次之下并且处于所述竖直延伸的存储器单元串的阵列的水平边界内，所述控制装置电耦合到所述源极板、所述数据线和所述导电线。
在另外其它实施例中，一种电子系统包括输入装置、输出装置、以可操作方式耦合到所述输入装置和所述输出装置的处理器装置，以及以可操作方式耦合到所述处理器装置的存储器装置。所述存储器装置包括至少一个微电子装置结构，所述微电子装置结构包括：堆叠结构，其包括层次，所述层次各自包括导电结构和与所述导电结构竖直相邻的介电结构；阶梯结构，其处于所述堆叠结构内并且展示包括所述层次中的至少一些的边缘的台阶；源极层次，其竖直位于所述堆叠结构下方并且包括：源极结构；和离散导电结构，其与彼此和所述源极结构电隔离；导电接触结构，其处于所述阶梯结构的所述台阶上；和导电支撑柱，其具有长椭圆形水平横截面形状，与所述导电接触结构水平交替并且竖直延伸穿过所述阶梯结构处的所述堆叠结构以到达所述源极层次的所述离散导电结构。
附图说明
图1是根据本公开的实施例的微电子装置结构的简化的部分横截面视图。
图2A是根据本公开的实施例的微电子装置结构的简化的部分俯视图。
图2B是图2A中示出的围绕图2A中描绘的线A1-A1的微电子装置结构的简化的部分横截面视图。
图3A是根据本公开的实施例的微电子装置结构的简化的部分俯视图。
图3B是图3A中示出的围绕图3A中描绘的线A2-A2的微电子装置结构的简化的部分横截面视图。
图4A是根据本公开的实施例的微电子装置结构的简化的部分俯视图。
图4B是图4A中示出的围绕图4A中描绘的线A3-A3的微电子装置结构的简化的部分横截面视图。
图5是根据本公开的实施例的微电子装置的部分剖面透视图。
图6是说明根据本公开的实施例的电子系统的示意性框图。
具体实施方式
以下描述提供具体细节，例如材料成分、形状和大小以便提供对本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解，可在不必采用这些具体细节的情况下实践本公开的实施例。实际上，可结合行业中采用的常规微电子装置制作技术实践本公开的实施例。另外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置，例如3DNAND快闪存储器装置)的完整过程流。下文所描述的结构并不形成完整的微电子装置。下文仅详细地描述理解本公开的实施例所必需的那些过程动作和结构。可由常规制造技术执行形成完整微电子装置的额外动作。
本文中呈现的图式仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。应预期例如由于制造技术和/或公差引起的图式中描绘的形状的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏离。举例来说，说明或被描述为箱形的区可具有粗糙和/或非线性特征，且说明或描述为圆形的区可包含一些粗糙和/或线性特征。此外，所说明的锐角可为圆角，且反之亦然。因此，图中所说明的区在性质上是示意性的，且其形状并不意图说明区的精确形状并且不限制本发明权利要求的范围。附图并不一定按比例绘制。另外，图式之间的共同元件可保留相同数字编号。
如本文中所使用，“存储器装置”是指并包含展示但不限于存储器功能性的微电子装置。
如本文中所使用，术语“竖直”、“纵向”、“水平”和“侧向”是参考结构的主平面且未必由地球的重力场界定。“水平”或“侧向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面是由与结构的其它表面相比具有相对大面积的结构的表面界定。
如本文中所使用，被描述为彼此“相邻”的特征(例如，区、结构、装置)是指并包含位于彼此最邻近(例如，最靠近)处的所公开标识(或身份标识)的特征。不匹配“相邻”特征的所公开标识(或身份标识)的额外特征(例如，额外区、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可定位成直接彼此相邻，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接相邻，使得具有除与至少一个“相邻”特征相关联的标识以外的标识的至少一个特征定位于“相邻”特征之间。因此，被描述为彼此“竖直相邻”的特征是指并包含位于彼此竖直最邻近(例如，竖直最靠近)处的所公开标识(或身份标识)的特征。此外，被描述为彼此“水平相邻”的特征是指并包含位于彼此水平最邻近(例如，水平最靠近)处的所公开标识(或身份标识)的特征。
如本文中所使用，例如“在…下方”、“下方”、“下部”、“底部”、“在…上方”、“上部”、“顶部”、“前面”、“后面”、“左侧”、“右侧”等空间相对术语可在本文中出于易于描述的目的而使用以如图中所说明描述一个元件或特征与另一元件或特征的关系。除非另外规定，否则除图式中所描绘的定向之外，空间相对术语还意图涵盖材料的不同定向。举例来说，如果图式中的材料反向，那么被描述为在其它元件或特征“下方”或“之下”或“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“在…下方”可视使用术语的上下文而定涵盖上方和下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且本文中所用的空间相对描述词可相应地进行解释。
如本文中所使用，除非上下文另外明确指示，否则单数形式“一(a/an)”和“所述(the)”意图同样包含复数形式。
如本文中所使用，“和/或”包含所列相关联项中的一或多个的任何和所有组合。
如本文中所使用，术语“被配置成”是指至少一个结构和至少一个设备中的一或多个的为了以预先确定的方式促进所述结构和所述设备中的一或多个的操作的大小、形状、材料成分、定向和布置。
如本文中所使用，词组“耦合到”是指以可操作方式彼此连接例如通过直接欧姆连接或通过间接连接(例如，经由另一结构)电连接的结构。
如本文中所使用，关于给定参数、特性或条件的术语“基本上”意指并包含所属领域的一般技术人员将理解的给定参数、特性或条件符合方差度(如在可接受公差内)的程度。借助于实例，取决于基本上满足的特定参数、性质或条件，参数、性质或条件可满足至少90.0％，至少95.0％，至少99.0％，至少99.9％，或甚至100.0％。
如本文中所使用，关于特定参数的数值的“约”或“大致”包含所属领域的一般技术人员将理解在特定参数的可接受公差内的数值和数值的变化程度。举例来说，关于数值的“约”或“大致”可包含额外数值，所述额外数值处于数值的90.0％到110.0％范围内，例如处于数值的95.0％到105.0％范围内，处于数值的97.5％到102.5％范围内，处于数值的99.0％到101.0％范围内，处于数值的99.5％到100.5％范围内，或处于数值的99.9％到100.1％范围内。
图1是根据本公开的实施例的微电子装置(例如，半导体装置；存储器装置，例如3DNAND快闪存储器装置)的微电子装置结构100的简化的部分横截面视图。微电子装置结构100可例如包括存储器装置(例如，多叠组3D NAND快闪存储器装置，例如双叠组3D NAND快闪存储器装置)的一部分。
如图1中所示，微电子装置结构100包含堆叠结构102，其包含布置于层次108中的导电结构104(例如，存取线板、字线板)和绝缘结构106的竖直交替(例如，在Z方向上)序列。堆叠结构102的层次108中的每一个可包含导电结构104中至少一(1)个与绝缘结构106中的至少一个竖直相邻。堆叠结构102可包含所要数量的层次108。举例来说，堆叠结构102可包含大于或等于十(10)个层次108、大于或等于二十五(25)个层次108、大于或等于五十(50)个层次108、大于或等于一百(100)个层次108、大于或等于一百五十(150)个层次108，或大于或等于两百(200)个层次108的导电结构104和绝缘结构106。
堆叠结构102的层次108的导电结构104可以由至少一种导电材料形成并且包含至少一种导电材料，例如金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co和Ni和Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、导电掺杂半导体材料(例如，、导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))、含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)，或其组合。在一些实施例中，导电结构104由W形成并且包含W。导电结构104中的每一个可分别包含大体均匀分布的至少一种导电材料，或显著不均匀分布的至少一种导电材料。如本文中所使用，术语“均匀分布”意味着材料量不在结构的不同部分(例如，不同水平部分、不同竖直部分)改变。相反地，如本文中所使用，术语“不均匀分布”意指材料量在整个结构的不同部分变化。材料量可在整个结构的不同部分逐步地变化(例如，骤然改变)，或可连续变化(例如，逐渐地改变，例如线性地、抛物线地改变)。在一些实施例中，堆叠结构102的层次108中的每一个的导电结构104中的每一个展现大体均匀分布的导电材料。在额外实施例中，堆叠结构102的层次108中的至少一个的导电结构104中的至少一个展现显著不均匀分布的至少一种导电材料。导电结构104可例如由至少两种不同导电材料的堆叠形成且包含至少两种不同导电材料的堆叠。堆叠结构102的层次108中的每一个的导电结构104可各自为大体平面的，并且可各自展现所要厚度(例如，在Z方向上的竖直高度)。
堆叠结构102的层次108的绝缘结构106可以由至少一种介电材料形成并且包含至少一种介电材料，如至少一种电介质氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅玻璃、硼磷硅玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)和氧化镁(MgOx)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(SiNy))、至少一种介电氮氧化物材料(例如，氮氧化硅(SiOxNy))和至少一种介电碳氧氮化物材料(例如，碳氧氮化硅(SiOxCzNy))中的一或多种。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，SiOx，AlOx，HfOx，NbOx，TiOx，SiNy，SiOxNy，SiOxCzNy)表示含有一个元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，Si、Al、Hf、Nb、Ti)的每一个原子的平均比的材料。由于化学式表示相对原子比和不严格的化学结构，因此绝缘结构106可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文所用，术语“非化学计量化合物”意指并包含具有某一元素组成的化合物，所述元素组成无法由定义明确的自然数的比表示并且违反定比定律和倍比定律。在一些实施例中，绝缘结构106由SiO2形成并且包含SiO2。绝缘结构106中的每一个可分别包含大体均匀分布的至少一种绝缘材料，或显著不均匀分布的至少一种绝缘材料。在一些实施例中，堆叠结构102的层次108中的每一个的绝缘结构106中的每一个展现大体均匀分布的绝缘材料。在额外实施例中，堆叠结构102的层次108中的至少一个的绝缘结构106中的至少一个展现显著不均匀分布的至少一种绝缘材料。绝缘结构106可例如由至少两种不同绝缘材料的堆叠(例如，层合物)形成且包含至少两种不同绝缘材料的堆叠。堆叠结构102的层次108中的每一个的绝缘结构106可各自为大体平面的，且可各自分别展现所要厚度。
堆叠结构102的至少一种下部导电结构104可用作微电子装置结构100的至少一种下部选择栅极(例如，至少一种源极侧选择栅极(SGS))。在一些实施例中，堆叠结构102的竖直最下部层次108的单个(例如，仅一个)导电结构104用作微电子装置结构100的下部选择栅极(例如，SGS)。另外，堆叠结构102的上部导电结构104可用作微电子装置结构100的上部选择栅极(例如，漏极侧选择栅极(SGD))。在一些实施例中，堆叠结构102的竖直最上部层次108的水平相邻导电结构104用作微电子装置结构100的上部选择栅极(例如，SGD)。
继续参考图1，微电子装置结构100可另外包含至少一个阶梯结构110，其包含由层次108的边缘界定的台阶112(例如，接触区)。包含在阶梯结构110中的台阶112的数量可与每一堆叠结构102中的层次108的数量大体相同(例如，相等)或可不同(例如，小于、大于每一堆叠结构102中的层次108的数量)。如图1中所示，在一些实施例中，阶梯结构110的台阶112按次序布置，使得在X方向上彼此直接水平相邻的台阶112对应于堆叠结构102的彼此直接竖直相邻(例如，在Z方向上)的层次108。在额外实施例中，阶梯结构110的台阶112无次序布置，使得阶梯结构110的在X方向上彼此直接水平相邻的至少一些台阶112对应于堆叠结构102的彼此不直接竖直相邻(例如，在Z方向上)的层次108。
微电子装置结构100另外包含物理上且电接触阶梯结构110的台阶112的接触结构114(例如，存取线接触结构、字线接触结构)以提供对堆叠结构102的导电结构104的电接入。接触结构114可以由至少一种导电材料形成并且包含至少一种导电材料，例如金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基于合金、Co和Ni和Fe基合金、Al基合金、Cu基合金、Mg基合金、Ti基合金、钢、低碳钢、不锈钢)、含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)、导电掺杂半导体材料(例如，导电掺杂Si、导电掺杂Ge、导电掺杂SiGe)中的一或多种。接触结构114中的每一个可具有基本上相同的材料成分，或接触结构114中的至少一种与接触结构114中的至少一个其它接触结构可具有不同材料成分。
接触结构114可各自分别展现所要几何配置(例如，尺寸和形状)、所要水平位置(例如，堆叠结构102的台阶112的水平边界内)，以及所要水平间距(例如，相对于彼此，相对于微电子装置结构100的其它组件)。如下文进一步详细描述，可至少部分地基于微电子装置结构100的其它特征(例如，阶梯结构110的台阶112、支撑结构)的几何配置、水平位置和水平间距来选择接触结构114的几何配置、水平位置和水平间距。举例来说，接触结构114可各自分别具有补充微电子装置结构100的其它特征的几何配置、水平位置和水平间距的几何配置、水平位置和水平间距，以便阻碍(例如，显著阻止)(例如，借助于“更换栅极”或“栅极后制”处理动作)在堆叠结构102的层次108的形成期间和/之后的层次变形(例如，层次108的导电结构104的弯曲、翘曲和/或弓曲)和/或层次损坏(例如，阶梯结构110的台阶112处的层次108的导电结构104的接触结构114穿通现象)。接触结构114中的每一个可展现与接触结构114中的每一其它接触结构基本上相同的几何配置(例如，相同尺寸和相同形状)、水平台阶位置(例如，与其相关联的台阶112的区域内的水平位置)和水平间距；或接触结构114中的至少一个可与接触结构114中的至少一个其它接触结构展现不同几何配置(例如，一或多个不同尺寸、不同形状)、不同水平台阶位置和/或不同水平间距。
继续参考图1，微电子装置结构100可另外包含竖直(例如，沿Z方向)位于接触结构114之上的布设层次116(例如，金属化层次)，以及处于接触结构114和布设层次116之间的互连层次118。如下文进一步详细描述，互连层次118和布设层次116可与接触结构114电连通，并且可将接触结构114(并且因此，堆叠结构102的层次108的电耦合到接触结构114的导电结构104)电连接到包含微电子装置结构100的微电子装置(例如，存储器装置)的组件。互连层次118可包含接触(例如，物理上接触、电接触)接触结构114的互连结构120(例如，竖直延伸的导电结构)，且布设层次116可包含接触(例如，物理上接触、电接触)互连结构120的衬垫结构122(例如，水平延伸的导电结构)。在一些实施例中，衬垫结构122电连接到竖直位于微电子装置结构100之下的额外结构和/或装置(例如，后段生产线(BEOL)装置；控制逻辑装置，例如CMOS装置)。
互连结构120和衬垫结构122可以各自分别由至少一种导电材料形成并且包含至少一种导电材料，例如金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co和Ni和Fe基合金、Al基合金、Cu基合金、Mg基合金、Ti基合金、钢、低碳钢、不锈钢)、含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)、导电掺杂半导体材料(例如，导电掺杂Si、导电掺杂Ge、导电掺杂SiGe)中的一或多种。在一些实施例中，互连结构120和衬垫结构122具有彼此基本上相同的材料成分(例如，各自由相同导电材料形成并且包含相同导电材料)。在额外实施例中，互连结构120和衬垫结构122具有彼此不同的材料成分(例如，由彼此不同的导电材料形成并且包含彼此不同的导电材料)。
继续参考图1，微电子装置结构100另外包含水平处于接触结构114之间并且竖直延伸穿过堆叠结构102的支撑结构124(例如，支撑柱)。支撑结构124可以由至少一种导电材料形成并且包含至少一种导电材料，例如金属(例如，W,Ti,Mo,Nb,V,Hf,Ta,Cr,Zr,Fe,Ru,Os,Co,Rh,Ir,Ni,Pa,Pt,Cu,Ag,Au,Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基于合金、Co和Ni和Fe基合金、Al基合金、Cu基合金、Mg基合金、Ti基合金、钢、低碳钢、不锈钢)、含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)、导电掺杂半导体材料(例如，导电掺杂Si、导电掺杂Ge、导电掺杂SiGe)中的一或多种。在一些实施例中，支撑结构124具有彼此基本相同的材料成分(例如，各自由相同导电材料形成并且包含相同导电材料)。另外，如图1中所示，至少一种介电衬里材料126可大体环绕(例如，大体水平且竖直覆盖)支撑结构124中的每一个的侧壁。介电衬里材料126可水平地插入于堆叠结构102的支撑结构124和层次108(包含其导电结构104和绝缘结构106)中的每一个之间。介电衬里材料126可以由以下各项中的一或多个形成并且包含以下各项中的一或多个：至少一种介电氧化物材料(例如，SiOx，磷硅酸盐玻璃、硼硅玻璃、硼磷硅玻璃、氟硅酸盐玻璃、AlOx，HfOx，NbOx，TiOx，ZrOx，TaOx和MgOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)、至少一种介电碳氧氮化物材料(例如，SiOxCzNy)和非晶碳。在一些实施例中，介电衬里材料126包括SiO2。
支撑结构124可在使用所谓的“更换栅极”或“栅极后制”处理动作形成堆叠结构102的层次108的导电结构104期间和/之后充当支撑特征。在更换栅极处理期间，包含绝缘结构106和牺牲结构(例如，可相对于绝缘结构106选择性地蚀刻的额外绝缘结构，例如在绝缘结构106包括介电氧化物结构的情况下的介电氮化物结构)的竖直交替(例如，在Z方向上)序列的初步堆叠结构可经历相对于绝缘结构106选择性地移除(例如，选择性地掘除)每一牺牲结构的至少一部分(例如，全部、不到全部)的材料移除过程。此后，可用导电材料填充通过牺牲结构的经移除部分形成的敞口体积(例如，空隙空间)以形成导电结构104。支撑结构124可阻碍(例如，阻止)在牺牲结构的选择性移除期间和/之后的层次变形(例如，弯曲、翘曲、弓曲)和/或层次损坏(例如，非所要的层次穿通现象)。
支撑结构124可分别水平插入于水平相邻接触结构114之间，并且可分别竖直延伸穿过堆叠结构102的在阶梯结构110的台阶112处或水平邻近处的层次108并到达竖直位于堆叠结构102之下的一或多个层次(例如，源极层次)的一或多个结构。如图1中所示，在一些实施例中，支撑结构124在第一水平方向(例如，X方向)上与接触结构114水平交替。支撑结构124可位于阶梯结构110的水平边界内，且任选地，也可位于阶梯结构110的水平边界外部(例如，支撑结构124中的一些可位于阶梯结构110的水平边界外部但在靠近处)。
支撑结构124可各自分别展现所要几何配置(例如，尺寸和形状)、所要水平位置(例如，堆叠结构102的水平边界阶梯结构110内)，以及所要水平间距(例如，相对于彼此，相对于接触结构114、相对于微电子装置结构100的其它组件)。如下文进一步详细描述，可至少部分地基于微电子装置结构100的其它组件(例如，阶梯结构110的台阶112、接触结构114)的几何配置、水平位置和水平间距来选择支撑结构124的几何配置、水平位置和水平间距。举例来说，支撑结构124可各自分别具有如下几何配置、水平位置和水平间距：准许支撑结构124竖直延伸(例如，在Z方向上)穿过堆叠结构102，并且阻碍(例如，显著阻止)(例如，借助于“更换栅极”或“栅极后制”处理动作)在堆叠结构102的层次108的形成期间和/之后的层次变形(例如，层次108的导电结构104的弯曲、翘曲和/或弓曲)和/或层次损坏(例如，阶梯结构110的台阶112处的层次108的导电结构104的接触结构114穿通现象)。支撑结构124中的每一个可展现与支撑结构124中的每一其它支撑结构基本相同的几何配置(例如，相同尺寸和相同形状)、水平台阶位置(例如，与其相关联的一或多个台阶112的区域内的水平位置)以及水平间距；或支撑结构124中的至少一个可与支撑结构124的至少一些其它支撑结构展现不同几何配置(例如，一或多个不同尺寸、不同形状)、不同水平台阶位置和/或不同水平间距。
继续参考图1，微电子装置结构100可另外包含处于堆叠结构202上或上方的隔离材料128。隔离材料128可覆盖堆叠结构102的阶梯结构110，并且可环绕接触结构114、互连结构120、衬垫结构122、支撑结构124和介电衬里材料126的表面。隔离材料128可展现与其下的至少堆叠结构202(包含其阶梯结构110)的表面形态互补的大体非平面下部竖直边界。
隔离材料128可以至少一种介电材料形成并且包含至少一种介电材料，例如至少一种介电氧化物材料(例如，SiOx，磷硅酸盐玻璃、硼硅玻璃、硼磷硅玻璃、氟硅酸盐玻璃、AlOx，HfOx，NbOx，TiOx，ZrOx，TaOx和MgOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)、至少一种介电碳氧氮化物材料(例如，SiOxCzNy)和非晶碳中的一或多种。隔离材料128可包含大体均匀分布或显著不均匀分布的至少一种介电材料。在一些实施例中，隔离材料128展现大体均匀分布的介电材料。在另外的实施例中，隔离材料128展现显著不均匀分布的至少一种介电材料。隔离材料128可以由例如至少两种不同电介质材料的堆叠(例如，层合物)形成并且包含至少两种不同电介质材料的堆叠(例如，层合物)。在一些实施例中，隔离材料128由SiO2形成并且包含SiO2。
如先前所描述，微电子装置结构100可形成为展现至少接触结构114和其支撑结构124的不同配置，这会阻碍(例如，大体阻止)(例如，借助于“更换栅极”或“栅极后制”处理动作)在堆叠结构102的层次108的形成期间和/之后的层次变形和/或层次损坏。借助于非限制性实例，图2A到4B是根据本公开的实施例的不同微电子装置结构配置的简化的俯视图(图2A、3A和4A)和部分横截面(图2B、3B和4B)视图。下文参考图2A到4B描述的微电子装置结构可各自分别展现与微电子装置结构100的先前所述的特征(例如，堆叠结构102，包含导电结构104的层次108和绝缘结构106；阶梯结构110，包含台阶112；接触结构114；支撑结构124；介电衬里材料126；互连结构120；衬垫结构122；隔离材料128)大体上类似的特征(例如，结构、材料、区)。然而，下文参考图2A到4B描述的微电子装置结构可展现其接触结构和支撑结构的不同水平配置(例如，不同水平形状、不同水平大小、不同水平位置)，这可用于阻碍在形成其层次(与层次108(图1)对应并且大体上类似)期间和/之后的层次变形和/或层次损坏。贯穿图2A到4B和下文的相关联描述，用以100递增的类似元件符号指代与微电子装置结构100(图1)的特征功能上类似的特征(例如，结构、材料、区)。在图2A到4B中并未示出先前参考图1描述的全部特征。然而，除非下文另外描述，否则应理解，包含在先前参考图1描述的微电子装置结构100中的特征(和特征配置)也包含在下文参考图2A到4B描述的微电子装置结构中。另外，为避免重复，不会在本文中详细地描述图2A到4B中示出的全部特征。而是，除非下文另外描述，否则贯穿图2A到4B，标示为是先前所述的特征的参考编号的100增量的参考编号的特征(不管先前所述的特征是在当前段落之前首先描述，还是在当前段落之后首先描述)将理解为大体上类似于先前所述的特征。
图2A是根据本公开的实施例的微电子装置结构200的部分俯视图。图2B是图2A中示出的围绕图2A中描绘的线A1-A1的微电子装置结构200的一部分的简化的部分横截面视图。为了清楚和易于理解图式和相关描述起见，图2A和2B中的一个中描绘的微电子装置结构200的全部特征(例如，结构、材料、区)不会都在图2A和2B中的另一个描绘。举例来说，不会在图2A和2B中的每一个中都示出微电子装置结构200的竖直位于微电子装置结构200的其它特征之上或竖直位于微电子装置结构200的其它特征之下的一些特征，以便提供其它特征的更清晰视图。
参考图2A，可通过狭槽230分割微电子装置结构200的堆叠结构202(对应于堆叠结构102(图1))。狭槽230可沿第一水平方向(例如，X方向)平行延伸，并且可沿正交于第一水平方向的第二水平方向(例如，Y方向)将堆叠结构202分隔(例如，划分)成多个块232。狭槽230可竖直延伸以基本上完全穿过堆叠结构202。狭槽230可例如用于通过所谓的“更换栅极”或“栅极后制”处理动作形成堆叠结构202的导电结构204(图2B)(对应于导电结构104(图1))。如图2A中所示，狭槽230可填充有隔离材料228。
接触结构214可各自分别提供于微电子装置结构200的台阶212中的一个上或上方的所要水平方位(例如，沿X方向和Y方向)处。如图2A中所示，在一些实施例中，每一接触结构214分别大体上水平位于微电子装置结构200的台阶212中的一个的中心。举例来说，对于微电子装置结构200的每一块232，与块232相关联(例如，在其水平边界内)的接触结构214可沿X方向和Y方向大体水平位于块232的阶梯结构210的台阶212的中心。在额外实施例中，接触结构214中的一或多个分别从与其相关联的台阶212的水平中心水平偏移(例如，沿X方向和/或沿Y方向)。举例来说，对于微电子装置结构200的块232中的一或多个，与块232相关联的接触结构214中的至少一个(例如，全部、不到全部)可沿Y方向从上面有接触结构214的台阶212的水平中心水平地偏移。作为另一实例，对于微电子装置结构200的块232中的一或多个，与块232相关联的接触结构214中的至少一个(例如，全部、不到全部)可沿X方向从上面有接触结构214的台阶212的水平中心水平地偏移。
接触结构214可各自分别展现所要水平横截面形状。如图2A中所示，在一些实施例中，接触结构214中的每一个展现大体圆形的水平横截面形状。在额外实施例中，接触结构214中的一或多个(例如，每一个)展现非圆形横截面形状，例如长椭圆形横截面形状、椭圆形横截面形状、正方形横截面形状、矩形横截面形状、泪滴状横截面形状、半圆形横截面形状、墓碑状横截面形状、新月状横截面形状、三角形横截面形状、风筝状横截面形状和不规则横截面形状中的一或多个。另外，接触结构214中的每一个可展现基本上相同的水平横截面尺寸(例如，基本上相同的水平直径)，或接触结构214中的至少一个可与接触结构214中的至少一个其它接触结构展现一或多个不同的水平横截面尺寸(例如，不同水平直径)。在一些实施例中，全部接触结构214展现基本上相同的水平横截面尺寸。
继续参考图2A，微电子装置结构200的堆叠结构202的台阶212上的接触结构214中的一些可彼此水平对准。举例来说，在微电子装置结构200的个别(例如，单个)块232的水平边界内(且因此，微电子装置结构200的块232内的彼此不同的竖直位置处的台阶212上)的彼此水平相邻(例如，沿X方向)的至少一些(例如，全部)接触结构214可与彼此大体上对准(例如，沿Y方向)。在一些实施例中，与彼此相同的块232相关联(例如，在其水平边界内)的全部接触结构214的水平中心沿Y方向与彼此大体上对准，如由在图2A中沿X方向水平地延伸的幻线B1-B1所描绘。在额外实施例中，与彼此相同的块232相关联(例如，在其水平边界内)的至少一些(例如，全部)接触结构214的水平中心沿Y方向从彼此偏移(例如，未对准)。作为另一实例，沿Y方向彼此水平相邻(并且因此，在微电子装置结构200的不同块232内的彼此大体相同的竖直位置处的台阶212上)的至少一些(例如，全部、不到全部)接触结构214可沿X方向与彼此大体对准。另外，参考图2B，接触结构214可各自分别沿Y方向大体水平地以内连结构220和与其以操作方式相关联的衬垫结构222(例如，与其电连接)的水平中心为中心。在额外实施例中，接触结构214中的一或多个(例如，每一个)的水平中心可沿Y方向从内连线结构220和与其以操作方式相关联(例如，与其电连接)的衬垫结构222中的一或多个的水平中心水平地偏移。
返回参考图2A，支撑结构224可各自分别提供于相对于接触结构214的所要水平方位(例如，沿X方向和Y方向)处。与微电子装置结构200的个别块232相关联(例如，在其水平边界内)的支撑结构224可沿X方向和与块232相关联的接触结构214水平交替和间隔开。在一些实施例中，对于微电子装置结构200的每一块232，与块232相关联的每一支撑结构224沿X方向绕水平相邻台阶212的相邻边界大体水平地居中；且沿Y方向绕块232的台阶212的水平中心线大体水平地居中。在额外实施例中，对于微电子装置结构200的一或多个块232，与块232相关联的至少一个支撑结构224沿X方向从水平相邻台阶212的相邻边界水平地偏移。举例来说，支撑结构224的大部分(例如，大于50％，例如大于或等于60％，大于或等于70％或大于或等于80％)可位于水平相邻台阶212中的一个的水平边界内，且支撑结构224的小部分(例如，小于50％，例如小于或等于40％，小于或等于30％或小于或等于20％)可位于水平相邻台阶212中的另一个的水平边界内。在另外的实施例中，对于微电子装置结构200的一或多个块232，与块232相关联的至少一个支撑结构224的水平中心沿Y方向从块232的台阶212的水平中心线水平地偏移。举例来说，支撑结构224可定位成和与块232的第二相对侧水平相邻的另一狭槽230相比更靠近与块232的第一侧水平相邻的一个狭槽230。
如图2A中所示，支撑结构224可各自分别展示长椭圆形水平横截面形状。所述长椭圆形水平横截面形状可例如包含两(2)个大体半圆形区，以及在两(2)个大体半圆形区之间水平延伸的大体矩形区。在额外实施例中，支撑结构224中的一或多个展现不同的长椭圆形水平横截面形状(例如，卵形水平横截面形状、矩形水平横截面形状、墓碑状水平横截面形状、风筝状横截面形状、不规则横截面形状)。支撑结构224沿第一水平方向(例如，X方向)的水平尺寸(例如，宽度)可小于支撑结构224沿第二水平方向(例如，Y方向)的另一水平尺寸(例如，长度)。举例来说，在与微电子装置结构200的个别块232相关联(例如，在其水平边界内)的水平相邻接触结构214之间，单个(例如，仅一个)支撑结构224可沿Y方向跨与水平相邻接触结构214接触的水平相邻台阶212的沿Y方向的水平尺寸(例如，长度)的大部分(例如，大于50％，例如大于或等于60％，大于或等于70％或大于或等于80％)水平延伸。支撑结构224中的每一个可展现大体相同的水平横截面尺寸(例如，沿X方向大体相同的宽度、沿Y方向大体相同的长度)，或支撑结构224中的至少一个可与支撑结构224中的至少一个其它支撑结构展现一或多个不同的水平横截面尺寸(例如，沿X方向不同的宽度、沿Y方向不同的长度)。在一些实施例中，全部支撑结构224展现大体相同的水平横截面尺寸。
继续参考图2A，微电子装置结构200的支撑结构224中的一些可与彼此水平对准。举例来说，在微电子装置结构200的个别(例如，单个)块232的水平边界内彼此水平相邻(例如，沿X方向)的至少一些(例如，全部)支撑结构224可与彼此(例如，沿Y方向)大体上对准。在一些实施例中，与彼此相同的块232相关联(例如，在其水平边界内)的全部支撑结构224中心水平中心沿Y方向与彼此大体上对准，如在图2A中沿X方向水平延伸的幻线B1-B1所描绘。如图2A中所示，在一些实施例中，与彼此相同的块232相关联的支撑结构224还和与块232相关联的接触结构214大体对准(例如，沿Y方向)。在额外实施例中，与彼此相同的块232相关联(例如，在其水平边界内)的至少一些(例如，全部)接触结构214的水平中心沿Y方向与彼此偏移(例如，未对准)和/或沿Y方向从至少一些接触结构214的水平中心偏移。作为另一实例，沿Y方向彼此水平相邻(并且因此，在微电子装置结构200的彼此不同的块232内)的至少一些(例如，全部、不到全部)支撑结构224可沿X方向与彼此大体上对准。
图3A是根据本公开的实施例的微电子装置结构300的部分俯视图。图3B是图3A中示出的围绕图3A中描绘的线A2-A2的微电子装置结构300的一部分的简化的部分横截面视图。为了清楚和易于理解图式和相关描述起见，图3A和3B中的一个中描绘的微电子装置结构300的全部特征(例如，结构、材料、区)不会都在图3A和3B中的另一个描绘。举例来说，不会在图3A和3B中的每一个中都示出微电子装置结构300的竖直位于微电子装置结构300的其它特征之上或竖直位于微电子装置结构300的其它特征之下的一些特征，以便提供其它特征的更清晰视图。
接触结构314可各自分别提供于微电子装置结构300的台阶312中的一个上或上方的所要水平方位(例如，沿X方向和Y方向)处。如图3A中所示，对于微电子装置结构300的块332中的一或多个(例如，每一个)，接触结构314中的与块332相关联(例如，在其水平边界内)的至少一些(例如，每一个)沿Y方向的水平位置可不同于接触结构314的与块332相关联的至少一些(例如，每一个)其它接触结构沿Y方向的水平位置。举例来说，与个别(例如，单个)块332关联的接触结构314可从相对更邻近与块332水平相邻的个别狭槽330的水平位置逐渐移位到相对更远离个别狭槽330的其它水平位置(例如，实际更邻近块332的台阶312的沿Y方向的水平中心的其它水平位置)。在一些实施例中，接触个别块332的竖直上相对较高台阶312的接触结构314定位成比接触块332的竖直上相对较低台阶312的接触结构314水平上相对更靠近与块332水平相邻的个别狭槽330。与微电子装置结构300的个别块332相关联的每一接触结构314可具有和与个别块332相关联的每一其它接触结构314不同的沿Y方向的水平位置，或与个别块332相关联的至少一个(而非全部)接触结构314可具有沿Y方向和与个别块332相关联的至少一个(而非全部)其它接触结构314大体相同的水平位置。另外，对于微电子装置结构300的块332的一或多个(例如，每一个)，与块332相关联的接触结构314可沿X方向大体水平地位于块332的台阶312的中心上。在额外实施例中，对于微电子装置结构300的块332中的一或多个(例如，每一个)，与块332相关联的接触结构314中的至少一个(例如，全部、不到全部)沿X方向从上面有接触结构314的台阶312的水平中心水平地偏移。
接触结构314可各自分别展现所要水平横截面形状和所要水平横截面尺寸。接触结构314的水平横截面形状和水平横截面尺寸可大体上类似于先前参考图2A描述的接触结构214的水平横截面形状和水平横截面尺寸。
继续参考图3A，与微电子装置结构300相关联的个别(例如，单个)块332的至少一些(例如，全部)接触结构314可沿Y方向彼此水平地偏移。举例来说，在块332的水平边界内(并且因此，在块332内的彼此不同的竖直位置处的台阶312上)沿X方向彼此水平相邻的接触结构314的水平中心可沿Y方向彼此偏移，如由在图3A中沿X方向水平地延伸的幻线B2-B2所描绘。在额外实施例中，与彼此相同的块332相关联的至少一些(而非全部)接触结构314的水平中心沿Y方向与彼此大体上对准。如图3A中所示，与个别块332相关联的至少一个支撑结构324沿Y方向和与块332相关联的至少两个水平相邻(例如，沿X方向)接触结构314大体对准。另外，沿Y方向彼此水平相邻(并且因此，在微电子装置结构300的不同块332内的彼此大体相同的竖直位置处的台阶312上)的至少一些(例如，全部、不到全部)接触结构314可沿X方向与彼此大体上对准。另外，参考图3B，接触结构314中的一或多个(例如，每一个)的水平中心可沿Y方向从互连结构320和与其以操作方式相关联(例如，与其电连接)的衬垫结构322中的一或多个的水平中心水平地偏移。在一些实施例中，衬垫结构322的水平尺寸(例如，长度)沿Y方向相对于衬垫结构222(图2B)的沿Y方向的水平尺寸(例如，长度)为细长型，以适应接触结构314的沿Y方向的水平位置。
返回参考图3A，支撑结构324可各自分别提供于相对于接触结构314的所要水平方位(例如，沿X方向和Y方向)处。如图3A中所示，微电子装置结构300的个别块332可包含沿Y方向彼此水平相邻的成对支撑结构324。成对支撑结构324可沿X方向和与块232相关联的接触结构314水平地交替并且间隔开。在一些实施例中，对于微电子装置结构300的每一个别块332，沿Y方向彼此水平相邻的支撑结构324沿X方向大体水平地位于水平相邻台阶312的相邻边界的中心。在额外实施例中，对于微电子装置结构300的一或多个块332，沿Y方向彼此水平相邻的至少一些支撑结构324沿X方向从水平相邻台阶312的相邻边界水平地偏移。举例来说，支撑结构324的大部分(例如，大于50％，例如大于或等于60％，大于或等于70％或大于或等于80％)可位于水平相邻台阶312中的一个的水平边界内，且支撑结构324的小部分(例如，小于50％，例如小于或等于40％，小于或等于30％或小于或等于20％)可位于水平相邻台阶312中的另一个的水平边界内。如图3A中所示，对于微电子装置结构300的个别块332，与块332相关联的支撑结构324的水平中心沿Y方向从块332的台阶312的水平中心线水平地偏移。
支撑结构324可各自分别展现所要水平横截面形状。如图3A中所示，在一些实施例中，支撑结构324中的每一个展现大体圆形水平横截面形状。在额外实施例中，支撑结构324中的一或多个(例如，每一个)展现非圆形横截面形状，例如长椭圆形横截面形状、椭圆形横截面形状、正方形横截面形状、矩形横截面形状、泪滴状横截面形状、半圆形横截面形状、墓碑状横截面形状、新月状横截面形状、三角形横截面形状、风筝状横截面形状和不规则横截面形状中的一或多个。另外，支撑结构324中的每一个可展现基本上相同的水平横截面尺寸(例如，基本上相同的水平直径)，或支撑结构324中的至少一个可与支撑结构324中的至少一个其它接触结构展现一或多个不同的水平横截面尺寸(例如，不同水平直径)。在一些实施例中，全部支撑结构324展现基本上相同的水平横截面尺寸。
继续参考图3A，微电子装置结构300的支撑结构324中的一些可与彼此水平对准。举例来说，在微电子装置结构200的个别块332的水平边界内沿Y方向彼此水平相邻的至少一些(例如，全部)支撑结构324可沿X方向与彼此大体上对准。作为另一实例，在微电子装置结构300的个别块332的水平边界内沿X方向彼此水平相邻的至少一些(例如，全部)支撑结构324可沿Y方向与彼此大体上对准。另外，沿Y方向彼此水平相邻并且在微电子装置结构300的彼此不同的块332内的至少一些(例如，全部、不到全部)支撑结构324可沿X方向与彼此大体上对准。
图4A是根据本公开的实施例的微电子装置结构400的部分俯视图。图4B是图4A中示出的围绕图4A中描绘的线A2-A2的微电子装置结构400的一部分的简化的部分横截面视图。为了清楚和易于理解图式和相关描述起见，图4A和4B中的一个中描绘的微电子装置结构400的全部特征(例如，结构、材料、区)不会都在图4A和4B中的另一个描绘。举例来说，不会在图4A和4B中的每一个中都示出微电子装置结构400的竖直位于微电子装置结构400的其它特征之上或竖直位于微电子装置结构400的其它特征之下的一些特征，以便提供其它特征的更清晰视图。
如图4A所示，微电子装置结构400可与微电子装置结构300(图3A)大体上类似，不同之处在于微电子装置结构400的个别块432可包含沿X方向彼此相同的水平位置处的多个接触结构414。举例来说，微电子装置结构400的个别块432可包含沿Y方向彼此水平相邻的成对接触结构414。成对接触结构414可沿X方向与沿Y方向彼此水平相邻的成对支撑结构424水平地交替。另外，与块432相关联的接触结构414中的至少一些(例如，每一个)沿Y方向的水平位置可不同于与块432相关联的接触结构414中的至少一些(例如，每一个)其它接触结构沿Y方向的水平位置。举例来说，与个别块432相关联的接触结构414可从相对更邻近与块432水平相邻的狭槽430的水平位置逐渐移位到相对更远离狭槽430的其它水平位置(例如，实际更邻近块432的台阶412沿Y方向的水平中心的其它水平位置)。在一些实施例中，沿Y方向彼此水平相邻并且接触个别块432的竖直上相对较高台阶412的成对接触结构414定位成与沿Y方向彼此水平相邻并且接触块432的竖直上相对较低台阶412的其它成对接触结构414相比水平上相对更靠近与块432水平相邻的狭槽430。另外，对于微电子装置结构400的块432中的一或多个(例如，每一个)，与块432相关联的接触结构414可沿X方向大体水平地位于块432的台阶412的中心。在额外实施例中，对于微电子装置结构400的块432中的一或多个(例如，每一个)，与块432相关联的接触结构414中的至少一个(例如，全部、不到全部)沿X方向从上面具有接触结构414的台阶412的水平中心水平地偏移。
继续参考图4A，与微电子装置结构400的个别(例如，单个)块432相关联的至少一些(例如，全部)接触结构414可沿Y方向彼此水平地偏移。举例来说，在块432的水平边界内(并且因此，中块432内的彼此不同的竖直位置处的台阶412上)沿X方向彼此水平相邻的接触结构414的水平中心可沿Y方向彼此偏移，如由在图4A中沿X方向水平延伸的幻线B2-B2和额外幻线C3-C3所描绘。在额外实施例中，与彼此相同的块432相关联的至少一些(而非全部)接触结构414的水平中心沿Y方向与彼此大体上对准。如图4A所示，与个别块432相关联的至少两个支撑结构424沿Y方向和与块432相关联的水平相邻(例如，沿X方向)支撑结构424大体对准。另外，沿Y方向彼此水平相邻的至少一些(例如，全部、不到全部)接触结构414可沿X方向与彼此大体上对准。另外，参考图4B，彼此相同的台阶412上(并且因此，沿Z方向彼此相同的竖直位置处)的接触结构414的水平中心可各自沿Y方向从互连结构420和与其以操作方式相关联(例如，与其电连接)的衬垫结构422中的一或多个的水平中心水平地偏移。在一些实施例中，衬垫结构422的水平尺寸(例如，长度)沿Y方向相对于衬垫结构222(图2B)的沿Y方向的水平尺寸(例如，长度)为细长型，以适应接触结构414的沿Y方向的水平位置。
图5说明包含微电子装置结构500的微电子装置501(例如，存储器装置，例如双叠组3D NAND快闪存储器装置)的一部分的部分剖面透视图。微电子装置结构500可大体上类似于先前参考图1到4B描述的微电子装置结构100、200、300、400中的一个。举例来说，如图5中所示，微电子装置结构500可包含：堆叠结构502，其包含竖直交替(例如，沿Z方向)的导电结构和绝缘结构的层次508，并且水平地划分(例如，沿Y方向)成通过狭槽530彼此水平隔开(例如，沿Y方向)的多个块532；阶梯结构510，其具有由层次508的边缘界定的台阶512；接触结构514，其连接(例如，物理上连接、电连接)到阶梯结构510的台阶512；和支撑结构524，其竖直延伸穿过堆叠结构502。
微电子装置501另外包含位于堆叠结构502之下的源极层次534。源极层次534包含源极结构536(例如，源极板)和与源极结构536和彼此水平隔开(例如，沿X方向并且沿垂直于X方向的Y方向(图2A))的离散导电结构538(例如，离散导电岛结构)。源极结构536和离散导电结构538可位于微电子装置501内的彼此大体相同的竖直位置(例如，沿Z方向)处。至少一种介电材料可水平地插入于离散导电结构538之间(例如，沿X方向并且沿Y方向)并且也可水平地插入于离散导电结构538和源极结构536之间。换句话说，介电材料可水平介于源极层次534的单独的水平相邻离散导电结构538之间，并且也可水平介于源极层次534的单独源极结构536和离散导电结构538之间。
源极结构536和离散导电结构538可各自分别由至少一种导电材料形成并且包含至少一种导电材料，例如金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co和Ni和Fe基合金、Al基合金、Cu基合金、Mg基合金、Ti基合金、钢、低碳钢、不锈钢)、含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)、导电掺杂半导体材料(例如，导电掺杂Si、导电掺杂Ge、导电掺杂SiGe)中的一或多种。在一些实施例中，源极结构536和离散导电结构538具有彼此大体相同的材料成分。换句话说，源极结构536和离散导电结构538可以由彼此相同的导电材料形成并且包含彼此相同的导电材料。举例来说，可通过图案化(例如，使用预定光罩配置)导电材料形成(例如，大体同时形成)源极结构536和离散导电结构538。
源极层次534的离散导电结构538可竖直位于(例如，沿Z方向)微电子装置结构500的支撑结构524下方并且物理接触。因此，离散导电结构538可定位成水平邻近(例如，沿X方向和Y方向)微电子装置结构500的堆叠结构502的台阶512上的接触结构514并且竖直位于其下方(例如，沿Z方向)。举例来说，离散导电结构538可个别地水平定位于水平相邻接触结构514之间并且竖直位于其下方。离散导电结构538可位于阶梯结构510的水平边界内，且任选地，也可位于阶梯结构510的水平边界外部(例如，离散导电结构538中的一些可位于阶梯结构510的水平边界外部但在靠近处)。
离散导电结构538可各自分别展现任何所要几何配置(例如，尺寸和形状)和间距。在一些实施例中，离散导电结构538中的一或多个(例如，每一个)展现大体四边形(例如，大体矩形、大体正方形)形状。离散导电结构538中的每一个可展现与离散导电结构538中的每一其它导电结构大体相同的几何配置(例如，相同尺寸和相同形状)和水平间距(例如，沿X方向、沿Y方向)，或离散导电结构538中的至少一些可与离散导电结构538的至少一些其它导电结构展现不同几何配置(例如，一或多个不同尺寸、不同形状)和/或不同水平间距。
如图5所示，微电子装置501可另外包含彼此竖直串联耦合的存储器单元542的串540、数据线544(例如，位线)、存取线546和选择线548。存储器单元542的串540竖直延伸到并且正交于微电子装置501的导电线和层次(例如，数据线544、源极层次534、堆叠结构502的层次508、存取线546、选择线548)，且接触结构514可如所示将组件电耦合到每一其它组件(例如，将存取线546和选择线548电耦合到微电子装置结构500的堆叠结构502的层次508)。
继续参考图5，微电子装置501还可包含定位成竖直位于存储器单元542的串540下方的控制单元550(例如，控制装置)，其可包含串驱动器电路系统、导通门、用于选择栅极的电路系统、用于选择导电线(例如，数据线544、存取线546、选择线548、额外数据线、额外存取线、额外选择线)的电路系统、用于放大信号的电路系统和用于感测信号的电路系统中的一或多个。在一些实施例中，控制单元550至少部分地(例如，大体)定位于存储器单元542的串540占用的水平区域的水平边界(例如，沿X方向和Y方向)内。控制单元550可例如电耦合到数据线544、源极层次534的源极结构536、存取线546和选择线548。在一些实施例中，控制单元550包含互补型金属氧化物半导体(CMOS)电路系统。在这类实施例中，控制单元550可以表征为具有“阵列下CMOS”(“CuA”)配置。
因此，根据本公开的实施例，一种微电子装置包括堆叠结构、至少一个阶梯结构、接触结构和支撑结构。所述堆叠结构包括布置于层次中的竖直交替的导电结构和绝缘结构，所述层次中的每一个分别包括所述导电结构中的一个和所述绝缘结构中的一个。所述至少一个阶梯结构处于所述堆叠结构内并且具有包括所述层次中的至少一些的边缘的台阶。所述接触结构处于所述至少一个阶梯结构的所述台阶上。所述支撑结构沿第一水平方向与所述接触结构水平交替并且竖直延伸穿过所述堆叠结构。所述支撑结构具有长椭圆形水平横截面形状。
此外，根据本公开的额外实施例，一种微电子装置包括堆叠结构、至少一个阶梯结构、接触结构和支撑结构。所述堆叠结构包括层次，所述层次各自包括至少一个导电结构和与所述至少一个导电结构竖直相邻的至少一个绝缘结构。所述至少一个阶梯结构具有包括所述层次中的至少一些的水平端的台阶。所述接触结构与所述阶梯结构的所述台阶物理接触。所述接触结构中的至少一些沿第一方向与彼此水平地偏移。所述支撑结构沿正交于所述第一方向的第二方向水平地插入于所述接触结构之间并且竖直延伸穿过所述堆叠结构。
此外，根据本公开的另外实施例，一种存储器装置包括堆叠结构、阶梯结构、源极层次、接触结构、支撑结构、数据线、竖直延伸的存储器单元串的阵列、导电线和控制装置。所述堆叠结构包括布置于层次中的竖直交替的导电结构和绝缘结构，所述层次中的每一个分别包括所述导电结构中的至少一个和所述绝缘结构中的至少一个。所述阶梯结构具有包括所述堆叠结构的所述层次中的至少一些的边缘的台阶。所述源极层次位于所述堆叠结构之下并且包括源极板，以及通过介电材料与彼此和所述源极板水平地间隔开的离散导电结构。所述接触结构处于所述阶梯结构的所述台阶上。所述支撑结构水平处于所述接触结构之间并且竖直延伸穿过所述堆叠结构以到达所述源极层次的所述离散导电结构。所述数据线位于所述堆叠结构之上。所述竖直延伸的存储器单元串的阵列延伸穿过所述堆叠结构并且电连接到所述源极板和所述数据线。所述导电线电连接到所述接触结构。所述控制装置竖直位于所述源极层次之下并且处于所述竖直延伸的存储器单元串的阵列的水平边界内，所述控制装置电耦合到所述源极板、所述数据线和所述导电线。
根据本公开的实施例的微电子装置结构(例如，先前参考图1到4B描述的微电子装置结构100、200、300、400)和微电子装置(例如，先前参考图5描述的微电子装置501)可用于本公开的电子系统的实施例中。举例来说，图6是根据本公开的实施例的说明性电子系统600的框图。电子系统600可包括例如计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具有Wi-Fi或蜂窝功能的平板计算机(例如或/>平板计算机)、电子书、导航装置等。电子系统600包含至少一个存储器装置602。存储器装置602可包括例如本文中先前所描述的微电子装置结构(例如，先前参考图1到4B描述的微电子装置结构100、200、300、400中的至少一个)和微电子装置(例如，先前参考图5描述的微电子装置501)。电子系统600可另外包含至少一个电子信号处理器装置604(常常被称为“微处理器”)。电子信号处理器装置604可任选地包含微电子装置结构(例如，先前参考图1到4B描述的微电子装置结构100、200、300、400中的至少一个)和微电子装置(例如，先前参考图5描述的微电子装置501)中的一或多个的实施例。虽然存储器装置602和电子信号处理器装置604描绘为图6中的两(2)个单独装置，但在额外实施例中，具有存储器装置602和电子信号处理器装置604的功能性的单个(例如，仅一个)存储器/处理器装置包含在电子系统600中。在这类实施例中，存储器/处理器装置可包含本文中先前所描述的微电子装置结构(例如，先前参考图1到4B描述的微电子装置结构100、200、300、400中的至少一个)和微电子装置(例如，先前参考图5描述的微电子装置501)中的一或多个。电子系统600可另外包含用于由用户将信息输入到电子系统600的一或多个输入装置606，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统600可另外包含用于将信息(例如，视觉或音频输出)输出到用户的一或多个输出装置608，例如监视器、显示器、打印机、音频输出插口和扬声器。在一些实施例中，输入装置606和输出装置608可包括可用以将信息输入到电子系统600并将视觉信息输出给用户的单个触摸屏装置。输入装置606和输出装置608可与存储器装置602和电子信号处理器装置604中的一或多个电连通。
因此，根据本公开的实施例，电子系统包括输入装置、输出装置、以可操作方式耦合到所述输入装置和所述输出装置的处理器装置，以及以可操作方式耦合到所述处理器装置的存储器装置。所述存储器装置包括至少一个微电子装置结构，所述微电子装置结构包括：堆叠结构，其包括层次，所述层次各自包括导电结构和与所述导电结构竖直相邻的介电结构；阶梯结构，其处于所述堆叠结构内并且展示包括所述层次中的至少一些的边缘的台阶；源极层次，其竖直位于所述堆叠结构下方并且包括：源极结构；和离散导电结构，其与彼此和所述源极结构电隔离；导电接触结构，其处于所述阶梯结构的所述台阶上；和导电支撑柱，其具有长椭圆形水平横截面形状，与所述导电接触结构水平交替并且竖直延伸穿过所述阶梯结构处的所述堆叠结构以到达所述源极层次的所述离散导电结构。
本公开的结构(例如，微电子装置结构100、200、300、400)、装置(例如，微电子装置501)和系统(例如，电子装置600)与常规结构、常规装置和常规系统相比有利地促进改进的性能、可靠性和耐久性、较低成本、增加的组件小型化、改进的图案质量和较大封装密度中的一或多个。借助于非限制性实例，本公开的接触结构(例如，先前参考图1到4B描述的本公开的接触结构114、214、314、414)和支撑结构(例如，支撑结构124、224、324、424)的配置与常规接触结构配置和支撑结构配置相比可减小非所要字线变形(例如，弯曲、翘曲、弓曲)、非所要字线损坏(例如，字线接触穿通现象)和非所要字线电流泄漏的风险。
下文阐述本公开的额外非限制性实例实施例。
实施例1：一种微电子装置，其包括：堆叠结构，其包括布置于层次中的竖直交替的导电结构和绝缘结构，所述层次中的每一个分别包括所述导电结构中的一个和所述绝缘结构中的一个；至少一个阶梯结构，其处于所述堆叠结构内并且具有包括所述层次中的至少一些的边缘的台阶；接触结构，其处于所述至少一个阶梯结构的所述台阶上；和支撑结构，其沿第一水平方向与所述接触结构水平交替并且竖直延伸穿过所述堆叠结构，所述支撑结构具有长椭圆形水平横截面形状。
实施例2：根据实施例1所述的微电子装置，其中所述支撑结构的水平中心与所述阶梯结构的沿所述第一水平方向延伸的水平中心线大体上对准。
实施例3：根据实施例1和2中任一实施例所述的微电子装置，其中所述支撑结构的水平中心沿正交于所述第一水平方向的第二水平方向与所述接触结构的水平中心大体水平对准。
实施例4：根据实施例1到3中任一实施例所述的微电子装置，其中所述支撑结构中的每一个沿正交于所述第一水平方向的第二水平方向具有一长度，所述长度跨所述阶梯结构的所述台阶沿所述第二水平方向的长度的大部分延伸。
实施例5：根据实施例1到4中任一实施例所述的微电子装置，其中所述接触结构和所述支撑结构包括至少一种导电材料。
实施例6：根据实施例1到5中任一实施例所述的微电子装置，其中所述堆叠结构划分成通过填充有介电材料的狭槽彼此间隔开的块。
实施例7：根据实施例1到6中任一实施例所述的微电子装置，其另外包括位于所述堆叠结构之下并且包括以下各项的源极层次：源极结构；和离散导电结构，其与所述支撑结构物理接触，所述离散导电结构与彼此和所述源极结构水平地间隔开。
实施例8：根据实施例7所述的微电子装置，其中所述源极结构以电子方式与所述离散导电结构中的每一个隔离。
实施例9：根据实施例1到8中任一实施例所述的微电子装置，其中所述堆叠结构的所述导电结构包括至少一种金属。
实施例10：一种微电子装置，其包括：堆叠结构，其包括层次，所述层次各自包括至少一个导电结构和与所述至少一个导电结构竖直相邻的至少一个绝缘结构；至少一个阶梯结构，其具有包括所述层次中的至少一些的水平端的台阶；接触结构，其与所述阶梯结构的所述台阶物理接触，所述接触结构中的至少一些沿第一方向与彼此水平地偏移；和支撑结构，其沿正交于所述第一方向的第二方向水平地插入于所述接触结构之间并且竖直延伸穿过所述堆叠结构。
实施例11：根据实施例10所述的微电子装置，其中所述接触结构中的每一个沿所述第一方向从所述接触结构中的每一其它接触结构水平地偏移。
实施例12：根据实施例10和11中任一实施例所述的微电子装置，其另外包括竖直延伸穿过所述堆叠结构并且将所述堆叠结构划分成两个块的经填充狭槽。
实施例13：根据实施例12所述的微电子装置，其中所述接触结构沿所述第一方向从所述至少一个阶梯结构的竖直上相对较高台阶到所述至少一个阶梯结构的竖直上相对较低台阶逐渐水平更远离所述经填充狭槽地间隔开。
实施例14：根据实施例10到13中任一实施例所述的微电子装置，其中所述支撑结构中的至少两个沿所述第一方向与彼此水平相邻并且沿所述第二方向水平介于所述接触结构中彼此水平相邻的至少两个之间。
实施例15：根据实施例10到14中任一实施例所述的微电子装置，其中所述阶梯结构的所述台阶中的至少一些分别在其上具有所述接触结构中的至少两个，所述接触结构中的所述至少两个沿所述第二方向彼此水平相邻。
实施例16：一种存储器装置，其包括：堆叠结构，其包括布置于层次中的竖直交替的导电结构和绝缘结构，所述层次中的每一个分别包括所述导电结构中的至少一个和所述绝缘结构中的至少一个；阶梯结构，其具有包括所述堆叠结构的所述层次中的至少一些的边缘的台阶；源极层次，其位于所述堆叠结构之下并且包括：源极板；和离散导电结构，其通过介电材料与彼此和所述源极板水平地间隔开；接触结构，其处于所述阶梯结构的所述台阶上；支撑结构，其水平处于所述接触结构之间并且竖直延伸穿过所述堆叠结构以到达所述源极层次的所述离散导电结构；数据线，其位于所述堆叠结构之上；竖直延伸的存储器单元串的阵列，其延伸穿过所述堆叠结构并且电连接到所述源极板和所述数据线；导电线，其电连接到所述接触结构；和控制装置，其竖直位于所述源极层次之下并且处于所述竖直延伸的存储器单元串的阵列的水平边界内，所述控制装置电耦合到所述源极板、所述数据线和所述导电线。
实施例17：根据实施例16所述的存储器装置，其中：支撑结构具有长椭圆形水平横截面形状；所述支撑结构沿第一水平方向与所述接触结构水平地交替；且所述支撑结构的水平中心沿正交于所述第一水平方向的第二水平方向与所述接触结构的水平中心大体上对准。
实施例18：根据实施例16和17所述的存储器装置，其中成对的所述支撑结构水平介于所述接触结构中的水平相邻的接触结构之间。
实施例19：根据实施例16到18中任一实施例所述的存储器装置，其中：所述接触结构沿第一水平方向彼此水平间隔开；且所述接触结构的水平中心沿垂直于所述第一水平方向的第二水平方向彼此偏移。
实施例20：根据实施例16到19中任一实施例所述的存储器装置，其中成对的所述接触结构与成对的所述支撑结构水平交替。
实施例21：根据实施例16到20中任一实施例所述的存储器装置，其中所述支撑结构各自分别包括：导电柱结构；和介电衬里材料，其大体覆盖所述导电柱结构的侧壁。
实施例22：根据实施例16到21中任一实施例所述的存储器装置，其中所述离散导电结构和所述源极层次的所述源极板与彼此电隔离。
实施例23：根据实施例16到22中任一实施例所述的存储器装置，其中所述控制装置包括CMOS电路系统。
实施例24：一种电子系统，其包括：输入装置；输出装置；处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；和存储器装置，其以可操作方式耦合到所述处理器装置并且包括至少一个微电子装置结构，所述微电子装置结构包括：堆叠结构，其包括层次，所述层次各自包括导电结构和与所述导电结构竖直相邻的介电结构；阶梯结构，其处于所述堆叠结构内并且展示包括所述层次中的至少一些的边缘的台阶；源极层次，其竖直位于所述堆叠结构下方并且包括：源极结构；和离散导电结构，其与彼此和所述源极结构电隔离；和导电接触结构，其处于所述阶梯结构的所述台阶上；和导电支撑柱，其具有长椭圆形水平横截面形状，与所述导电接触结构水平交替并且竖直延伸穿过所述阶梯结构处的所述堆叠结构以到达所述源极层次的所述离散导电结构。
实施例25：根据实施例24所述的电子系统，其中所述存储器装置包括多叠组3DNAND快闪存储器装置。
虽然本公开易有各种修改和替代形式，但具体实施例已在图中借助于实例展示且已在本文中详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开涵盖落入所附权利要求书的范围内的所有修改、等效物和替代方案以及其合法等效物。

Claims (24)

1.一种微电子装置，其包括：
堆叠结构，其包括布置于层次中的竖直交替的导电结构和绝缘结构，所述层次中的每一个分别包括所述导电结构中的一个和所述绝缘结构中的一个；
至少一个阶梯结构，其处于所述堆叠结构内并且具有包括所述层次中的至少一些的边缘的台阶；
接触结构，其处于所述至少一个阶梯结构的所述台阶上；和
支撑结构，其沿第一水平方向与所述接触结构水平交替并且竖直延伸穿过所述堆叠结构，所述支撑结构具有长椭圆形水平横截面形状并且具有与所述阶梯结构的沿所述第一水平方向延伸的水平中心线大体上对准的水平中心。
2.根据权利要求1所述的微电子装置，其中所述支撑结构的所述水平中心沿正交于所述第一水平方向的第二水平方向与所述接触结构的水平中心大体水平对准。
3.根据权利要求1所述的微电子装置，其中所述支撑结构中的每一个沿正交于所述第一水平方向的第二水平方向具有一长度，所述长度跨所述阶梯结构的所述台阶沿所述第二水平方向的长度的大部分延伸。
4.根据权利要求1到3中任一权利要求所述的微电子装置，其中所述接触结构和所述支撑结构包括至少一种导电材料。
5.根据权利要求1到3中任一权利要求所述的微电子装置，其中所述堆叠结构划分成通过填充有介电材料的狭槽彼此间隔开的块。
6.根据权利要求1到3中任一权利要求所述的微电子装置，其另外包括位于所述堆叠结构之下并且包括以下各项的源极层次：
源极结构；和
离散导电结构，其与所述支撑结构物理接触，所述离散导电结构与彼此和所述源极结构水平地间隔开。
7.根据权利要求6所述的微电子装置，其中所述源极结构以电子方式与所述离散导电结构中的每一个隔离。
8.根据权利要求1到3中任一权利要求所述的微电子装置，其中所述堆叠结构的所述导电结构包括至少一种金属。
9.一种微电子装置，其包括：
堆叠结构，其包括层次，所述层次各自包括至少一个导电结构和与所述至少一个导电结构竖直相邻的至少一个绝缘结构；
至少一个阶梯结构，其具有包括所述层次中的至少一些的水平端的台阶；
接触结构，其与所述阶梯结构的所述台阶物理接触，最接近介电结构的一组所述接触结构中的所述接触结构中的至少一些沿第一方向与彼此水平地偏移，所述介电结构完全穿过所述堆叠结构垂直延伸；和
支撑结构，其沿正交于所述第一方向的第二方向水平地插入于所述接触结构之间并且竖直延伸穿过所述堆叠结构。
10.根据权利要求9所述的微电子装置，其中所述接触结构中的每一个沿所述第一方向从所述接触结构中的每一其它接触结构水平地偏移。
11.根据权利要求9和10中任一权利要求所述的微电子装置，其另外包括竖直延伸穿过所述堆叠结构并且将所述堆叠结构划分成两个块的经填充狭槽。
12.根据权利要求11所述的微电子装置，其中所述接触结构沿所述第一方向从所述至少一个阶梯结构的竖直上相对较高台阶到所述至少一个阶梯结构的竖直上相对较低台阶逐渐水平更远离所述经填充狭槽地间隔开。
13.根据权利要求9和10中任一权利要求所述的微电子装置，其中所述支撑结构中的至少两个沿所述第一方向与彼此水平相邻并且沿所述第二方向水平介于所述接触结构中彼此水平相邻的至少两个之间。
14.根据权利要求9和10中任一权利要求所述的微电子装置，其中所述阶梯结构的所述台阶中的至少一些分别在其上具有所述接触结构中的至少两个，所述接触结构中的所述至少两个沿所述第二方向彼此水平相邻。
15.一种存储器装置，其包括：
堆叠结构，其包括布置于层次中的竖直交替的导电结构和绝缘结构，所述层次中的每一个分别包括所述导电结构中的至少一个和所述绝缘结构中的至少一个；
阶梯结构，其具有包括所述堆叠结构的所述层次中的至少一些的边缘的台阶；
源极层次，其位于所述堆叠结构之下并且包括：
源极板；和
离散导电结构，其通过介电材料与彼此和所述源极板水平地间隔开；
接触结构，其处于所述阶梯结构的所述台阶上；
支撑结构，其水平处于所述接触结构之间并且竖直延伸穿过所述堆叠结构以到达所述源极层次的所述离散导电结构；
数据线，其位于所述堆叠结构之上；
竖直延伸的存储器单元串的阵列，其延伸穿过所述堆叠结构并且电连接到所述源极板和所述数据线；
导电线，其电连接到所述接触结构；和
控制装置，其竖直位于所述源极层次之下并且处于所述竖直延伸的存储器单元串的阵列的水平边界内，所述控制装置电耦合到所述源极板、所述数据线和所述导电线。
16.根据权利要求15所述的存储器装置，其中：
支撑结构具有长椭圆形水平横截面形状；
所述支撑结构沿第一水平方向与所述接触结构水平地交替；且
所述支撑结构的水平中心沿正交于所述第一水平方向的第二水平方向与所述接触结构的水平中心大体上对准。
17.根据权利要求15所述的存储器装置，其中成对的所述支撑结构水平介于所述接触结构中的水平相邻的接触结构之间。
18.根据权利要求15到17中任一权利要求所述的存储器装置，其中：
所述接触结构沿第一水平方向彼此水平间隔开；且
所述接触结构的水平中心沿垂直于所述第一水平方向的第二水平方向彼此偏移。
19.根据权利要求15到17中任一权利要求所述的存储器装置，其中成对的所述接触结构与成对的所述支撑结构水平交替。
20.根据权利要求15到17中任一权利要求所述的存储器装置，其中所述支撑结构各自分别包括：
导电柱结构；和
介电衬里材料，其大体覆盖所述导电柱结构的侧壁。
21.根据权利要求15到17中任一权利要求所述的存储器装置，其中所述离散导电结构和所述源极层次的所述源极板与彼此电隔离。
22.根据权利要求15到17中任一权利要求所述的存储器装置，其中所述控制装置包括CMOS电路系统。
23.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；和
存储器装置，其以可操作方式耦合到所述处理器装置并且包括至少一个微电子装置结构，所述微电子装置结构包括：
堆叠结构，其包括层次，所述层次各自包括导电结构和与所述导电结构竖直相邻的介电结构；
阶梯结构，其处于所述堆叠结构内并且展示包括所述层次中的至少一些的边缘的台阶；
源极层次，其竖直位于所述堆叠结构下方并且包括：
源极结构；和
离散导电结构，其与彼此和所述源极结构电隔离；和
导电接触结构，其处于所述阶梯结构的所述台阶上；和
导电支撑柱，其具有长椭圆形水平横截面形状，与所述导电接触结构水平交替并且竖直延伸穿过所述阶梯结构处的所述堆叠结构以到达所述源极层次的所述离散导电结构。
24.根据权利要求23所述的电子系统，其中所述存储器装置包括多叠组3D NAND快闪存储器装置。
CN202011089954.6A 2019-10-29 2020-10-13 包含阶梯结构的微电子装置以及相关存储器装置和电子系统 Active CN112750837B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/667,704 US11217601B2 (en) 2019-10-29 2019-10-29 Microelectronic devices including staircase structures, and related memory devices and electronic systems
US16/667,704 2019-10-29

Publications (2)

Publication Number Publication Date
CN112750837A CN112750837A (zh) 2021-05-04
CN112750837B true CN112750837B (zh) 2024-04-23

Family

ID=75587167

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011089954.6A Active CN112750837B (zh) 2019-10-29 2020-10-13 包含阶梯结构的微电子装置以及相关存储器装置和电子系统

Country Status (2)

Country Link
US (3) US11217601B2 (zh)
CN (1) CN112750837B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217601B2 (en) * 2019-10-29 2022-01-04 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11309328B2 (en) * 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
KR102665666B1 (ko) * 2020-01-07 2024-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods
US11901287B2 (en) 2021-09-02 2024-02-13 Micron Technology, Inc. Microelectronic devices with multiple step contacts extending to stepped tiers, and related systems and methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105453266A (zh) * 2013-07-01 2016-03-30 美光科技公司 包含阶梯结构的半导体装置及相关方法
CN108701649A (zh) * 2016-03-11 2018-10-23 美光科技公司 导电结构、包括导电结构的系统及装置以及相关方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8624300B2 (en) 2010-12-16 2014-01-07 Intel Corporation Contact integration for three-dimensional stacking semiconductor devices
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9070442B2 (en) 2013-08-29 2015-06-30 Micron Technology, Inc. Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
US9362300B2 (en) 2014-10-08 2016-06-07 Micron Technology, Inc. Apparatuses and methods for forming multiple decks of memory cells
US9741732B2 (en) 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
US10453748B2 (en) * 2015-08-27 2019-10-22 Micron Technology, Inc. Methods of forming semiconductor device structures including stair step structures
US9786375B2 (en) 2015-09-11 2017-10-10 Intel Corporation Multiple blocks per string in 3D NAND memory
US9853037B2 (en) 2015-11-23 2017-12-26 Micron Technology, Inc. Integrated assemblies
US9691781B1 (en) * 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9589978B1 (en) 2016-02-25 2017-03-07 Micron Technology, Inc. Memory devices with stairs in a staircase coupled to tiers of memory cells and to pass transistors directly under the staircase
US9748265B1 (en) 2016-06-07 2017-08-29 Micron Technology, Inc. Integrated structures comprising charge-storage regions along outer portions of vertically-extending channel material
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US10074430B2 (en) 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
US10014309B2 (en) 2016-08-09 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor
US9881929B1 (en) * 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US10355012B2 (en) * 2017-06-26 2019-07-16 Sandisk Technologies Llc Multi-tier three-dimensional memory device with stress compensation structures and method of making thereof
US10224240B1 (en) * 2017-06-27 2019-03-05 Sandisk Technologies Llc Distortion reduction of memory openings in a multi-tier memory device through thermal cycle control
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
US10269625B1 (en) * 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures
US10600802B2 (en) * 2018-03-07 2020-03-24 Sandisk Technologies Llc Multi-tier memory device with rounded top part of joint structure and methods of making the same
US10355009B1 (en) * 2018-03-08 2019-07-16 Sandisk Technologies Llc Concurrent formation of memory openings and contact openings for a three-dimensional memory device
US10354980B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10354987B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10971514B2 (en) * 2018-10-17 2021-04-06 Sandisk Technologies Llc Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same
US10580795B1 (en) * 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11217601B2 (en) * 2019-10-29 2022-01-04 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11309328B2 (en) * 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11424262B2 (en) * 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11515320B2 (en) * 2020-09-04 2022-11-29 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11723196B2 (en) * 2020-10-05 2023-08-08 Micron Technology, Inc. Microelectronic devices with support pillars spaced along a slit region between pillar array blocks, and related systems
US11917817B2 (en) * 2020-12-17 2024-02-27 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems
US11665894B2 (en) * 2021-03-04 2023-05-30 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems
US11688689B2 (en) * 2021-05-06 2023-06-27 Micron Technology, Inc. Electronic devices including stair step structures, and related memory devices, systems, and methods
US20230067814A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Methods of forming microelectronic devices including tiered stacks including conductive structures isolated by slot structures, and related microelectronic devices and electronic systems
US20230073372A1 (en) * 2021-09-03 2023-03-09 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105453266A (zh) * 2013-07-01 2016-03-30 美光科技公司 包含阶梯结构的半导体装置及相关方法
CN108701649A (zh) * 2016-03-11 2018-10-23 美光科技公司 导电结构、包括导电结构的系统及装置以及相关方法

Also Published As

Publication number Publication date
US20220085065A1 (en) 2022-03-17
CN112750837A (zh) 2021-05-04
US20210126009A1 (en) 2021-04-29
US11217601B2 (en) 2022-01-04
US20240015971A1 (en) 2024-01-11
US11770930B2 (en) 2023-09-26

Similar Documents

Publication Publication Date Title
US10879267B1 (en) Microelectronic devices including staircase structures, and related memory devices and electronic systems
CN112750837B (zh) 包含阶梯结构的微电子装置以及相关存储器装置和电子系统
US20200357813A1 (en) Devices including staircase structures, and related memory devices and electronic systems
US11696445B2 (en) Methods of forming microelectronic devices, and related memory devices, and electronic systems
US20220392915A1 (en) Microelectronic devices including staircase structures
CN112331656A (zh) 形成微电子装置的方法以及相关微电子装置和电子系统
US20220149064A1 (en) Microelectronic devices including corrosion containment features, and related electronic systems and methods
CN114207820B (zh) 包括阶梯结构的微电子装置以及相关存储器装置和电子系统
CN116649001A (zh) 形成微电子装置的方法及相关微电子装置、存储器装置及电子系统
US20230395150A1 (en) Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
CN117641913A (zh) 形成微电子装置的方法及相关微电子装置、存储器装置和电子系统
CN116671274A (zh) 包含阶梯结构的微电子装置及相关的存储器装置、电子系统及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant