CN111653569B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置中，积层体具有：第1阶梯部，以导电层中的第1导电层群向作为远离柱的方向的第2方向下降的方式成为阶梯状，且由在与第1方向及第2方向交叉的第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；第2阶梯部，以导电层中的第2导电层群向第2方向下降的方式成为阶梯状，且由在第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；以及第3阶梯部，与第1阶梯部对向地设置，以导电层中的第3导电层群向第2方向上升的方式成为阶梯状，且由在第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；从第1阶梯部的最上级的级差面的上端部到与该上端部在第3方向上处于同一位置的最下级的级差面的上端部为止的距离，大于从第3阶梯部的最上级的级差面的上端部到与该上端部在第3方向上处于同一位置的最下级的级差面的上端部为止的距离。

Description

半导体存储装置及其制造方法
[相关申请案]
本申请案享有2019年3月4日申请的日本专利申请案编号2019-38626的优先权的利益，该日本专利申请案的所有内容引用在本申请案中。
技术领域
本发明的实施方式涉及一种半导体存储装置及其制造方法。
背景技术
近年来，随着半导体存储装置的微细化进展，提出具有积层结构的存储单元的三维非易失性存储器。在三维非易失性存储器中，有时为了将配置在高度方向的存储单元的各层中的字线引出，而采用阶梯状的结构。业界期望使这种阶梯状的结构所占的区域尽量小。
发明内容
一实施方式提供一种能够使阶梯状的结构所占的区域变小的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备多个导电层交替地介隔绝缘层积层在第1方向而成的积层体，所述积层体具有：多个柱，以在所述积层体的所述第1方向延伸的方式配置；第1阶梯部，以所述导电层中的第1导电层群向作为远离所述柱的方向的第2方向下降的方式成为阶梯状，且由在与所述第1方向及所述第2方向交叉的第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；第2阶梯部，以所述导电层中的第2导电层群向所述第2方向下降的方式成为阶梯状，且由在所述第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；以及第3阶梯部，与所述第1阶梯部对向地设置，以所述导电层中的第3导电层群向所述第2方向上升的方式成为阶梯状，且由在所述第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；所述第2导电层群位于比所述第1导电层群在所述第1方向上靠下方，所述第3导电层群位于在所述第1方向上与所述第1导电层群相同位置，所述第1阶梯部的所述第1导电层群中所包含的导电层的层数与所述第3阶梯部的所述第3导电层群中所包含的导电层的层数相等，从所述第1阶梯部的最上级的级差面的上端部到与该上端部在所述第3方向上处于同一位置的最下级的级差面的上端部为止的距离，大于从所述第3阶梯部的最上级的级差面的上端部到与该上端部在所述第3方向上处于同一位置的最下级的级差面的上端部为止的距离。
附图说明
图1A及图1B是示意性地表示实施方式1的半导体存储装置的构成例的剖视图。
图2A、图2B及图2C、图3A、图3B及图3C、图4A、图4B及图4C、图5A、图5B及图5C、图6A、图6B及图6C、图7A、图7B及图7C、图8A及图8B、图9、图10、图11、图12、图13是表示实施方式1的半导体存储装置的制造处理的顺序的一例的流程图。
图14A～图14E是表示比较例的半导体存储装置的制造处理的顺序的一例的流程图。
图15A及图15B是表示比较例的半导体存储装置及实施方式1的半导体存储装置的无效区域的示意图。
图16是示意性地表示实施方式2的半导体存储装置的构成例的剖视图。
图17是示意性地表示实施方式2的半导体存储装置的构成例的剖视图。
图18A、图18B及图18C、图19A、图19B及图19C、图20A及图20B是表示实施方式2的半导体存储装置的制造处理的顺序的一例的流程图。
图21A及图21B是示意性地表示实施方式2的变化例的半导体存储装置的构成例的剖视图。
图22A及图22B是示意性地表示实施方式3的半导体存储装置的构成例的剖视图。
图23A及图23B是表示实施方式3的半导体存储装置的2列阶梯结构的示意图。
图24是表示实施方式3的2列阶梯结构中的柱状部的配置例的俯视图。
图25A及图25B是表示比较例的半导体存储装置的3列阶梯结构的示意图。
图26是表示比较例的3列阶梯结构中的柱状部的配置例的俯视图。
具体实施方式
以下，参照附图对本发明详细地进行说明。此外，本发明并不受下述实施方式限定。另外，下述实施方式中的构成要素包含业者能够容易地设想的构成要素或实质上相同的构成要素。
[实施方式1]
以下，使用附图对实施方式1进行说明。
(半导体存储装置的构成例)
图1A及图1B是示意性地表示实施方式1的半导体存储装置1的构成例的剖视图。图1A是包含存储器部MEM、阶梯部STRa、STRb、STRc、及周边电路PER的剖视图。图1B是阶梯部STRa、STRb、STRc附近的放大剖视图。
此外，在本说明书中上下方向基于下述阶梯部STRa、STRb、STRc等的形状而规定。具体来说，将阶梯部STRa、STRb、STRc的阶台面TRC，也就是阶梯部STRa、STRb、STRc的各级中的绝缘层IL的露出面所朝向的方向设为上方向。
如图1A所示，半导体存储装置1具备配置在硅基板等基板10上的周边电路PER、及配置在周边电路PER上的积层体LM。
周边电路PER包含晶体管TR等，有助于配置在积层体LM的存储单元MC的动作。关于存储单元MC将在下文叙述。周边电路PER由绝缘层55覆盖。
在绝缘层55上配置着源极线SL。源极线SL例如包括多晶硅层等。
在源极线SL上，配置着作为导电层的字线WL与绝缘层IL交替地积层多个而成的积层体LM。字线WL例如为钨层或钼层等。绝缘层IL例如为SiO2层等。字线WL及绝缘层IL的积层数为任意。积层体LM具有存储器部MEM与阶梯部STRa、STRb、STRc。
在存储器部MEM矩阵状地配置有多个柱PL。柱PL具有贯通积层体LM并到达至源极线SL的柱状结构。另外，柱PL包括多个层。具体来说，柱PL从柱PL的内侧起依次具备芯层50、通道层51、隧道绝缘层52、电荷储存层53、及阻挡绝缘层54。芯层50、隧道绝缘层52、及阻挡绝缘层54例如为SiO2层等。通道层51例如为非晶硅层或多晶硅层等。电荷储存层53例如为SiN层等。
通过以如上方式构成，在柱PL与多个字线WL的各个交叉部形成有多个存储单元MC。存储单元MC通过被从字线WL施加特定的电压并将特定的电压保持于电荷储存层53，而非易失地保存数据。另外，通过从字线WL施加特定的电压，能够从存储单元MC读出数据。半导体存储装置1例如作为存储单元MC三维地配置在积层体LM中的三维非易失性存储器构成。
此外，包含积层体LM的最下层的字线WL的1条以上的字线WL与包含积层体LM的最上层的字线WL的1条以上的字线WL也可作为选择特定的柱PL的选择栅极线发挥功能。在该情况下，在这些选择栅极线与柱PL的交叉部形成有选择栅极。通过从选择栅极线施加特定的电压使选择栅极接通或断开，而选择包含动作对象的存储单元MC的特定的柱PL。
在积层体LM的端部，配置着字线WL及绝缘层IL成为阶梯状的阶梯部STRa、STRb、STRc。在积层体LM中，在阶梯部STRa与阶梯部STRc之间设置着槽部G。作为第1阶梯部的阶梯部STRa最靠存储器部MEM地配置，且以朝向存储器部MEM侧升级的方式构成。作为第2阶梯部的阶梯部STRb配置在最远离存储器部MEM的位置，且以朝向存储器部MEM侧升级的方式构成。作为第3阶梯部的阶梯部STRc配置在阶梯部STRa、STRb之间，且以朝向存储器部MEM侧降级的方式构成。在阶梯部STRa、STRc之间，配置着作为将各自的最下级之间连接的连接部的着陆部LND。阶梯部STRa、STRb、STRc例如由与积层体LM的上表面的高度位置相同的高度的绝缘层56覆盖。
阶梯部STRa包括积层体LM的上层部分的字线WL及绝缘层IL。阶梯部STRb包括积层体LM的下层部分的字线WL及绝缘层IL。在阶梯部STRa、STRb中，例如由1层的字线WL与其上层的1层的绝缘层IL构成1级量。此处，在阶梯部STRa、STRb、及下述阶梯部STRc中，各阶梯具有阶台面TRC与级差面STP。在图1A中，仅在阶梯部STRc的1级量标注这些符号TRC、STP。在各阶梯部STRa、STRb的阶台面TRC中，例如上层的1层的绝缘层IL的上表面露出，在级差面STP中1层的字线WL及1层的绝缘层IL的侧面露出。
构成阶梯部STRa、STRb的字线WL分别与配置在相同的高度位置的存储单元MC连接。换句话说，除了构成着陆部LND的字线WL以外，积层体LM所包含的所有字线WL构成阶梯部STRas、STRbs的任一级。由此，阶梯部STRa、STRb作为这些字线WL的引出部发挥功能。而且，在阶梯部STRa、STRb的各级，配置着贯通覆盖阶梯部STRa、STRb的绝缘层56及构成各级的字线WL上层的绝缘层IL、且将字线WL与未图示的上层配线连接的接点CC。另外，也在所述着陆部LND配置接点CC。除了连接着接点CC的区域以外的着陆部LND的表面由绝缘层IL被覆。
阶梯部STRc至少包含处于与构成阶梯部STRa的上层部分的字线WL及绝缘层IL相同的积层位置的字线WL及绝缘层IL的一部分而构成。如上所述，阶梯部STRa、STRc为级差的升降的方向相反，阶梯部STRa、STRc相互对向。在阶梯部STRc中，理想的是，例如由3层的字线WL与这些各字线WL的上层的3层的绝缘层IL构成1级量。在阶梯部STRc中，在阶台面TRC中，例如3层的绝缘层IL中的最上层的上表面露出，在级差面STP中，3层的字线WL及3层的绝缘层IL的侧面露出。作为阶梯部STRa、STRb、STRc的各级的平坦部分的阶台面TRC的宽度例如大致相等，因此，阶梯部STRc一般来说具有比阶梯部STRa、STRb陡峭的梯度。
但是，与阶梯部STRc相关的这些构成为理想地实施下述制造处理的情况下的例，存在未必适用于实际的阶梯部STRc的情况。例如，在阶梯部STRc的制造处理中，存在比阶梯部STRa、STRb降低精度而进行各级的组合的情况，并不限定于阶梯部STRc的各级规则地构成，有时其梯度也在中途变化。关于阶梯部STRc至少可以说的是阶梯部STRc的阶梯长度比阶梯部STRa、STRb的阶梯长度短。
构成阶梯部STRc的字线WL不与存储单元MC连接，阶梯部STRc为不具有作为字线WL的引出部的功能的虚设阶梯。阶梯部STRc为无助于半导体存储装置1的功能的无效区域。
此处，使用图1B，对所述阶梯部STRa、STRb、STRc的梯度及阶梯长度等的定义更详细地进行说明。
阶梯部STRa的梯度以如下方式定义。在阶梯部STRa的最上级的上端部A与最下级的上端部B之间划假想直线A-B，将阶梯部STRa的最下级的下端部所相接的阶梯部STRa下的着陆部LND上表面与假想直线A-B的延长线所成的角度C定义为阶梯部STRa的梯度。此处，阶梯部STRa的最上级的上端部A与最下级的上端部B在阶梯部STRa的进深方向，也就是在朝向图1B的纸面的进深方向的方向上处于同一位置。
如上所述，在制造处理上，阶梯部STRa的梯度可能会在中途变化。然而，通过如上所述定义阶梯部STRa的梯度，能够至少议论阶梯部STRa的平均的梯度。
阶梯部STRa的阶梯长度以如下方式定义。在从配置着阶梯部STRa的位置朝向存储器部MEM的配置位置的方向上，将阶梯部STRa的最上级的上端部A与最下级的上端部B之间的水平距离L1定义为阶梯部STRa的阶梯长度。
与所述同样地，阶梯部STRc的梯度以如下方式定义。将阶梯部STRc的最上级的上端部D与最下级的上端部E之间的假想直线D-E的延长线、与阶梯部STRc的最下级的下端部所相接的阶梯部STRc下的着陆部LND上表面所成的角度F定义为阶梯部STRc的梯度。此处，阶梯部STRc的最上级的上端部D与最下级的上端部E在阶梯部STRc的进深方向，也就是在朝向图1B的纸面的进深方向的方向上处于同一位置。
另外，与所述同样地，阶梯部STRc的阶梯长度以如下方式定义。在从阶梯部STRc的配置位置朝向存储器部MEM的配置位置的方向上，将阶梯部STRc的最上级的上端部D与最下级的上端部E之间的水平距离L2定义为阶梯部STRc的阶梯长度。
根据像以上一样的定义，关于阶梯部STRa、STRc可以说以下的情况。阶梯部STRa的梯度小于阶梯部STRc的梯度。阶梯部STRa的阶梯长度比阶梯部STRc的阶梯长度长。更简单来说，阶梯部STRa的最上级的上端部A与最下级的上端部B的距离大于阶梯部STRc的最上级的上端部D与最下级的上端部E的距离。阶梯部STRa的假想直线A-B间的距离与阶梯部STRc的假想直线D-E间的距离的像所述一样的关系，即便在例如阶梯部STRa、STRc的梯度等在中途变化的情况等下仍旧得以维持。
另外，按照下述半导体存储装置1的制造处理，原理上，关于阶梯部STRa、STRb可以说以下的情况。阶梯部STRb的梯度与阶梯部STRa的梯度大致相等。阶梯部STRb的阶梯长度与阶梯部STRa的阶梯长度大致相等。更简单来说，阶梯部STRb的最上级的上端部与最下级的上端部的距离，和阶梯部STRa的最上级的上端部A与最下级的上端部B的距离大致相等。
(半导体存储装置的制造处理的例)
接下来，使用图2A～图13，对实施方式1的半导体存储装置1的制造处理的例进行说明。图2A～图13是表示实施方式1的半导体存储装置1的制造处理的顺序的一例的流程图。在图2A～图13中，存在将积层体LM的下层结构及存储器部MEM等的一部分构成省略的情况。
首先，在硅基板等基板10上，形成包含晶体管TR等的周边电路PER。周边电路PER能够使用一般的半导体电路的形成方法来形成。形成覆盖周边电路PER的绝缘层55，在绝缘层55上形成多晶硅层等源极线SL。
如图2A所示，在基板10的上方，形成作为第1层的牺牲层SC与作为第2层的绝缘层IL交替地积层多个而成的积层体LMs。但是，在图2A及图2A以下的多个图中，仅表示积层体LMs的上层部。
牺牲层SC例如为与绝缘层IL不同的SiN层等绝缘层，为在之后的处理中可置换为钨或钼等导电材料的层。
然后，在积层体LMs形成阶梯状的结构。
如图2B所示，在积层体LMs上，形成覆盖成为存储器部MEM的区域的整个表面、及成为阶梯部STRa、STRb、STRc的区域的一部分的抗蚀图案31。
在图2B中，抗蚀图案31例如在纸面的进深方向延伸存储器部MEM的宽度量。另外，抗蚀图案31的端部P1a距存储器部MEM的距离与之后形成的作为阶梯部STRa的最下级的级差部分的级差面STP距存储器部MEM的距离大致相等。另外，抗蚀图案31的端部P1b距存储器部MEM的距离与之后形成的阶梯部STRb的最下级的级差面STP距存储器部MEM的距离大致相等。另外，抗蚀图案31的端部P1c距存储器部MEM的距离与之后形成的阶梯部STRc的最下级的级差面STP距存储器部MEM的距离大致相等。
如图2C所示，将抗蚀图案31作为掩模，将积层体LMs的最上层的绝缘层IL与牺牲层SC去除。
如图3A所示，将抗蚀图案31利用O2等离子体等进行细化，形成抗蚀图案31a。此时，以抗蚀图案31a后退之后形成的阶梯部STRa、STRb、STRc的阶台面TRC的宽度量左右的方式调整细化量。由此，在抗蚀图案31a的基底部，积层体LMs的最上层的绝缘层IL与牺牲层SC新露出。
如图3B所示，将抗蚀图案31a作为掩模，将新露出的最上层的绝缘层IL与牺牲层SC去除。此时，在将最上层的绝缘层IL与牺牲层SC已经去除的部分中，将它们的下层的绝缘层IL与牺牲层SC去除。
如图3C所示，将抗蚀图案31a利用O2等离子体等进行细化，形成抗蚀图案31b。在抗蚀图案31b的基底部，积层体LMs的最上层的绝缘层IL与牺牲层SC新露出。
如图4A所示，将抗蚀图案31b作为掩模，将新露出的最上层的绝缘层IL与牺牲层SC去除。此时，在将最上层的绝缘层IL与牺牲层SC已经去除的部分中，将它们的下层的绝缘层IL与牺牲层SC去除。另外，在将最上层的下层的绝缘层IL与牺牲层SC已经去除的部分中，将它们的更下层的绝缘层IL与牺牲层SC去除。
如图4B所示，将抗蚀图案31b利用O2等离子体等进行细化，形成抗蚀图案31c。在抗蚀图案31c的基底部，积层体LMs的最上层的绝缘层IL与牺牲层SC新露出。
如图4C所示，将抗蚀图案31c作为掩模，将新露出的最上层的绝缘层IL与牺牲层SC去除。此时，在将最上层的绝缘层IL与牺牲层SC已经去除的部分中，将它们的下层的绝缘层IL与牺牲层SC去除。另外，在将最上层的下层的绝缘层IL与牺牲层SC已经去除的部分中，将它们的更下层的绝缘层IL与牺牲层SC去除。另外，在将最上层的下层的更下层的绝缘层IL与牺牲层SC已经去除的部分中，将它们的更下层的绝缘层IL与牺牲层SC去除。
通过至此为止的处理，在最接近存储器部MEM的形成预定位置的位置，形成朝向存储器部MEM升级的4级量的阶梯部STRas。另外，在距存储器部MEM的形成预定位置最远的位置，形成朝向存储器部MEM升级的4级量的阶梯部STRbs。另外，在阶梯部STRas、STRbs之间，形成朝向存储器部MEM降级的4级量的阶梯部STRcs。另外，在阶梯部STRas、STRcs之间，形成将这些阶梯部STRas、STRcs的最下级连接的着陆部LNDs。阶梯部STRas、STRbs、STRcs包括积层体LMs中的积层位置相互相等的层，例如全部形成在相同的高度位置。
这样，于在积层体LMs形成阶梯状的结构的处理中，从最上层起数处于特定的积层位置的1对绝缘层IL与牺牲层SC一起经过相同的处理。然后，有时将最上层的1对绝缘层IL及牺牲层SC称为第1组的绝缘层IL及牺牲层SC，将它们的下层的1对绝缘层IL及牺牲层SC称为第2组的绝缘层IL及牺牲层SC等。
图4C的处理之后，将抗蚀图案31c剥离。
如图5A所示，在积层体LMs上，形成覆盖成为存储器部MEM的区域的整个表面、及阶梯部STRas、STRbs、STRcs的一部分的区域的抗蚀图案32。
在图5A中，抗蚀图案32例如在纸面的进深方向延伸存储器部MEM的宽度量。另外，抗蚀图案32的端部P2a从图4C中最后形成的阶梯部STRas的最上级的级差面STP后退阶台面TRC的宽度量左右。另外，抗蚀图案32的端部P2b从图4C中最后形成的阶梯部STRbs的最上级的级差面STP后退阶台面TRC的宽度量左右。另外，抗蚀图案32的端部P2c的位置与图4C中最后形成的阶梯部STRcs的最下级的级差面STP的位置一致。也就是说，抗蚀图案32覆盖直至最下级的阶台面TRC为止的阶梯部STRcs的整体。
如图5B所示，将抗蚀图案32作为掩模，在积层体LMs的露出部分中，将1组的绝缘层IL及牺牲层SC去除。由此，在阶梯部STRas、STRbs中，从各级1组1组地将绝缘层IL及牺牲层SC去除而成为1级下的级，在抗蚀图案32的基底部新形成最上级，从最上层起第5组的绝缘层IL及牺牲层SC新成为最下级。
由于阶梯部STRc由抗蚀图案32覆盖，所以阶梯部STRc的各级不被去除。但是，通过将覆盖阶梯部STRc的最下级的抗蚀图案32基底部的绝缘层IL及牺牲层SC去除1组，而阶梯部STRc的最下级会包括2组的绝缘层IL及牺牲层SC，最下级的级差增加。
如图5C所示，将抗蚀图案32利用O2等离子体等进行细化，形成抗蚀图案32a。此时，以抗蚀图案32a后退阶梯部STRas、STRbs、STRcs的阶台面TRC的宽度量左右的方式调整细化量。由此，在阶梯部STRas、STRbs中，在抗蚀图案32a的基底部，积层体LMs的最上层的绝缘层IL与牺牲层SC新露出。另外，在阶梯部STRcs中，在抗蚀图案32的基底部，阶梯部STRcs的最下级露出。
如图6A所示，将抗蚀图案32a作为掩模，在积层体LMs的露出部分中，将1组的绝缘层IL及牺牲层SC去除。由此，在阶梯部STRas、STRbs中，从各级1组1组地将绝缘层IL及牺牲层SC去除而成为1级下的级，在抗蚀图案32a的基底部新形成最上级，从最上层起第6组的绝缘层IL及牺牲层SC新成为最下级。
另外，在阶梯部STRc中，将构成露出的最下级的2组的绝缘层IL及牺牲层SC中上层的绝缘层IL及牺牲层SC的1组去除。由此，从阶梯部STRc的最下级起第2级会新包括2组的绝缘层IL及牺牲层SC，级差增加。另外，从最上层起第5组及第6组的绝缘层IL及牺牲层SC新成为最下级。
如图6B所示，将抗蚀图案32a利用O2等离子体等进行细化，形成抗蚀图案32b。由此，在阶梯部STRas、STRbs中，在抗蚀图案32b的基底部，积层体LMs的最上层的绝缘层IL与牺牲层SC新露出。另外，在阶梯部STRcs中，在抗蚀图案32的基底部，从阶梯部STRcs的最下级起第2级露出。
如图6C所示，将抗蚀图案32b作为掩模，在积层体LMs的露出部分中，将1组的绝缘层IL及牺牲层SC去除。由此，在阶梯部STRas、STRbs中，从各级1组1组地将绝缘层IL及牺牲层SC去除而成为1级下的级，在抗蚀图案32b的基底部新形成最上级，从最上层起第7组的绝缘层IL及牺牲层SC新成为最下级。
另外，在阶梯部STRc中，将构成从露出的最下级起第2级的2组的绝缘层IL及牺牲层SC中上层的绝缘层IL及牺牲层SC的1组去除。由此，从阶梯部STRc的最下级起第3级会新包括2组的绝缘层IL及牺牲层SC，级差增加。另外，从最上层起第4组及第5组的绝缘层IL及牺牲层SC新从最下级起成为第2级，从最上层起第6组及第7组的绝缘层IL及牺牲层SC新成为最下级。
如图7A所示，将抗蚀图案32b利用O2等离子体等进行细化，形成抗蚀图案32c。
如图7B所示，将抗蚀图案32c作为掩模，在积层体LMs的露出部分中，将1组的绝缘层IL及牺牲层SC去除。
通过至此为止的处理，阶梯部STRas、STRbs分别成为朝向存储器部MEM升级的8级量的阶梯部。另外，阶梯部STRcs成为各级会包括2组的绝缘层IL及牺牲层SC，朝向存储器部MEM降级的4级量的阶梯部。另外，阶梯部STRcs由于保持阶台面TRC的宽度与阶梯部STRas、STRbs不变，各级包括2组的绝缘层IL及牺牲层SC，所以会具有比阶梯部STRas、STRbs陡峭的梯度。
这样，当初，通过抗蚀图案31的细化，形成具有相等的级差及相等的梯度的阶梯部STRas、STRbs、STRcs之后，利用抗蚀图案32的细化，形成具有不同的级差及不同的梯度的阶梯部STRas、STRbs、与阶梯部STRcs。
换句话说，通过抗蚀图案32的细化，在阶梯部STRas、STRbs中，一边是使新形成的最上级的位置相对于新形成的最下级向存储器部MEM侧后退，一边是阶梯形状向积层体LMs的下层部分延伸。此时，阶梯部STRas、STRbs的最下级相对于存储器部MEM的位置(距离)不变。
另一方面，在阶梯部STRcs中，不使最上级的位置相对于新形成的最下级后退，而阶梯形状向积层体LMs的下层部分延伸。也就是说，在阶梯部STRcs中，最下级相对于存储器部MEM的位置、最上级相对于存储器部MEM的位置均不变，仅增加阶梯部STRcs的深度。由此，阶梯部STRcs会具有比阶梯部STRas、STRbs陡峭的梯度。
图7B的处理之后，将抗蚀图案32c剥离。
如图7C所示，在积层体LMs上，形成覆盖成为存储器部MEM的区域的整个表面、及阶梯部STRas、STRbs、STRcs的一部分的区域的抗蚀图案33。
在图7C中，抗蚀图案33例如在纸面的进深方向延伸存储器部MEM的宽度量。另外，抗蚀图案33的端部P3a从图7B中最后形成的阶梯部STRas的最上级的级差面STP后退阶台面TRC的宽度量左右。另外，抗蚀图案33的端部P3b从图7B中最后形成的阶梯部STRbs的最上级的级差面STP后退阶台面TRC的宽度量左右。另外，抗蚀图案33的端部P3c的位置与图7B中最后形成的阶梯部STRcs的最下级的级差面STP的位置一致。也就是说，抗蚀图案33覆盖直至最下级的阶台面TRC为止的阶梯部STRcs的整体。
将抗蚀图案33作为掩模，在积层体LMs的露出部分中，将1组的绝缘层IL及牺牲层SC去除。另外，与抗蚀图案32的情况相同，将抗蚀图案33的细化与1组的绝缘层IL及牺牲层SC的去除重复3次。
如图8A所示，通过所述处理，阶梯部STRas、STRbs分别成为朝向存储器部MEM升级的12级量的阶梯部。另外，阶梯部STRcs成为各级会包括3组的绝缘层IL及牺牲层SC、且朝向存储器部MEM降级的4级量的阶梯部。由此，阶梯部STRcs会具有比阶梯部STRas、STRbs更陡峭的梯度。这样一来，在积层体LMs中形成以阶梯部STRas与阶梯部STRcs对向的方式露出的槽部G。
此处，如果将使用各抗蚀图案进行的多次的细化设为1个循环，那么在至此为止的处理中，使用3个抗蚀图案31～33进行了3个循环的细化。
另外，如果将具有相等的级差及相等的梯度的阶梯部STRas、STRbs、STRcs设为初始状态，使用2个抗蚀图案32、33将细化进行2个循环，那么在阶梯部STRas、STRbs的1级量中所包含的绝缘层IL及牺牲层SC例如为1组的情况下，阶梯部STRcs的1级量中所包含的绝缘层IL及牺牲层SC成为3组。也就是说，如果将细化进行2个循环，那么阶梯部STRcs的1级量的级差成为阶梯部STRas、STRbs的1级量的级差的3倍。
如果进而使所述一般化，那么如果将具有相等的级差及相等的梯度的阶梯部STRas、STRbs、STRcs设为初始状态，将细化进行N个循环，那么相对于阶梯部STRas、STRbs的1级量的层数为M层，阶梯部STRcs的1级量的层数成为[(N+1)×M]层。
图8A的处理之后，将抗蚀图案33c剥离。
如图8B所示，在积层体LMs上，形成覆盖成为存储器部MEM的区域的整个表面、及阶梯部STRas、STRbs、STRcs的一部分的区域的抗蚀图案34。
在图8B中，抗蚀图案34例如在纸面的进深方向延伸存储器部MEM的宽度量。另外，抗蚀图案34从阶梯部STRas的最上级覆盖至最下级为止，另外，从与阶梯部STRas对向的阶梯部STRcs的最下级覆盖至最上级为止。阶梯部STRbs由于与阶梯部STRcs共有最上级，所以在阶梯部STRbs中，从最上级起第2级的级以后的下级露出。
如图9所示，将抗蚀图案34作为掩模，从阶梯部STRbs露出的各级，将与构成阶梯部STRas的绝缘层IL及牺牲层SC相等的层数，也就是12组的绝缘层IL及牺牲层SC去除。换句话说，使阶梯部STRbs的最上级成为比构成着陆部LNDs的绝缘层IL及牺牲层SC更靠下层的1组量的绝缘层IL及牺牲层SC。由此，由比构成阶梯部STRas的绝缘层IL及牺牲层SC更靠下层的绝缘层IL及牺牲层SC构成阶梯部STRbs。
这样，有时将比其它阶梯部STRa更降低阶梯部STRbs的积层位置的处理在此以后称为阶梯部STRbs的陷入。通过该陷入，形成具有与所述阶梯部STRa、STRb、STRc大致相等的形状的阶梯部STRas、STRbs、STRcs。
图9的处理之后，将抗蚀图案34剥离。
如图10所示，将覆盖阶梯部STRas、STRbs、STRcs的绝缘层56形成至积层体LMs的上表面的高度为止。另外，形成贯通积层体LMs到达至源极线SL为止的多个存储器孔MH。
如图11所示，在各个存储器孔MH内，从存储器孔MH的内壁侧起依次形成阻挡绝缘层54、电荷储存层53、隧道绝缘层52、及通道层51。通道层51也形成在存储器孔MH的底部。另外，利用芯层50来填充通道层51内侧的空隙。由此，形成柱PL。
形成贯通积层体LMs的未图示的狭缝。在图11中，狭缝与纸面平行地伸长。
如图12所示，经由未图示的狭缝，将积层体LMs的牺牲层SC去除。由此，在将牺牲层SC去除的绝缘层IL间形成具有包含空隙的阶梯部STRag、STRbg、STRcg的积层体LMg。
如图13所示，经由未图示的狭缝，在绝缘层IL间的空隙填充钨或钼等导电材料。由此，在绝缘层IL间形成具有积层着字线WL的阶梯部STRa、STRb、STRc的积层体LM。
然后，形成连接于构成阶梯部STRa、STRb的各级、及着陆部LND的字线WL的接点CC。
根据以上内容，结束实施方式1的半导体存储装置1的制造处理。
(比较例)
接下来，使用图14A～图14E，对比较例的半导体存储装置进行说明。图14A～图14E是表示比较例的半导体存储装置的制造处理的顺序的一例的流程图。但是，为了对比，在图14A～图14E的右侧表示实施方式1的半导体存储装置1的制造处理的几个阶段。
如图14A所示，在比较例的半导体存储装置的制造处理中，在积层体LM′的形成阶梯部的区域形成具有5个岛屿部的抗蚀图案31′。如图14B所示，一边将抗蚀图案31′细化，一边在岛屿部的两侧形成相同的高度及相同的梯度的阶梯部STRa′～STRk′。如图14C所示，将抗蚀图案32′作为掩模，相对于阶梯部STRa′、STRb′、阶梯部STRe′、STRf′、阶梯部STRi′、STRj′，使阶梯部STRc′、STRd′、阶梯部STRg′、STRh′、阶梯部STRk′陷入。如图14D所示，将抗蚀图案33作为掩模，相对于阶梯部STRa′～STRd′，使阶梯部STRe′～STRk′陷入。如图14E所示，将抗蚀图案34′作为掩模，相对于阶梯部STRa′～STRh′，使阶梯部STRi′～STRk′陷入。如以上所述，通过将使用抗蚀图案31′的细化进行1个循环，将使用抗蚀图案32′～34′的陷入进行3次，相对简便地形成比较例的阶梯部STRa′～STRk′。
接下来，使用图15A及图15B，对比较例的半导体存储装置的问题进行说明。图15A及图15B是表示比较例的半导体存储装置及实施方式1的半导体存储装置1的无效区域IV的示意图。
如图15A所示，在比较例的半导体存储装置中，阶梯部STRb′、STRd′、STRf′、STRh′、STRj′及连接于这些阶梯部的着陆部为无助于半导体存储装置的功能的无效区域IV。另外，属于无效区域IV的阶梯部STRb′、STRd′、STRf′、STRh′、STRj′的梯度与具有作为字线的引出部的功能的其它阶梯部保持不变而较为平缓。因此，比较例的半导体存储装置的阶梯部STRa′～STRk′中的无效区域IV的占有率例如超过50％，也有时根据阶梯部的设计成为75％左右。
如图15B所示，在实施方式1的半导体存储装置1中，除了阶梯部STRc及接点CC的连接区域以外的着陆部LND为无效区域IV。另外，属于无效区域IV的阶梯部STRc的梯度大于具有作为字线WL的引出部的功能的其它阶梯部STRa、STRb。因此，能够将实施方式1的半导体存储装置1的阶梯部STRa、STRb、STRc中的无效区域IV的占有率抑制为例如50％以下。另外，相对于比较例的阶梯部STRa′～STRk′，实施方式1的阶梯部STRa、STRb、STRc的全长为50％以下，根据阶梯部STRa、STRb、STRc的设计为30％左右。
如以上所述，根据实施方式1的半导体存储装置1，能够使阶梯部STRa、STRb、STRc所占的区域变小。由此，能够提高半导体存储装置1中的存储器部MEM的占有率。另外，能够使半导体存储装置1小型化。
根据实施方式1的半导体存储装置1，作为阶梯部STRa、STRb、STRc的前身的阶梯部STRas、STRbs、STRcs的各级是使用抗蚀图案31～33并行地形成。由此，能够使制造处理不繁杂而简便地形成阶梯部STRa、STRb、STRc。
此外，在所述实施方式1中，设为阶梯部STRb的最上级比着陆部LND低1级量，但这些也可处于相同的阶层。在该情况下，连接于属于该阶层的字线WL的接点CC也可配置在阶梯部STRb的最上级或着陆部LND的任一者。
[实施方式2]
在实施方式1的半导体存储装置1中，通过使作为虚设阶梯的阶梯部STRc的每1级的层数比其它阶梯部STRa、STRb增加，可不改变阶台面TRC的宽度，使阶梯部STRc的梯度比阶梯部STRa、STRb的梯度大。
在实施方式2中，通过使虚设阶梯的每1级的层数与其它阶梯相等，而且改变阶台面的宽度，使虚设阶梯的梯度比其它阶梯大。以下，使用附图对实施方式2进行说明。
(半导体存储装置的构成例)
图16及图17是示意性地表示实施方式2的半导体存储装置2的构成例的剖视图。图16是包含存储器部MEM、阶梯部STRx、STRy、STRz、及周边电路PER的剖视图。图17是阶梯部STRx、STRy、STRz附近的放大剖视图。
如图16所示，在积层体LM的端部，配置着字线WL及绝缘层IL成为阶梯状的阶梯部STRx、STRy、STRz。这些阶梯部STRx、STRy、STRz中，阶梯部STRz为构成自身的字线WL不与存储单元MC连接的虚设阶梯。
作为第1阶梯部的阶梯部STRx具备与实施方式1的阶梯部STRa相同的构成。也就是说，包括积层体LM的上层部分的字线WL及绝缘层IL的阶梯部STRx以配置在最靠存储器部MEM、且朝向存储器部MEM侧升级的方式构成。阶梯部STRx的1级量例如包括1层的字线WL与其上层的1层的绝缘层IL。
作为第2阶梯部的阶梯部STRy具备与实施方式1的阶梯部STRb相同的构成。也就是说，包括积层体LM的下层部分的字线WL及绝缘层IL的阶梯部STRy以配置在最远离存储器部MEM的位置、且朝向存储器部MEM侧升级的方式构成。阶梯部STRy的1级量例如包括1层的字线WL与其上层的1层的绝缘层IL。
作为第3阶梯部的阶梯部STRz以配置在阶梯部STRx、STRy之间、且朝向存储器部MEM侧降级的方式构成。阶梯部STRz至少包含处于与阶梯部STRx的各层相同的积层位置的字线WL及绝缘层IL的一部分。阶梯部STRx、STRz相互对向，在阶梯部STRx、STRz之间设置着槽G，在槽G的底部配置作为将各自的最下级之间连接的连接部的着陆部LND。阶梯部STRz的1级量理想的是例如包括1层的字线WL与其上层的1层的绝缘层IL。
此外，在图16的例中，构成阶梯部STRy的最上级的绝缘层IL及字线WL与着陆部LND的绝缘层IL及字线WL为同一的层。因此，仅在着陆部LND配置接点CC，阶梯部STRy的最上级不具有接点CC。但是，也可将接点CC相反地配置。
另外，包含积层体LM的最下层的字线WL的1对绝缘层IL及字线WL也从阶梯部STRy的最下级的下端部延伸。在该字线WL也连接着接点CC。
阶梯部STRx的各级的阶台面TRC的宽度例如大致相等。阶梯部STRy的各级的阶台面TRC的宽度例如大致相等。阶梯部STRx、STRy的阶台面TRC的宽度例如相互大致相等。
阶梯部STRz的各级的阶台面TRC的宽度每隔1级不同，它们与阶梯部STRx、STRy的阶台面TRC的宽度不同。相对于阶梯部STRx、STRy的阶台面TRC的各自的宽度，理想的是，阶梯部STRz的阶台面TRC的宽度例如交替地成为1/3或2/3。因此，阶梯部STRz一般来说具有比阶梯部STRx、STRy陡峭的梯度。
但是，与阶梯部STRz相关的这些构成为理想地实施下述制造处理的情况下的例，存在未必适用于实际的阶梯部STRz的情况。
在实施方式2的构成中，阶梯部STRx、STRy、STRz的梯度及阶梯长度等也依照与所述实施方式1相同的定义。图17表示具体例。
如图17所示，阶梯部STRx的梯度以如下方式定义。将阶梯部STRx的最上级的上端部A与最下级的上端部B之间的假想直线A-B的延长线、与阶梯部STRx的最下级的下端部所相接的阶梯部STRx下的着陆部LND上表面所成的角度C定义为阶梯部STRx的梯度。
另外，阶梯部STRx的阶梯长度以如下方式定义。在从阶梯部STRx的配置位置朝向存储器部MEM的配置位置的方向上，将阶梯部STRx的最上级的上端部A与最下级的上端部B之间的水平距离L1定义为阶梯部STRc的阶梯长度。
与所述同样地，阶梯部STRz的梯度以如下方式定义。将阶梯部STRz的最上级的上端部D与最下级的上端部E之间的假想直线D-E的延长线、与阶梯部STRz的最下级的下端部所相接的阶梯部STRz下的着陆部LND上表面所成的角度F定义为阶梯部STRz的梯度。
另外，与所述同样地，阶梯部STRz的阶梯长度以如下方式定义。在从阶梯部STRz的配置位置朝向存储器部MEM的配置位置的方向上，将阶梯部STRz的最上级的上端部D与最下级的上端部E之间的水平距离L2定义为阶梯部STRz的阶梯长度。
根据像以上一样的定义，关于阶梯部STRx、STRz可以说以下的情况。阶梯部STRx的梯度小于阶梯部STRz的梯度。阶梯部STRx的阶梯长度比阶梯部STRz的阶梯长度长。更简单来说，阶梯部STRx的最上级的上端部A与最下级的上端部B的距离大于阶梯部STRz的最上级的上端部D与最下级的上端部E的距离。阶梯部STRx的假想直线A-B间的距离、与阶梯部STRz的假想直线D-E间的距离的像所述一样的关系例如在阶梯部STRx、STRz的梯度等在中途变化的情况等中也维持。
另外，按照下述半导体存储装置2的制造处理，原理上，关于阶梯部STRx、STRy可以说以下的情况。阶梯部STRy的梯度与阶梯部STRx的梯度大致相等。阶梯部STRy的阶梯长度与阶梯部STRx的阶梯长度大致相等。更简单来说，阶梯部STRy的最上级的上端部与最下级的上端部的距离与阶梯部STRx的最上级的上端部A与最下级的上端部B的距离大致相等。
(半导体存储装置的制造处理的例)
接下来，使用图18A～图20B，对实施方式2的半导体存储装置2的制造处理的例进行说明。图18A～图20B是表示实施方式2的半导体存储装置2的制造处理的顺序的一例的流程图。在图18A～图20B中，存在将积层体LMs的下层结构及存储器部MEM等一部分的构成省略的情况。
首先，在基板10上，形成周边电路PER、源极线SL、及积层体LMs。积层体LMs具有牺牲层SC与绝缘层IL交替地积层多个而成的构成。
与所述实施方式1的图2B～图4C相同，一边进行抗蚀图案的细化，一边在积层体LMs形成阶梯状的结构。
图18A表示了例如将进行了5次的细化的抗蚀图案71e作为掩模来加工积层体LMs的状态。如图18A所示，在积层体LMs形成着各6级的阶梯部STRxs、STRys、STRzs。
如图18B所示，在抗蚀图案71e的剥离后，在积层体LMs上形成抗蚀图案72。
抗蚀图案72的端部Px从图18A中最后形成的阶梯部STRxs的最下级的级差面STP向与存储器部MEM所处的侧为相反方向延伸阶台面TRC的宽度的倍数量。
抗蚀图案72的端部Py从图18A中最后形成的阶梯部STRys的最下级的级差面STP向与存储器部MEM所处的侧为相反方向延伸阶台面TRC的宽度的倍数量。
抗蚀图案72的端部Pz覆盖图18A中最后形成的阶梯部STRzs的最下级的阶台面TRC仅1/3的宽度。也就是说，抗蚀图案72覆盖除了最下级的阶台面TRC的前端部的2/3以外的阶梯部STRz的整体。
如图18C所示，将抗蚀图案72作为掩模将积层体LMs的1级量，也就是1对绝缘层IL与牺牲层SC去除之后，将抗蚀图案72细化而形成抗蚀图案72a。
通过使用抗蚀图案72的加工，在阶梯部STRxs、STRys形成具有其它级的倍数量的宽度的阶台面TRC的最下级。另外，在阶梯部STRzs形成具有其它级的2/3的宽度的阶台面TRC的最下级、与为最下级的上一级且具有其它级的1/3的宽度的阶台面TRC的级。
通过抗蚀图案72的细化，抗蚀图案72a会具有向存储器部MEM方向后退阶梯部STRxs、STRys的阶台面TRC的宽度量的端部Px、Py。
此时，抗蚀图案72a的端部Pz向与存储器部MEM为相反方向后退与端部Px、Py相同的宽度，也就是阶台面TRC的宽度量。由于本来抗蚀图案72的端部Pz仅覆盖最下级的阶台面TRC的1/3，所以后退了阶台面TRC的宽度量的抗蚀图案72a的端部Pz将从阶梯部STRzs的最下级起第3级的阶台面TRC仅覆盖1/3的宽度。也就是说，抗蚀图案72a覆盖除了从最下级起第3级的阶台面TRC的前端部的2/3及其下级以外的阶梯部STRz的整体。
如图19A所示，将抗蚀图案72a作为掩模而将积层体LMs的1级量去除之后，将抗蚀图案72a细化而形成抗蚀图案72b。
通过使用抗蚀图案72a的加工，在阶梯部STRxs、STRys形成具有与其它级相等的宽度的阶台面TRC的最下级、与为最下级的上一级且具有其它级的倍数量的宽度的阶台面TRC的级。另外，在阶梯部STRzs，从最下级起依次形成分别具有其它级的2/3的宽度的阶台面TRC、1/3的宽度的阶台面TRC、2/3的宽度的阶台面TRC、及1/3的宽度的阶台面TRC的级。
通过抗蚀图案72的细化，抗蚀图案72b的端部Px、Py向存储器部MEM方向后退阶梯部STRxs、STRys的阶台面TRC的宽度量。抗蚀图案72b的端部Pz将从阶梯部STRzs的最下级起第5级的阶台面TRC仅覆盖1/3的宽度。
如图19B所示，将抗蚀图案72b作为掩模而将积层体LMs的1级量去除之后，将抗蚀图案72b细化而形成抗蚀图案72c。
由此，从阶梯部STRxs、STRys的最下级起第3级会具有其它级的倍数量的宽度的阶台面TRC。另外，在阶梯部STRzs，形成6级量的交替地具有其它级的2/3的宽度的阶台面TRC与1/3的宽度的阶台面TRC的级。
抗蚀图案72c的端部Px、Py向存储器部MEM方向后退阶梯部STRxs、STRys的阶台面TRC的宽度量。抗蚀图案72c的端部Pz将从阶梯部STRzs的最下级起第7级的阶台面TRC仅覆盖1/3的宽度。
如图19C所示，将抗蚀图案72c作为掩模将积层体LMs的1级量去除之后，将抗蚀图案72c细化而形成抗蚀图案72d。所获得的结果与所述相同。
如图20A所示，通过将抗蚀图案72d作为掩模而将积层体LMs的1级量去除，形成各级的阶台面TRC的宽度相等的阶梯部STRxs、STRys。另外，形成交替地具有阶台面TRC的宽度为阶梯部STRxs、STRys的2/3及1/3的级的阶梯部STRzs。另外，在积层体LMs中形成以阶梯部STRxs与阶梯部STRzs对向的方式露出的槽部G。
如图20B所示，进行阶梯部STRys的陷入，将阶梯部STRys的积层位置比其它阶梯部STRxs、STRzs更降低。此时，例如，以阶梯部STRys的最上级会包括与阶梯部STRxs、STRzs间的着陆部LNDs相同的绝缘层IL及牺牲层SC的方式，进行阶梯部STRys的陷入。
根据以上内容，形成具有与所述阶梯部STRx、STRy、STRz大致相等的形状的阶梯部STRxs、STRys、STRzs。然后，与所述实施方式1相同，通过进行柱的形成、牺牲层SC向字线WL的置换、及接点CC的形成等，制造实施方式2的半导体存储装置2。
根据实施方式2的半导体存储装置2，发挥与实施方式1的半导体存储装置1相同的效果。
(变化例)
在所述实施方式2中，使抗蚀图案72的端部Px、Py向存储器部MEM的相反方向突出，从下级侧形成阶梯部STRxs、STRys的各级，但也可与实施方式1相同地配置相对于阶梯部STRxs、STRys的抗蚀图案端部。也就是说，也可在从图18A中形成的阶梯部STRxs、STRys的最上级后退了阶台面TRC的宽度量的位置配置抗蚀图案端部，从上级侧朝向下级侧形成阶梯部STRxs、STRys。
在所述实施方式2中，使阶梯部STRy的最上级的高度与着陆部LND的高度相同，但也可与实施方式1相同，使阶梯部STRy的最上级的高度从着陆部LND的高度降低1级量。阶梯部STRy的最上级的高度能够在阶梯部STRys的陷入时调整。
图21A表示由比着陆部LND分别靠下1层的绝缘层IL及字线WL构成最上级的阶梯部STRyy。在该情况下，与着陆部LND的接点CC不同，也在阶梯部STRyy的最上级配置接点CC。但是，设置在阶梯部STRyy的接点CC的总数也如图21B所示，与在所述最上级不具有接点CC的阶梯部STRy保持不变。
[实施方式3]
在实际适用所述实施方式1、2的构成时，必须也考虑具有将置换时的牺牲层SC去除后的空隙的积层体LMg(参照图12)的补强。图22A及图22B表示包含积层体LMg的补强部件的实施方式3的构成。
图22A及图22B是示意性地表示实施方式3的半导体存储装置的构成例的剖视图。图22A基于实施方式1的半导体存储装置1的构成。图22B基于实施方式2的半导体存储装置2的构成。
如图22A及图22B所示，在阶梯部STRa～STRc、STRx～STRz的各级，除了接点CC以外还配置柱状部HR。柱状部HR例如包括包含SiO2层及SiN层的至少任一者的绝缘层等，从覆盖阶梯部STRa～STRc、STRx～STRz的绝缘层56的上表面，贯通阶梯部STRa～STRc、STRx～STRz的各层，到达至源极线SL为止。
柱状部HR在将牺牲层SC向字线WL置换的处理之前形成。柱状部HR例如也可与柱PL并行地形成。通过在置换前形成柱状部HR，将具有置换时的空隙的积层体LMg利用柱状部HR来支持。
且说，为了将引出字线的阶梯部的阶梯长度进一步削减，另外也进行了各种研究。其一例为以不仅相对于存储器部的方向升降，而且相对于与该方向正交的方向也升降的方式构成的多列阶梯结构。
图23A及图23B是表示实施方式3的半导体存储装置的2列阶梯结构的示意图。图23A是表示2列阶梯结构的俯视图，图23B是表示2列阶梯结构的立体图。在图23B中，省略了字线WL1～WL6间的绝缘层IL。
如图23A所示，实施方式3的半导体存储装置具备配置在存储器部MEM的两侧的阶梯部STR。阶梯部STR像实施方式1、2的阶梯部STRa～STRc、STRx～STRz一样，为包含虚设阶梯的阶梯部。另外，阶梯部STR具有在X方向升降的GX阶梯与在Y方向升降的GY阶梯。存储器部MEM、及存储器部MEM两侧的阶梯部STR被在X方向延伸的多个狭缝ST在Y方向分割。分割的各个区域构成区块BLK1～BLK4。各区块BLK1～BLK4在存储器部MEM的一端侧的阶梯部STR具备连接于从最下层到最上层为止的字线WL的多个接点CC。也就是说，例如，区块BLK1在纸面左侧的阶梯部STR具备多个接点CC，区块BLK2在纸面右侧的阶梯部STR具备多个接点CC。
如图23B所示，区块BLK1～BLK4中的各个阶梯部STR在Y方向上分别被分割为2列。也就是说，隔于2个狭缝ST间的阶梯部具有朝向存储器部MEM侧升级的2列的阶梯，也就是GX阶梯。相互在Y方向排列的2列的阶梯中的一者与另一者相比成为高1级，也就是高字线WL的1层量的GY阶梯。另外，在X方向上，2列的阶梯分别朝向存储器部升级字线的2层量。也就是说，在X方向上1级包括2层字线。
由此，能够于在Y方向上不被分割的1列阶梯结构的阶梯部的3级量的空间，设置6级量的阶梯结构。而且，通过在6级分别配置接点CC1～CC6，能够利用在1列阶梯结构中引出3层量的字线WL的空间，引出6层的字线WL1～WL6。因此，通过将实施方式1、2的阶梯部STRa～STRc、STRx～STRz适用于实施方式3的2列阶梯结构而阶梯长度变得更短。
图24是表示实施方式3的2列阶梯结构中的柱状部HR的配置例的俯视图。如图24所示，在区块BLK1～BLK4中的各个阶梯部STR，以尽量成为高密度的方式网格状地配置柱状部HR。此处，在接点CC的周围，圆周状地排列柱状部HR。换句话说，在接点CC的周围，在包围接点CC的正六边形的各顶点排列柱状部HR。
另一方面，如果将所述比较例的阶梯部STRa′～STRk′(参照图15A)适用于如上所述的2列阶梯结构，那么导致阶梯长度过长。也就是说，导致相对于存储器部而阶梯部所占的比率过大。因此，考虑进而增加多列阶梯结构的列数。
图25A及图25B是表示比较例的半导体存储装置的3列阶梯结构的示意图。图25A是表示3列阶梯结构的俯视图，图25B是表示3列阶梯结构的立体图。在图25B中，省略了字线WL1～WL9间的绝缘层IL。
如图25A所示，在比较例的半导体存储装置中，也在存储器部的两侧配置着阶梯部。阶梯部像所述比较例的阶梯部STRa′～STRk′一样，为较多包含虚设阶梯的阶梯部。另外，阶梯部具有在X方向升降的GX阶梯与在Y方向升降的GY阶梯。存储器部、及存储器部两侧的阶梯部被在X方向延伸的多个狭缝ST在Y方向分割，构成区块BLK1～BLK4。各区块BLK1～BLK4在存储器部的一端侧的阶梯部具备多个接点CC。
如图25B所示，区块BLK1～BLK4中的阶梯部在Y方向上分别被分割为3列。也就是说，阶梯部具有3列的GX阶梯。在图25B的例中，成为隔于2个狭缝ST的区域的中央列的级最低，其一侧的1列高1级，另一侧的1列高2级的GY阶梯。也就是说，相对于构成中央列的字线WL，构成一侧的1列为1层量上层的字线WL，构成另一侧的1列为2层量上层的字线WL。另外，区块BLK1～BLK4中的阶梯部在X方向上朝向存储器部升级，其1级包括3层字线WL。也就是说，各阶梯部在X方向上，分别朝向存储器部升级字线WL的3层量。
由此，能够于在Y方向上不被分割的1列阶梯结构的阶梯部的3级量的空间，设置9级量的阶梯结构。而且，通过在9级分别配置接点CC1～CC9，能够引出9层的字线WL1～WL9。因此，通过将比较例的阶梯部STRa′～STRk′适用于该3列阶梯结构能够使阶梯长度变短。然而，在这种构成中如何排列柱状部成为问题。
图26是表示比较例的3列阶梯结构中的柱状部的配置例的俯视图。如图26所示，即便在区块BLK1～BLK4中的各个阶梯部，以尽量成为高密度的方式排列柱状部，也在3列阶梯结构中，各级的空间狭窄，无法以充分的密度排列柱状部。也就是说，有在存在置换时的空隙的积层体中无法保持充分的强度的可能性。
根据实施方式3的半导体存储装置，由于适用实施方式1、2的构成，所以能够采用2列阶梯结构。2列阶梯结构在各级具有充分地高密度地配置柱状部HR的空间。由此，在置换时也能够充分地保持积层体LMg的强度。
根据实施方式3的半导体存储装置，在不发挥作为支柱的作用的接点CC的周围圆周状地配置柱状部HR。由此，在置换时，能够更牢固地指示积层体LMg。
根据实施方式3的半导体存储装置，在多列阶梯结构中适用实施方式1、2的构成。由此，能够更进一步使阶梯长度变短，能够抑制相对于存储器部MEM的阶梯部STR的比率。
[其它实施方式]
在所述实施方式1、2中，设为构成阶梯部STRb、STRy的绝缘层IL及字线WL不与构成阶梯部STRa、STRx的绝缘层IL及字线WL重叠，但这些也可一部分重叠。也就是说，也可减少阶梯部STRb、STRy的陷入量。无效区域IV会增加在阶梯部STRa、STRb间或阶梯部STRx、STRy间积层位置重叠的量，但鉴于阶梯部STRa～STRc或阶梯部STRx～STRz的布局，也能够采用这种构成。
另外，在所述实施方式1、2中，设为周边电路PER配置在存储器部MEM与基板10之间，但并不限定于此。周边电路例如也可配置在与存储器部外侧的存储器部相同的高度。在该情况下，存储器部也可配置在基板的正上方。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等的范围中。

Claims (20)

1.一种半导体存储装置，具备多个导电层交替地介隔绝缘层积层在第1方向而成的积层体，
所述积层体具有：
多个柱，以在所述积层体的所述第1方向延伸的方式配置；
第1阶梯部，以所述导电层中的第1导电层群向作为远离所述柱的方向的第2方向下降的方式成为阶梯状，且由在与所述第1方向及所述第2方向交叉的第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；
第2阶梯部，以所述导电层中的第2导电层群向所述第2方向下降的方式成为阶梯状，且由在所述第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；以及
第3阶梯部，与所述第1阶梯部对向地设置，以所述导电层中的第3导电层群向所述第2方向上升的方式成为阶梯状，且由在所述第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；
所述第2导电层群位于比所述第1导电层群在所述第1方向上靠下方，所述第3导电层群位于在所述第1方向上与所述第1导电层群相同位置，
所述第1阶梯部的所述第1导电层群中所包含的导电层的层数与所述第3阶梯部的所述第3导电层群中所包含的导电层的层数相等，
从所述第1阶梯部的最上级的级差面的上端部到与该上端部在所述第3方向上处于同一位置的最下级的级差面的上端部为止的距离，大于从所述第3阶梯部的最上级的级差面的上端部到与该上端部在所述第3方向上处于同一位置的最下级的级差面的上端部为止的距离。
2.根据权利要求1所述的半导体存储装置，其中
所述多个柱设置在存储器部，所述存储器部具有设置在与所述多个导电层的各个交叉部的多个存储单元，
从接近所述存储器部的侧起依次配置着所述第1阶梯部、所述第3阶梯部、及所述第2阶梯部。
3.根据权利要求1所述的半导体存储装置，其中
构成所述第3阶梯部的1级量的所述导电层的层数，多于构成所述第1阶梯部的1级量的所述导电层的层数。
4.根据权利要求1所述的半导体存储装置，其中
构成所述第1阶梯部及所述第2阶梯部的1级的所述导电层的层数为1层。
5.根据权利要求1所述的半导体存储装置，其中
所述第3阶梯部中的阶梯的个数少于所述第1阶梯部中的阶梯的个数。
6.根据权利要求1所述的半导体存储装置，其中
在所述多个导电层与所述多个柱的各个交叉部设置着多个存储单元，
构成所述第1阶梯部及所述第2阶梯部的所述导电层与所述存储单元连接。
7.根据权利要求1所述的半导体存储装置，其中
构成所述第3阶梯部的所述导电层成为电浮游的状态。
8.根据权利要求1所述的半导体存储装置，其中
在所述第1阶梯部的各级及所述第2阶梯部的各级，配置着将构成各级的所述导电层与上层配线连接的接点。
9.根据权利要求1所述的半导体存储装置，其还具有：
连接部，将所述第1阶梯部的最下层的导电层的正下方的导电层与所述第2阶梯部的最上层的导电层的正上方的导电层相互连接，且设置在所述第1阶梯部与所述第3阶梯部之间。
10.根据权利要求1所述的半导体存储装置，其中
所述第1阶梯部的第1阶梯的阶台面的宽度与设置在所述第3阶梯部中的与所述第1阶梯同一高度的第2阶梯的阶台面的宽度相等。
11.一种半导体存储装置，具备：
第1积层体，多个第1导电层交替地介隔绝缘层积层而成；
第2积层体，多个第2导电层交替地介隔绝缘层积层在所述第1积层体的一部分上；以及
第3积层体，多个第3导电层交替地介隔绝缘层积层在所述第1积层体上且未设置所述第2积层体的区域的一部分上；
所述第2积层体具有：多个柱，在所述第2积层体内在所述第2积层体的积层方向延伸；及第1阶梯部，设置在所述第2积层体中的所述第2导电层成为阶梯状；
所述第1积层体具有：多个柱，在所述第1积层体内在所述第1积层体的积层方向延伸；及第2阶梯部，比构成所述第1阶梯部的所述导电层靠下层的所述第1导电层成为阶梯状；
所述第3积层体具有第3阶梯部，该第3阶梯部与所述第1阶梯部对向，所述第3导电层成为阶梯状，所述第3积层体的上表面与所述第2积层体的上表面在所述积层方向上处于同一位置，
所述第1阶梯部中的1级量的阶梯所包含的所述第1导电层数，少于所述第3阶梯部中的1级量的阶梯所包含的所述第3导电层数。
12.根据权利要求11所述的半导体存储装置，其中
在所述多个导电层与所述多个柱的各个交叉部设置着多个存储单元，构成所述第1阶梯部及所述第2阶梯部的所述导电层与所述存储单元连接。
13.根据权利要求11所述的半导体存储装置，其中
构成所述第3阶梯部的所述3导电层成为电浮游的状态。
14.根据权利要求11所述的半导体存储装置，其中
在所述第1阶梯部的各级及所述第2阶梯部的各级，配置着将构成各级的所述导电层与上层配线连接的接点。
15.根据权利要求11所述的半导体存储装置，其还具有
连接部，将所述第1阶梯部的最下层的导电层的正下方的导电层与所述第2阶梯部的最上层的导电层的正上方的导电层相互连接，且设置在所述第1阶梯部与所述第3阶梯部之间。
16.根据权利要求11所述的半导体存储装置，其中
所述第1阶梯部的第1阶梯的阶台面的宽度与设置在所述第3阶梯部中的与所述第1阶梯同一高度的第2阶梯的阶台面的宽度相等。
17.一种半导体存储装置的制造方法，
形成多个第1层介隔第2层相互积层而成的积层体；
形成所述积层体的上层部分的所述多个第1层中的第3层群成为阶梯状的第1阶梯部；
形成所述多个第1层中处于与所述第3层群相同的积层位置的第4层群成为阶梯状的第2阶梯部；
在所述第1阶梯部与所述第2阶梯部之间，形成所述第4层群成为阶梯状、且以与所述第1阶梯部对向的方式配置的第3阶梯部；且实施：
第1处理，一边使所述第1阶梯部的最上级相对于最下级的位置后退，一边使所述第1阶梯部向所述积层体的下层部分延伸；
第2处理，一边使所述第2阶梯部的最上级相对于最下级的位置后退，一边使所述第2阶梯部向所述积层体的下层部分延伸；
第3处理，不使所述第3阶梯部的最上级相对于最下级的位置后退，而使所述第3阶梯部向所述积层体的下层部分延伸；及
如下处理，一边维持所述第2阶梯部的级差一边对所述第2阶梯部在所述积层体的积层方向进行蚀刻，形成所述多个第1层中处于比所述第3层群靠下层的第5层群成为阶梯状的第4阶梯部。
18.根据权利要求17所述的半导体存储装置的制造方法，其中
所述第1处理、所述第2处理、及所述第3处理，
是将至少覆盖所述第2阶梯部与所述第3阶梯部之间的阶台面的抗蚀图案作为掩模而实施，
所述抗蚀图案的所述第2阶梯部侧的端部配置在从所述第2阶梯部的最上级的级差面向所述第3阶梯部侧后退特定距离的位置，
所述抗蚀图案的所述第3阶梯部侧的端部配置在与所述第3阶梯部的最下级的级差面重叠的位置。
19.根据权利要求18所述的半导体存储装置的制造方法，其中
所述第1处理、所述第2处理、及所述第3处理，
一边将所述抗蚀图案细化多次一边实施。
20.根据权利要求19所述的半导体存储装置的制造方法，其中
所述第1处理、所述第2处理、及所述第3处理，
将所述抗蚀图案的多次细化作为1个循环而包含多个循环。
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