CN114188342A - 半导体存储装置 - Google Patents

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CN114188342A CN202110270027.2A CN202110270027A CN114188342A CN 114188342 A CN114188342 A CN 114188342A CN 202110270027 A CN202110270027 A CN 202110270027A CN 114188342 A CN114188342 A CN 114188342A
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Abstract

实施方式的半导体存储装置具备：第1及第2板状部，在第1积层体的各层的积层方向及与积层方向交叉的第1方向延伸，且在与积层方向及第1方向交叉的第2方向上的第2积层体的两侧，分别配置在第1积层体与第2积层体之间；及分离层，贯通多个导电层中至少最上层的导电层而在第2方向分离导电层；分离层向第2积层体沿第1方向在第1积层体的部分延伸，且自第1及第2板状部的内侧的第1区域连接于第1板状部的侧面。

Description

半导体存储装置
[关联申请案]
本申请案享有2020年9月14日提出申请的日本专利申请号2020-153866的优先权的利益，该日本专利申请案的全部内容被引用于本申请案中。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
三维非易失性存储器例如是在积层多个导电层而成的积层体中三维配置有存储单元。为了使这些存储单元发挥功能，有时会将多个导电层中的几层导电层在层内分离而划分成几个部分。
发明内容
1个实施方式提供一种可更切实地分离积层体中的导电层的半导体存储装置。
实施方式的半导体存储装置具备：第1积层体，将多个导电层隔着第1绝缘层积层而成；第2积层体，将多个第2绝缘层隔着所述第1绝缘层积层而成，从所述第1积层体的各层的积层方向观察时周围被所述第1积层体包围；第1及第2板状部，在所述积层方向及与所述积层方向交叉的第1方向延伸，在与所述积层方向及所述第1方向交叉的第2方向上的所述第2积层体的两侧，分别配置在所述第1积层体与所述第2积层体之间；柱，在与所述第1及第2板状部在所述第1方向上相离的位置上沿所述积层方向在所述第1积层体内延伸，且在与所述多个导电层中的至少一部分的交叉部分别形成有存储单元；及分离层，贯通所述多个导电层中至少最上层的导电层而在所述第2方向分离(isolate)所述导电层；所述分离层朝所述第2积层体沿所述第1方向在所述第1积层体的部分延伸，且从所述第1及第2板状部的内侧的第1区域连接于所述第1板状部的侧面。
附图说明
图1A及图1B是表示实施方式的半导体存储装置的概略构成例的图。
图2A～图2C是表示实施方式的半导体存储装置的详细构成例的图。
图3A～图3C是表示实施方式的半导体存储装置的制造方法的步骤的一例的图。
图4A～图4C是表示实施方式的半导体存储装置的制造方法的步骤的一例的图。
图5A～图5C是表示实施方式的半导体存储装置的制造方法的步骤的一例的图。
图6A～图6C是表示实施方式的半导体存储装置的制造方法的步骤的一例的图。
图7A～图7C是表示实施方式的半导体存储装置的制造方法的步骤的一例的图。
图8A～图8C是表示实施方式的半导体存储装置的制造方法的步骤的一例的图。
图9A～图9C是表示实施方式的半导体存储装置的制造方法的步骤的一例的图。
图10A～图10C是表示实施方式的半导体存储装置的制造方法的步骤的一例的图。
图11A～图11C是表示实施方式的半导体存储装置的制造方法的步骤的一例的图。
具体实施方式
以下，参考附图对本发明进行详细说明。另外，本发明并不受下述实施方式限定。此外，下述实施方式的构成要素包含业者能容易想到的要素或实质上相同的要素。
(半导体存储装置的构成例)
图1A及图1B是表示实施方式的半导体存储装置1的概略构成例的图。图1A是表示半导体存储装置1的布局的示意性俯视图，图1B是半导体存储装置1的沿X方向的截面图。其中，图1B中，考虑到附图的易观察性而省略影线。此外，图1A及图1B中省略了一部分上层配线。
另外，本说明书中，X方向及Y方向均为沿下述字线WL的表面方向的方向，X方向与Y方向相互正交。此外，有时将下述字线WL的电引出方向称为第1方向，该第1方向为沿X方向的方向。此外，有时将与第1方向交叉的方向称为第2方向，该第2方向为沿Y方向的方向。其中，由于半导体存储装置1可能包含有制造误差，因此第1方向与第2方向未必一定正交。
如图1A及图1B所示，半导体存储装置1在衬底SB上具备周边电路CUA、存储器区域MR、贯通触点区域TPc、TPb、及阶梯区域SR。
衬底SB例如为硅衬底等半导体衬底。在衬底SB上配置有包含晶体管TR及配线等的周边电路CUA。周边电路CUA有助于下述存储单元的动作。
周边电路CUA被绝缘层50覆盖。在绝缘层50上配置有源极线SL。在源极线SL上积层有多个字线WL。
多个字线WL被多个触点LI在Y方向上分割开。即，多个触点LI分别在沿字线WL的表面的X方向上具有长度方向，且在积层方向上贯通字线WL。
在多个触点LI之间配置有多个存储器区域MR、多个贯通触点区域TPc、TPb、及配置于字线WL的两端部的阶梯区域SR。
在作为第2区域的存储器区域MR配置有沿积层方向贯通字线WL的多个柱PL。在柱PL与字线WL的交叉部形成有多个存储单元。由此，半导体存储装置1构成为例如三维非易失性存储器，该三维非易失性存储器在存储器区域MR中三维配置有存储单元。在柱PL的上端部配置有连接柱PL与位线等上层配线的插塞。
阶梯区域SR具有以阶梯状引出多个字线WL的构成。在阶梯状引出的多个字线WL的各个阶台部，配置有连接字线WL与上层配线等的触点CC。另外，本说明书中，将阶梯区域SR的各级阶台面所朝向的方向规定为上方。
多个作为第1区域的贯通触点区域TPc，例如在2个触点LI间沿X方向排列配置在多个存储器区域MR之间。图1B中示出贯通触点区域TPc、TPb中的1个贯通触点区域TPc。如图1B所示，在贯通触点区域TPc中配置有触点C4，该触点C4连接配置在下方衬底SB上的周边电路CUA与各种上层配线等。未在触点C4周围配置字线WL。
多个贯通触点区域TPb例如在与触点LI相离的位置沿多个触点LI在X方向上延伸。在贯通触点区域TPb中配置有未图示的触点，该触点连接配置在下方衬底SB上的周边电路CUA与位线等上层配线。虽然在图1B中省略，但也可构成为在贯通触点区域TPb的触点周围也如触点C4那样未配置字线WL。
如上所述，柱PL等各种构成通过多个贯通触点区域TPc、TPb而经由上层配线连接于周边电路CUA。
接下来，使用图2A～图2C对半导体存储装置1的详细构成例进行说明。
图2A～图2C是表示实施方式的半导体存储装置1的详细构成例的图。图2A是包含存储器区域MR及贯通触点区域TPc的半导体存储装置1的沿选择栅极线SGD表面的截面图。图2B是存储器区域MR的沿Y方向的截面图。图2C是贯通触点区域TPc的沿Y方向的截面图。其中，图2A～图2C中省略衬底SB及周边电路CUA等的绝缘层50下方的构造及上层配线等。
如图2A～图2C所示，半导体存储装置1具备例如配置在源极线SL上的积层体LMa、LMb、覆盖积层体LMa、LMb的绝缘层53、及覆盖绝缘层53的绝缘层54。源极线SL例如为多晶硅层等。
作为第1积层体的积层体LMa、LMb具有由钨层或钼层等导电层、及SiO2层等第1绝缘层逐层交替积层多层而成的构成。
积层体LMa配置在源极线SL上，具有作为最下层的导电层的选择栅极线SGS、及作为除此以外的导电层的字线WL。在选择栅极线SGS与各个字线WL之间，配置有作为第1绝缘层的绝缘层OL。
积层体LMb隔着SiO2层等接合层JL而配置于积层体LMa上，具有作为最上层的导电层的选择栅极线SGD、及作为除此以外的导电层的字线WL。在选择栅极线SGD与各个字线WL之间，配置有作为第1绝缘层的绝缘层OL。
另外，图2B及图2C的例中，积层体LMa、LMb分别具有1层选择栅极线SGS、SGD、及6层字线WL，但选择栅极线SGS、SGD及字线WL的层数可为任意。
积层体LMa、LMb具备：多个存储器区域MR，三维配置有多个存储单元MC；及阶梯区域SR(参考图1B)，各层字线WL在积层体LMa、LMb的两端部成阶梯状。此外，积层体LMa、LMb具备：多个贯通触点区域TPc，包含由2个板状部BR夹隔Y方向两侧的积层体LMar、LMbr；及中间区域IR，配置在贯通触点区域TPc与存储器区域MR之间。
积层体LMa、LMb被沿X方向延伸的触点LI分割开。在由2个触点LI夹隔的区域中，存储器区域MR、贯通触点区域TPc、中间区域IR、及阶梯区域SR构成称为区块的区域。
作为分割部的触点LI在积层体LMa、LMb的积层方向上贯通绝缘层53、积层体LMa、LMb、及接合层JL而到达源极线SL。各个触点LI具有覆盖触点LI的侧壁的绝缘层52。在绝缘层52的内侧填充有导电层20。绝缘层52例如为SiO2层等。导电层20例如为多晶硅层或钨层等。触点LI的导电层20经由贯通绝缘层54的插塞V0而与上层配线连接。
各个触点LI具有与插塞V0连接的导电层20，通过配置在源极线SL上，触点LI例如作为源极线触点发挥功能。但，也可代替触点LI而由作为分割部的构造物在Y方向上分割积层体LMa、LMb，该分割部由SiO2层等绝缘层填充。
在2个触点LI之间配置有多个分离层SHEa～SHEd，这些分离层SHEa～SHEd在大致沿触点LI的长度方向的方向有长度方向，且贯通绝缘层53及积层体LMb的选择栅极线SGD。分离层SHEa～SHEd中填充有SiO2层等绝缘层57，在2个触点LI之间将积层体LMb的最上层的导电层划分成多个选择栅极线SGD。
但，多个分离层SHEa～SHEd也可贯通包含最上层的导电层的多层导电层，该情况下，多个分离层SHEa～SHEd贯通的多个导电层被划分成选择栅极线SGD。
如图2A所示，多个分离层SHEa～SHEd中除分离层SHEc以外的分离层SHEa、b、d包含：部分SHEx，沿X方向在存储器区域MR内及贯通触点区域TPc内延伸；及部分SHEy，避开下述积层体LMar、LMbr而向包围积层体LMar、LMbr的外侧的积层体LMa、LMb延伸。
部分SHEy配置在中间区域IR内，在两端部具有弯曲部SHEz，该弯曲部SHEz分别连接于存储器区域MR内的部分SHEx、及贯通触点区域TPc内的部分SHEx。弯曲部SHEz处的部分SHEx与部分SHEy所成的角度例如分别为钝角。
多个分离层SHEa～SHEd中，分离层SHEc向积层体LMar、LMbr沿X方向延伸，从下述2个板状部BR的内侧区域连接于一板状部BR的侧面。即，分离层SHEc连接于相互对向的2个板状部BR中的一板状部BR的与另一板状部BR对向的面。
分离层SHEc与板状部BR的连接位置例如为从板状部BR的一端部至板状部BR的X方向的中央附近之间。如下所述，在2个板状部BR的X方向的中央附近之间配置有触点C4。因此，分离层SHEc与板状部BR的连接位置，可配置在例如从板状部BR的一端部至触点C4的X方向上的位置之间。
分离层SHEc包含：作为第1部分的部分SHEx，沿X方向在存储器区域MR及中间区域IR内的Y方向上的2个板状部BR之间的位置延伸；及作为第2部分的部分SHEy，在2个板状部BR的内侧区域内朝一板状部BR延伸。
如此，分离层SHEc中的部分SHEy在一端部具有弯曲部SHEz，且另一端部与板状部BR的侧面连接，该弯曲部SHEz配置在贯通触点区域TPc内且与部分SHEx连接。弯曲部SHEz处的部分SHEx与部分SHEy所成的角度例如为钝角。此外，部分SHEy相对于沿X方向延伸的板状部BR倾斜连接。因此，部分SHEy与板状部BR的侧面连接的角度例如为比直角小的锐角。但，分离层SHEc的弯曲部SHEz也可设为如下布局，即，不配置在2个板状部BR的内侧区域内，而是与其它分离层SHEa、SHEb、SHEd中的部分SHEy的两端部的弯曲部SHEz相同配置在中间区域IR内。
另外，在图2A所示的贯通触点区域TPc的纸面右侧，进而隔着中间区域IR而配置有存储器区域MR，分离层SHEa、b、d中的部分SHEx进而经由配置在中间区域IR的部分SHEy向存储器区域MR延伸。此外，在图2A所示的板状部BR的纸面右侧的另一端部附近还连接有另一分离层SHEc的部分SHEy，该分离层SHEc的部分SHEx进而向其前方的存储器区域MR延伸。如此，分离层SHEa～SHEd具有隔着贯通触点区域TPc而在两方向上线对称的形状。
由此，各个分离层SHEa～SHEd在Y方向上分离积层体LMb的最上层的导电层。即，在2个触点LI之间，积层体LMb的最上层的导电层分离为：包含由触点LI与分离层SHEa夹隔的区域的选择栅极线SGD；包含由分离层SHEa与分离层SHEb夹隔的区域的选择栅极线SGD；包含由分离层SHEb与分离层SHEc及板状部BR夹隔、且内含积层体LMar、LMbr的区域的选择栅极线SGD；包含由分离层SHEc及板状部BR与分离层SHEd夹隔的区域的选择栅极线SGD；及包含由分离层SHEd与另一触点LI夹隔的区域的选择栅极线SGD。
另外，以下存在如下情况，即，在不区分分离层SHEa～SHEd的情况下，简单地记载为分离层SHE。
如图2A及图2B所示，在存储器区域MR中，在2个触点LI间的积层体LMa、LMb以矩阵状配置有多个柱PL。各个柱PL从绝缘层53的下部沿积层体LMa、LMb的积层方向贯通积层体LMa、LMb及接合层JL而到达源极线SL。
柱PL具有贯通积层体LMa的柱PLa与贯通积层体LMb的柱PLb在接合层JL的高度位置上接合的形状。柱PLa、PLb存在具有例如底面直径窄于上表面直径的锥形状、或直径在上表面与底面之间的特定高度位置上扩展的弓形形状等的情况。
各个柱PL在接合层JL中的接合部分具有台座PD。台座PD具有比配置在积层体LMa的柱PLa的上表面大的直径。此外，各个柱PL在柱PLb上端部具有顶盖层CP。顶盖层CP具有下述柱PL的核心层CR的外径程度的直径，覆盖柱PL的至少一部分的上表面。
柱PLa、PLb及台座PD从外周侧依序具有存储器层ME、通道层CN、及核心层CR。通道层CN也配置在柱PLa的底部而与源极线SL连接，并且与上述顶盖层CP连接。存储器层ME是从柱PLa、PLb及台座PD的外周侧依序积层有区块绝缘层BK、电荷储存层CT、及隧道绝缘层TN的层。
区块绝缘层BK、隧道绝缘层TN、核心层CR例如为SiO2层等。电荷储存层CT例如为SiN层等。通道层CN及顶盖层CP例如为非晶硅层或多晶硅层等。
柱PL的顶盖层CP经由贯通绝缘层53、54的插塞CH而与位线等上层配线连接。通过各个柱PL具有存储器层ME与通道层CN，而在柱PL与字线WL的各交叉部形成有多个存储单元MC。此外，分别在柱PL与选择栅极线SGS、SGD的交叉部形成有选择栅极STS、STD。
存储单元MC通过在电荷储存层CT储存电荷等而保存数据。通过从特定字线WL向位于该字线WL的高度位置的存储单元MC施加特定电压，而对存储单元MC进行数据的写入及读出。选择栅极STS、STD通过从位于它们的高度位置的选择栅极线SGS、SGD施加特定电压而接通/断开，使这些选择栅极STS、STD所属的柱PL的存储单元MC为选择状态或非选择状态。
另外，在排列在2个触点LI间的多个柱PL中的几个柱PL的上部配置有分离层SHE，这些柱PL的上端部消失而未连接插塞CH。配置这种柱PL是为了维持多个柱PL的规则排列。不在它们的侧面形成存储单元及选择栅极，或它们的存储单元及选择栅极的功能无效。
如图2A及图2C所示，贯通触点区域TPc具备积层体LMar、LMbr，该积层体LMar、LMbr周围被积层体LMa、LMb包围，且具有绝缘层NL代替积层体LMa、LMb所具有的字线WL。
即，作为第2积层体的积层体LMar、LMbr具有绝缘层OL与作为第2绝缘层的绝缘层NL交替积层多层的构成。绝缘层NL例如为SiN层等。
分别构成积层体LMar、LMbr的绝缘层NL的层数及高度位置，等于例如分别构成积层体LMa、LMb的字线WL等的导电层的层数及高度位置。分别构成积层体LMar、LMbr的绝缘层OL的层数及高度位置，等于例如分别构成积层体LMa、LMb的绝缘层OL的层数及高度位置。在积层体LMar、LMbr间，接合层JL介置在与积层体LMa、LMb间的接合层JL相等的高度位置上。
在积层体LMar、LMbr配置有触点C4，该触点C4在积层方向贯通绝缘层53、积层体LMar、LMbr、接合层JL、及源极线SL，且与衬底SB上的周边电路CUA中所含的晶体管TR(参照图1B)等电连接。在图2C所示的截面上未配置触点C4，但为便于说明，以虚线表示触点C4。
触点C4具有：绝缘层55，覆盖触点C4的侧壁；及导电层30，填充在绝缘层55的内侧。绝缘层55例如为SiO2层等。导电层30例如为钨层等。触点C4的导电层30经由贯通绝缘层54的插塞V0而与上层配线连接。
积层体LMar、LMbr主要由绝缘层NL、OL构成，因此即便贯通积层体LMar、LMbr而配置触点C4，也可抑制触点C4与包围积层体LMar、LMbr周围的积层体LMa、LMb的字线WL等导通及产生泄漏电流等。
此外，存在于积层体LMar、LMbr内排列配置多个触点C4的情况。即便在该情况下，通过多个触点C4配置在由绝缘层NL、OL构成的积层体LMar、LMbr内，也可抑制多个触点C4彼此导通及产生泄漏电流等。
由于触点C4在导电层30的周围具有绝缘层55的衬垫，因此可进一步抑制字线WL与多个触点C4间导通及产生泄漏电流。
在积层体LMar、LMbr的Y方向两侧，配置有沿X方向延伸的板状部BR。即，包围积层体LMar、LMbr周围的积层体LMa、LMb，至少在Y方向上通过板状部BR而与积层体LMar、LMbr隔开。
另一方面，积层体LMa、LMb与积层体LMar、LMbr在X方向上互为直接相接。积层体LMa、LMb与积层体LMar、LMbr的X方向的边界，例如位于从板状部BR的X方向的一端部至触点C4的X方向上的配置位置之间。积层体LMa、LMb与积层体LMar、LMbr的X方向的边界，也可位于比分离层SHEc的弯曲部SHEz更靠近触点C4处。积层体LMa、LMb与积层体LMar、LMbr的X方向的边界，也可位于比分离层SHEc与板状部BR的连接位置更靠近触点C4处。
即，积层体LMa、LMb与积层体LMar、LMbr的X方向的边界，不配置在比触点C4的X方向上的配置位置更靠近板状部BR的中央部处，而是与触点C4保持特定距离。
此外，积层体LMa、LMb与积层体LMar、LMbr也可不在X方向具有清晰边界。即，例如也可通过在从积层体LMa、LMb至积层体LMar、LMbr之间，构成积层体LMa、LMb的字线WL的钨等导电部件的比率慢慢降低，且构成积层体LMa、LMb的绝缘层NL的SiN等绝缘部件的比率慢慢增加，而构成积层体LMa、LMb与积层体LMar、LMbr的边界。
作为第1及第2板状部的板状部BR，在积层体LMa、LMb的积层方向贯通绝缘层53、积层体LMa、LMb与积层体LMar、LMbr的边界部分、及接合层JL而到达源极线SL。板状部BR的内部例如由绝缘层填充。如下所述，板状部BR在2个板状部BR间的区域阻碍半导体存储装置1的制造工序中实施的从绝缘层NL向字线WL等导电层的置换。
在贯通触点区域TPc及中间区域IR以矩阵状配置有多个柱状部HR。即，在贯通触点区域TPc中，柱状部HR配置在触点LI与板状部BR之间、及2个板状部BR之间。此外，在中间区域IR中，柱状部HR配置在2个触点LI之间。
柱状部HR从绝缘层53的下部沿积层体LMa、LMb的积层方向贯通积层体LMa、LMb及接合层JL而到达源极线SL。配置在2个板状部BR之间的一部分柱状部HR，也可贯通积层体LMa、LMb与积层体LMar、LMbr的X方向的边界部分、或积层体LMar、LMbr内。
更具体而言，柱状部HR具有贯通积层体LMa或积层体LMar的柱状部HRa、与贯通积层体LMb或积层体LMbr的柱状部HRb在接合层JL的高度位置上接合的形状。柱状部HRb的上端突出至绝缘层53的下部。柱状部HRa、HRb存在具有例如底面直径窄于上表面直径的锥形状、或直径在上表面与底面之间的特定高度位置上扩展的弓形形状等的情况。
各个柱状部HR在接合层JL中的接合部分具有台座PDr。台座PDr具有比配置在积层体LMa或积层体LMar的柱状部HRa的上表面大的直径。
在柱状部HRa、HRb及台座PDr填充有作为绝缘材料的绝缘层。绝缘层例如为SiO2层等。
但存在如下情况，即，在排列在2个触点LI间的多个柱状部HR中的几个柱状部HR的上部配置有分离层SHE。该柱状部HR的上端部因配置分离层SHE而消失。
另外，柱状部HR也可配置在阶梯区域SR中(参考图1B)。柱状部HR在下述半导体存储装置1的制造工序中，在贯通触点区域TPc、中间区域IR、及阶梯区域SR中支持制造中途的半导体存储装置1所具备的积层构造。
(半导体存储装置的制造方法)
接下来，使用图3A～图11C对实施方式的半导体存储装置1的制造方法例进行说明。
图3A～图11C是表示实施方式的半导体存储装置1的制造方法的步骤的一例的图。图3A～图11C的相同图号中的A、B、C表示相同处理工序中的不同截面。图3A～图11C中的A相当于图2A的部位，B相当于图2B的部位，C相当于图2C的部位。
以下，从在衬底SB上形成包含晶体管TR的周边电路CUA，且用绝缘层50覆盖周边电路CUA后的状态开始说明。
如图3A～图3C所示，在绝缘层50上形成源极线SL，且在源极线SL上形成由绝缘层NL与绝缘层OL交替积层多层而成的积层体LMas。作为牺牲层的绝缘层NL例如为SiN层等，其后置换成导电材料而成为字线WL等导电层。在积层体LMas上形成接合层JL。
如图3A及图3B所示，在积层体LMas的存储器区域MR中形成存储器孔，且在存储器孔内填充非晶硅层等牺牲层，该存储器孔贯通接合层JL及积层体LMas而到达源极线SL且上端扩径。由此，在存储器孔上端的经扩径的部分形成具有台座PDs的柱PLas。
如图3A及图3C所示，在积层体LMas的贯通触点区域TPc及中间区域IR形成孔，且在孔内填充非晶硅层等牺牲层，该孔贯通接合层JL及积层体LMas而到达源极线SL，且上端扩径。由此，在孔上端的经扩径的部分形成具有台座PDs的柱状部HRas。
另外，虽未示于图3A～图2C，但在形成积层体LMas的时序，在积层体LMas形成阶梯区域SR的一部分。此外，与在贯通触点区域TPc等中形成柱状部HRas并行地，也在阶梯区域SR形成柱状部HRas。
如图4A～图4C所示，在各部上层形成由绝缘层NL与绝缘层OL交替积层多层而成的积层体LMbs。在积层体LMbs上形成覆盖各部的绝缘层53。
如图4A及图4B所示形成存储器孔MHb，该存储器孔MHb贯通绝缘层53及积层体LMb而与接合层JL的各台座PDs连接。
在柱PLas的上表面配置有直径大于积层体LMas内的柱PLas的台座PDs。由此，当在积层体LMbs形成存储器孔MHb时，即便柱PLas的配置位置与存储器孔MHb的配置位置因对准偏移等而上下不完全一致，也可将存储器孔MHb与柱PLas经由台座PDs连接。
如图4A及图4C所示形成孔HLb，该孔HLb贯通绝缘层53及积层体LMb而与柱状部HRas的各台座PDs连接。
在柱状部HRas的上表面配置有直径大于积层体LMas内的柱状部HRas的台座PDs。由此，当在积层体LMbs形成孔HLb时，即便柱状部HRas的配置位置与孔HLb的配置位置因对准偏移等而上下不完全一致，也可将孔HLb与柱状部HRas经由台座PDs连接。
另外，虽未示于图4A～图4C，但在形成积层体LMbs的时序，在积层体LMbs形成阶梯区域SR的剩余部分。此外，与在贯通触点区域TPc等中形成孔HLb并行地，也在阶梯区域SR形成孔HLb。
如图5A及图5B所示，经由上述存储器孔MHb将柱PLas的牺牲层除去而形成存储器孔MH，该存储器孔MH贯通积层体LMbs、接合层JL、及积层体LMas而到达源极线SL。
如图5A及图5C所示，经由上述孔HLb而将柱状部HRas的牺牲层除去。由此形成孔HL，该孔HL贯通积层体LMbs、接合层JL、及积层体LMas而到达源极线SL。另外，虽未示于图5A～图5C，但在阶梯区域SR也经过相同处理而形成有孔HL。
如图6A及图6C所示，在孔HL内填充绝缘层而形成在中央部具有台座PDr的柱状部HR。此时，形成在存储器区域MR中的存储器孔MH预先由未图示的掩膜等覆盖。在形成柱状部HR后将未图示的掩膜除去。另外，虽未示于图6A～图6C，但在阶梯区域SR中也经过相同处理形成柱状部HR。
如图6A及图6B所示，在积层体LMas、LMbs形成柱PLa、PLb。即，从存储器孔MH的外周侧依序形成区块绝缘层BK、电荷储存层CT、及隧道绝缘层TN等存储器层ME、通道层CN、及核心层CR。通道层CN也形成在存储器孔MH的底部。由此，形成在中央部具有台座PD的柱PLa、PLb。
另外，柱PLa、PLb的形成处理与柱状部HR的形成处理可调换处理顺序。该情况下，在形成柱PLa、PLb时，预先通过未图示的掩膜等覆盖形成在贯通触点区域TPc等中的孔HL。
如图7A及图7B所示，对在绝缘层53的上表面露出的核心层CR的上端进行蚀刻而在柱PL的上端部形成凹部。在该凹部内填充非晶硅层或多晶硅层等而在核心层CR上形成顶盖层CP。由此，形成在上端部具有顶盖层CP的柱PL。
如图7A～图7C所示，在形成顶盖层CP时，对绝缘层53的整个表面进行蚀刻而将绝缘层53薄膜化。
如图8A～图8C所示，再次成膜绝缘层53而用绝缘层53覆盖各部整体。由此，成为柱PL的顶盖层CP突出至绝缘层53中而柱状部HR的上端部突出至绝缘层53的状态。
形成狭缝ST，该狭缝ST贯通绝缘层53、积层体LMbs、接合层JL、及积层体LMas而到达源极线SL。狭缝ST是跨及例如存储器区域MR、中间区域IR、贯通触点区域TPc、及未图示的阶梯区域SR而沿X方向延伸形成。
与狭缝ST的形成并行地形成狭缝STb，该狭缝STb贯通绝缘层53、积层体LMbs、接合层JL、及积层体LMas而到达源极线SL。狭缝STb局部地形成在贯通触点区域TPc中。在狭缝STb的侧壁形成有SiO2层等绝缘层56。
如图9A～图9C所示，经由贯通积层体LMas、LMbs的狭缝ST将积层体LMas、LMbs中的绝缘层NL除去。由此，形成积层体LMag、LMbg，该积层体LMag、LMbg在各绝缘层OL间形成有间隙GP。
如图9A及图9C所示，此时，通过在侧壁具有绝缘层56的狭缝STb，而阻碍从狭缝ST流入的供除去绝缘层NL的药液等流入由狭缝STb夹隔的区域内。而且，在该药液等迂回过狭缝STb的端部而(从X方向侧)从狭缝STb的端部流入至远处的上述区域内之前停止处理，在2个狭缝STb间的区域中绝缘层NL未被除去而残留下来。由此，在狭缝STb间的区域的大致中央附近，形成绝缘层NL仍残留在绝缘层OL间的积层体LMar、LMbr。
但，药液向由狭缝STb夹隔的区域内的流入距离会产生误差。因此，药液的到达位置在从板状部BR的X方向的一端部至板状部BR的X方向的中央位置附近之间有可能不均分布。该情况下，残留着积层体LMas、LMbs的部分即积层体LMar、LMbr的X方向的端部位置，也在从板状部BR的X方向的一端部至板状部BR的X方向的中央位置附近之间不均分布。
然而，对除去绝缘层NL的处理至少以如下方式控制，即，不使向由狭缝STb夹隔的区域内流入的药液到达预定形成触点C4的位置。换言之，以如下方式控制药液的流入距离，即，残留的积层体LMar、LMbr的X方向的端部位置，不后退至比预定形成触点C4的位置更靠后。
此外，此时，具有间隙GP的脆弱的构造物即积层体LMag、LMbg在图9B所示的位置由柱PL支持，在图9C所示的位置及未图示的阶梯区域SR由柱状部HR支持。
如图10A～图10C所示，经由贯通积层体LMag、LMbg的狭缝ST而对上述积层体LMag、LMbg中的间隙GP填充钨或钼等导电材料。由此，形成积层体LMa、LMb，该积层体LMa、LMb在各绝缘层OL间形成有字线WL等导电层。
如图10A及图10C所示，此时，也通过狭缝STb阻碍供沉积钨层等导电层的气体向由狭缝STb夹隔的区域内流入。由此，具有由狭缝STb夹隔的区域内的绝缘层NL的积层体LMar、LMbr的状态得以保持。
此处，如上所述，残留的积层体LMar、LMbr的X方向的端部位置，有在从板状部BR的X方向的一端部至板状部BR的X方向的中央位置附近之间不均分布的情况。此外该情况下，积层体LMa、LMb与积层体LMar、LMbr的X方向的边界，也在从板状部BR的X方向的一端部至板状部BR的X方向的中央位置附近之间不均分布。但，如上所述抑制积层体LMa、LMb形成至预定形成触点C4的位置为止。
如图9A～图10C，存在将置换绝缘层NL为字线WL等导电层的处理称为替换。
如图11A～图11C所示，形成贯通绝缘层53及积层体LMbs的最上层的导电层的分离层SHEa～SHEd。
即，形成贯通绝缘层53及积层体LMbs的最上层的导电层的多个槽。此时，位于与这些多个槽的形成位置重合的位置上的柱PL及柱状部HR的上端部消失。在这些多个槽内填充SiO2层等绝缘层57而形成分离层SHEa～SHEd。
分离层SHEa～SHEd中的分离层SHEa、SHEb、SHEd，经由贯通触点区域TPc向贯通触点区域TPc两侧的区域延伸。分离层SHEc的两端部分别连接于隔着存储器区域MR而配置在两方向上的贯通触点区域TPc的狭缝STb而终止。
其后，用绝缘层填充狭缝STb内而形成板状部BR。此外，在狭缝ST的侧壁形成绝缘层52，且在该绝缘层52的内侧填充导电层20而形成触点LI。但，也可用绝缘层等填充整个狭缝ST内而形成不具有源极线触点的功能的构造物。
此外，形成触点C4，该触点C4贯通绝缘层53、积层体LMar、LMbr、接合层JL、及源极线SL而与周边电路CUA的晶体管TR等电连接。此时，如上所述，在板状部BR的X方向的中央位置附近，残留有足够形成触点C4的积层体LMar、LMbr。因此，保持与周围导电部件等的绝缘性而形成触点C4。
此外，在形成覆盖绝缘层53的绝缘层54之后形成：插塞CH，贯通绝缘层54、53而与柱PL的顶盖层CP连接；及插塞V0，贯通绝缘层54而与各触点LI、C4连接。此外，形成与这些插塞CH、V0连接的上层配线等。
此外，在未图示的阶梯区域SR中，形成与阶梯区域SR各级的字线WL连接的触点CC(参考图1B)、及与触点CC连接的上层配线。
通过以上所述来制造实施方式的半导体存储装置1。
在三维非易失性存储器等半导体存储装置的制造工序中，例如存在如下情况，即，在积层体的一部分区域中残留绝缘层以供触点通过，该触点将配置在衬底上的周边电路与配置在积层体上方的上层配线等连接。
另一方面，为了控制多个存储单元的动作，存在将积层体的上层分离为多个选择栅极线的情况。为了分离积层体的上层，例如从积层体的一端部跨至另一端部形成分离层。此处，存在受连接周边电路与上层配线的触点阻碍而使分离层在一部分区域中断的情况。即便在该情况下，也能够通过将分离层的端部连接于残留着供配置触点的绝缘层的积层体部分，来分离积层体的上层。
然而，为了切实地使分离层的端部到达残留着绝缘层的积层体部分，且避免与配置在该积层体部分的触点接触，存在将残留绝缘层的积层体部分形成得较大的情况。由此，存在半导体存储装置的整体尺寸也变大的情况。
此外，在因形成分离层时的误差等而导致分离层的端部未到达残留着绝缘层的积层体部分的情况下，成为如下状态，即，无法完全分离积层体的上层而令一部分选择栅极线彼此电连接。
为了消除这些不良情况，例如考虑用板状部件等包围连接周边电路与上层配线的触点的形成区域的方法。然而，在板状部件彼此正交的部分，存在板状部件的尺寸转换差变大的情况，因而欠佳。
根据实施方式的半导体存储装置1，分离层SHEc朝积层体LMar、LMbr沿X方向在积层体LMa、LMb的部分延伸，且从2个板状部BR的内侧区域连接于2个板状部BR的一侧面。
由此，可更切实地将积层体LMa、LMb中的上层的导电层分离为选择栅极线SGD。即，由在Y方向一侧与分离层SHEc邻接的分离层SHEb、与分离层SHEc划分的选择栅极线SGD，及由在Y方向另一侧与分离层SHEc邻接的分离层SHEd与分离层SHEc划分的选择栅极线SGD，被分离层SHEc、及分离层SHEc连接的板状部BR而更切实地分离。
因此，例如即便为如下尺寸的积层体LMar、LMbr，也可将由分离层SHEb与分离层SHEc划分的选择栅极线SGD、与由分离层SHEd与分离层SHEc划分的选择栅极线SGD更切实地电绝缘，该积层体LMar、LMbr是在分离层SHEc的弯曲部SHEz、或比分离层SHEc与板状部BR的连接位置更靠近板状部BR的中央位置处具有X方向的端部位置。由此，也可将积层体LMar、LMbr的尺寸抑制得较小，从而可使半导体存储装置1的整体尺寸小型化。
根据实施方式的半导体存储装置1，分离层SHEc连接的板状部BR与另一个板状部BR在X方向上有长度方向，分别在积层体LMar、LMbr的两侧位置沿积层体LMar、LMbr的积层方向延伸。
如此，不完全包围积层体LMar、LMbr地在积层体LMar、LMbr的Y方向两侧配置板状部BR，因此板状部BR不会相互正交，可将尺寸转换差抑制得较小。
根据实施方式的半导体存储装置1，分离层SHEc以比直角小的角度连接于板状部BR的侧面。由此，分离层SHEc与板状部BR不会正交，可将分离层SHEc及板状部BR的尺寸转换差抑制得较小。
根据实施方式的半导体存储装置1，分离层SHEc的弯曲部SHEz上的部分SHEx与部分SHEy所成的角度为钝角。由此，部分SHEx与部分SHEy不会正交，可将分离层SHEc的尺寸转换差抑制得较小。
另外，上述实施方式中，在配置在存储器区域MR间的贯通触点区域TPc中，配置与板状部BR连接的分离层SHEc。然而，例如当在其它贯通触点区域TPb等中采用阻碍向字线WL替换的构成的情况下，即便在该贯通触点区域TPb等中，也可采用将用以阻碍替换的板状部与分离层加以连接的构成。
上述实施方式中，半导体存储装置1具备包含2个积层体LMa、LMb的2Tier(2级)构造。然而，半导体存储装置也可具备1级、或3级以上的构造。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提出的，并未意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且可在不脱离发明主旨的范围进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书中所述的发明及与其同等的范围内。

Claims (20)

1.一种半导体存储装置，具备：
第1积层体，将多个导电层隔着第1绝缘层积层而成；
第2积层体，将多个第2绝缘层隔着所述第1绝缘层积层而成，从所述第1积层体的各层的积层方向观察时周围被所述第1积层体包围；
第1及第2板状部，在所述积层方向及与所述积层方向交叉的第1方向延伸，在与所述积层方向及所述第1方向交叉的第2方向上的所述第2积层体的两侧，分别配置在所述第1积层体与所述第2积层体之间；
柱，在与所述第1及第2板状部在所述第1方向上相离的位置，沿所述积层方向在所述第1积层体内延伸，且在与所述多个导电层的至少一部分的交叉部分别形成有存储单元；及
分离层，贯通所述多个导电层中至少最上层的导电层而在所述第2方向分离所述导电层；
所述分离层，
向所述第2积层体沿所述第1方向在所述第1积层体的部分延伸，从所述第1及第2板状部的内侧的第1区域连接于所述第1板状部的侧面。
2.根据权利要求1所述的半导体存储装置，其中
所述分离层，
相对于在所述第1方向延伸的所述第1板状部而倾斜连接。
3.根据权利要求1所述的半导体存储装置，其中
所述分离层，
在所述第1区域中，配置在所述第2方向上的所述第1及第2板状部之间的位置。
4.根据权利要求1所述的半导体存储装置，其中
所述分离层具有：
第1部分，沿所述第1方向在所述第1积层体的配置有所述柱的第2区域、及所述第1区域与所述第2区域之间的中间区域延伸；
第2部分，在所述第1区域中向所述第1板状部延伸；及
弯曲部，从所述第1部分向所述第2部分弯曲。
5.根据权利要求4所述的半导体存储装置，其中
所述弯曲部处的所述第1部分与所述第2部分所成的角度为钝角。
6.根据权利要求4所述的半导体存储装置，其中
所述弯曲部，
配置在所述中间区域或所述第1区域。
7.根据权利要求4所述的半导体存储装置，其进而具备：
触点，位于所述第1及第2板状部的所述第1方向上的各中央附近之间，在所述积层方向贯通所述第2积层体，并将配置在所述积层方向上的所述第2积层体的两侧的各构造电连接；
所述第1及第2积层体的所述第1方向上的边界位于比所述弯曲部的位置更靠近所述触点处。
8.根据权利要求7所述的半导体存储装置，其中
所述边界位于比所述分离层与所述第1板状部连接的位置更靠近所述触点处。
9.根据权利要求1所述的半导体存储装置，其进而具备：
第1及第2构造物，在所述第2方向上的所述第1及第2板状部的两侧且与所述第1及第2板状部相离的各位置，沿所述积层方向及所述第1方向在所述第1积层体内延伸而在所述第2方向分割所述第1积层体。
10.根据权利要求9所述的半导体存储装置，其中
所述第1及第2板状部由绝缘体形成，所述第1及第2构造物由在侧壁具有绝缘体的导电体形成。
11.一种半导体存储装置，具备：
第1积层体，将多个导电层隔着第1绝缘层积层而成；
第2积层体，将多个第2绝缘层隔着所述第1绝缘层积层而成，从所述第1积层体的各层的积层方向观察时周围被所述第1积层体包围；
第1及第2板状部，在所述积层方向及与所述积层方向交叉的第1方向延伸，且在与所述积层方向及所述第1方向交叉的第2方向上的所述第2积层体的两侧，分别配置在所述第1积层体与所述第2积层体之间；
柱，在与所述第1及第2板状部在所述第1方向上相离的位置，沿所述积层方向在所述第1积层体内延伸，且在与所述多个导电层的至少一部分的交叉部分别形成有存储单元；及
分离层，贯通所述多个导电层中至少最上层的导电层，从所述第1积层体向所述第2积层体沿所述第1方向延伸而连接于所述第1板状部的与所述第2板状部对向的面。
12.根据权利要求11所述的半导体存储装置，其中
所述分离层，
相对于在所述第1方向上延伸的所述第1板状部而倾斜连接。
13.根据权利要求11所述的半导体存储装置，其中
所述分离层贯通的所述导电层在所述第2方向上分离。
14.根据权利要求11所述的半导体存储装置，其进而具备：
触点，位于所述第1及第2板状部的所述第1方向上的各中央附近之间，在所述积层方向贯通所述第2积层体，并将配置在所述积层方向上的所述第2积层体的两侧的各构造电连接；
所述第1及第2积层体的所述第1方向上的边界位于从所述第1板状部的所述第1方向的一端部至所述触点的所述第1方向上的位置之间。
15.根据权利要求14所述的半导体存储装置，其中
所述边界位于比所述分离层与所述第1板状部连接的位置更靠近所述触点处。
16.根据权利要求11所述的半导体存储装置，其中
所述分离层具有：
第1部分，从所述第1积层体向所述第2积层体延伸；
第2部分，从所述第1部分的靠近所述第2积层体的一端部向所述第1板状部延伸；及
弯曲部，从所述第1部分向所述第2部分弯曲。
17.根据权利要求16所述的半导体存储装置，其中
所述弯曲部处的所述第1部分与所述第2部分所成的角度为钝角。
18.根据权利要求16所述的半导体存储装置，其中
所述弯曲部配置在由所述第1及第2板状部在所述第2方向上夹隔的区域中。
19.根据权利要求11所述的半导体存储装置，其进而具备：
第1及第2构造物，在所述第2方向上的所述第1及第2板状部的两侧且与所述第1及第2板状部相离的各位置，沿所述积层方向及所述第1方向在所述第1积层体内延伸而在所述第2方向上分割所述第1积层体。
20.根据权利要求19所述的半导体存储装置，其中
所述第1及第2板状部由绝缘体形成，所述第1及第2构造物由在侧壁具有绝缘体的导电体形成。
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