JP2022047853A - 半導体記憶装置 - Google Patents

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Abstract

【課題】より確実に積層体中の導電層を分離すること。【解決手段】実施形態の半導体記憶装置１は、第１の積層体ＬＭａ，ＬＭｂの各層の積層方向及び積層方向と交差する第１の方向に延び、積層方向及び第１の方向と交差する第２の方向における第２の積層体ＬＭａｒ，ＬＭｂｒの両側で、それぞれ第１の積層体ＬＭａ，ＬＭｂと第２の積層体ＬＭａｒ，ＬＭｂｒの間に配置される第１及び第２の板状部ＢＲと、複数の導電層ＷＬ，ＳＧＤ，ＳＧＳのうち少なくとも最上層の導電層ＳＧＤを貫通して第２の方向に分離する分離層ＳＨＥｃと、を備え、分離層ＳＨＥｃは、第２の積層体ＬＭａｒ，ＬＭｂｒへ向かって第１の積層体ＬＭａ，ＬＭｂの部分を第１の方向に延び、第１及び第２の板状部ＢＲの内側の第１の領域から第１の板状部ＢＲの側面に接続する。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
３次元不揮発性メモリでは、例えば複数の導電層が積層された積層体中に３次元にメモリセルが配置される。これらのメモリセルを機能させるため、複数の導電層のうち何層かの導電層が層内で分離され、幾つかの部分に区画されることがある。
米国特許出願公開第２０１７／０１７９１５４号明細書
１つの実施形態は、より確実に積層体中の導電層を分離することができる半導体記憶装置を提供することを目的とする。
実施形態の半導体記憶装置は、複数の導電層が第１の絶縁層を介して積層される第１の積層体と、複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の積層体に周囲を囲まれた第２の積層体と、前記第１及び第２の積層体の各層の積層方向及び前記積層方向と交差する第１の方向に延び、前記積層方向及び前記第１の方向と交差する第２の方向における前記第２の積層体の両側で、それぞれ前記第１の積層体と前記第２の積層体の間に配置される第１及び第２の板状部と、前記複数の導電層のうち少なくとも最上層の導電層を貫通して前記第２の方向に分離する分離層と、前記第１及び第２の板状部から前記第１の方向に離間した位置で、前記第１の積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成されるピラーと、を備え、前記分離層は、前記第２の積層体へ向かって前記第１の積層体の部分を前記第１の方向に延び、前記第１及び第２の板状部の内側の第１の領域から前記第１の板状部の側面に接続する。
図１は、実施形態にかかる半導体記憶装置の概略の構成例を示す図である。 図２は、実施形態にかかる半導体記憶装置の詳細の構成例を示す図である。 図３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図９は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１０は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１１は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のレイアウトを示す模式的な平面図であり、図１（ｂ）は半導体記憶装置１のＸ方向に沿う断面図である。ただし、図１においては一部の上層配線が省略されている。
図１に示すように、半導体記憶装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、メモリ領域ＭＲ、貫通コンタクト領域ＴＰｃ，ＴＰｂ、及び階段領域ＳＲを備える。
基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。
周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。
複数のワード線ＷＬは、複数のコンタクトＬＩによってＹ方向に分割されている。すなわち、複数のコンタクトＬＩのそれぞれは、ワード線ＷＬの面に沿うＸ方向に長手方向があり、ワード線ＷＬを積層方向に貫通する。
複数のコンタクトＬＩの間には、複数のメモリ領域ＭＲ、複数の貫通コンタクト領域ＴＰｃ，ＴＰｂ、及びワード線ＷＬの両端部に配置される階段領域ＳＲが配置されている。
メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。ピラーＰＬの上端部には、ピラーＰＬとビット線等の上層配線とを接続するプラグが配置されている。
階段領域ＳＲは、複数のワード線ＷＬが階段状に引き出された構成を有する。階段上に引き出された複数のワード線ＷＬの個々のテラス部には、ワード線ＷＬと上層配線等とを接続するコンタクトＣＣが配置されている。なお、本明細書においては、階段領域ＳＲの各段のテラス面が向いた方向を上方向と規定する。
複数の貫通コンタクト領域ＴＰｃは、例えば２つのコンタクトＬＩ間でＸ方向に並んで複数のメモリ領域ＭＲの間に配置される。図１（ｂ）には、貫通コンタクト領域ＴＰｃ，ＴＰｂのうち１つの貫通コンタクト領域ＴＰｃを示す。図１（ｂ）に示すように、貫通コンタクト領域ＴＰｃには、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと各種の上層配線等とを接続するコンタクトＣ４が配置されている。コンタクトＣ４の周囲にはワード線ＷＬが配置されない。
複数の貫通コンタクト領域ＴＰｂは、例えばコンタクトＬＩから離間した位置で、複数のコンタクトＬＩに沿ってＸ方向に延びる。貫通コンタクト領域ＴＰｂには、下方の基板ＳＢ上に配置された周辺回路ＣＵＡとビット線等の上層配線とを接続する図示しないコンタクトが配置されている。図１（ｂ）では省略されているが、貫通コンタクト領域ＴＰｂのコンタクトの周囲にも、コンタクトＣ４のようにワード線ＷＬが配置されない構成であってもよい。
以上のように、複数の貫通コンタクト領域ＴＰｃ，ＴＰｂによって、ピラーＰＬ等の各種構成は、上層配線を介して周辺回路ＣＵＡに接続される。
次に、図２を用いて、半導体記憶装置１の詳細の構成例について説明する。
図２は、実施形態にかかる半導体記憶装置１の詳細の構成例を示す図である。図２（ａ）はメモリ領域ＭＲおよび貫通コンタクト領域ＴＰｃを含む半導体記憶装置１の選択ゲート線ＳＧＤの面に沿う断面図である。図２（ｂ）はメモリ領域ＭＲのＹ方向に沿う断面図である。図２（ｃ）は貫通コンタクト領域ＴＰｃのＹ方向に沿う断面図である。ただし、図２においては、基板ＳＢ及び周辺回路ＣＵＡ等の絶縁層５０下方の構造および上層配線等が省略されている。
図２（ａ）～（ｃ）に示すように、半導体記憶装置１は、例えばソース線ＳＬ上に配置される積層体ＬＭａ，ＬＭｂ、積層体ＬＭａ，ＬＭｂを覆う絶縁層５３、及び絶縁層５３を覆う絶縁層５４を備える。ソース線ＳＬは例えばポリシリコン層等である。
第１の積層体としての積層体ＬＭａ，ＬＭｂは、タングステン層またはモリブデン層等の導電層と、ＳｉＯ２層等の第１の絶縁層とが１層ずつ交互に複数積層された構成を有する。
積層体ＬＭａはソース線ＳＬ上に配置され、最下層の導電層としての選択ゲート線ＳＧＳ、及びそれ以外の導電層としてのワード線ＷＬを有する。選択ゲート線ＳＧＳ及び個々のワード線ＷＬの間には、第１の絶縁層としての絶縁層ＯＬが配置されている。
積層体ＬＭｂは、ＳｉＯ２層等の接合層ＪＬを介して積層体ＬＭａ上に配置され、最上層の導電層としての選択ゲート線ＳＧＤ、及びそれ以外の導電層としてのワード線ＷＬを有する。選択ゲート線ＳＧＤ及び個々のワード線ＷＬの間には、第１の絶縁層としての絶縁層ＯＬが配置されている。
なお、図２（ｂ）（ｃ）の例では、積層体ＬＭａ，ＬＭｂはそれぞれ１層の選択ゲート線ＳＧＳ，ＳＧＤ、及び６層のワード線ＷＬを有するが、選択ゲート線ＳＧＳ，ＳＧＤ及びワード線ＷＬの層数は任意である。
積層体ＬＭａ，ＬＭｂは、複数のメモリセルＭＣが３次元に配置された複数のメモリ領域ＭＲと、各層のワード線ＷＬが積層体ＬＭａ，ＬＭｂの両端部で階段状となった階段領域ＳＲ（図１（ｂ）参照）とを備える。また、積層体ＬＭａ，ＬＭｂは、２つの板状部ＢＲでＹ方向の両側を挟まれた積層体ＬＭａｒ，ＬＭｂｒを含む複数の貫通コンタクト領域ＴＰｃ、及び貫通コンタクト領域ＴＰｃとメモリ領域ＭＲとの間に配置される中間領域ＩＲを備える。
積層体ＬＭａ，ＬＭｂは、Ｘ方向に延びるコンタクトＬＩによって分割されている。２つのコンタクトＬＩに挟まれた領域において、メモリ領域ＭＲ、貫通コンタクト領域ＴＰｃ、中間領域ＩＲ、及び階段領域ＳＲは、ブロックと呼ばれる領域を構成する。
分割部としてのコンタクトＬＩは、絶縁層５３、積層体ＬＭａ，ＬＭｂ、及び接合層ＪＬを、積層体ＬＭａ，ＬＭｂの積層方向に貫通してソース線ＳＬに到達する。個々のコンタクトＬＩは、コンタクトＬＩの側壁を覆う絶縁層５２を有する。絶縁層５２の内側には導電層２０が充填されている。絶縁層５２は例えばＳｉＯ２層等である。導電層２０は例えばポリシリコン層またはタングステン層等である。コンタクトＬＩの導電層２０は、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。
個々のコンタクトＬＩが、プラグＶ０に接続する導電層２０を有し、ソース線ＳＬ上に配置されることで、コンタクトＬＩは例えばソース線コンタクトとして機能する。ただし、コンタクトＬＩの代わりにＳｉＯ２層等の絶縁層で充填された分割部としての構造物が、積層体ＬＭａ，ＬＭｂをＹ方向に分割していてもよい。
２つのコンタクトＬＩの間には、コンタクトＬＩの長手方向に概ね沿う方向に長手方向があり、絶縁層５３及び積層体ＬＭｂの選択ゲート線ＳＧＤを貫通する複数の分離層ＳＨＥａ～ＳＨＥｄが配置されている。分離層ＳＨＥａ～ＳＨＥｄにはＳｉＯ２層等の絶縁層５７が充填され、２つのコンタクトＬＩの間で、積層体ＬＭｂの最上層の導電層を複数の選択ゲート線ＳＧＤに区画している。
図２（ａ）に示すように、複数の分離層ＳＨＥａ～ＳＨＥｄのうち、分離層ＳＨＥｃを除く分離層ＳＨＥａ，ｂ，ｄは、メモリ領域ＭＲ内および貫通コンタクト領域ＴＰｃ内をＸ方向に延びる部分ＳＨＥｘと、後述する積層体ＬＭａｒ，ＬＭｂｒを避けて、積層体ＬＭａｒ，ＬＭｂｒの外側を囲む積層体ＬＭａ，ＬＭｂへと延びる部分ＳＨＥｙとを含む。
部分ＳＨＥｙは、中間領域ＩＲ内に配置され、メモリ領域ＭＲ内の部分ＳＨＥｘ、及び貫通コンタクト領域ＴＰｃ内の部分ＳＨＥｘにそれぞれ接続される屈曲部ＳＨＥｚを両端部に有する。屈曲部ＳＨＥｚにおける部分ＳＨＥｘと部分ＳＨＥｙとのなす角度は、例えばそれぞれ鈍角である。
複数の分離層ＳＨＥａ～ＳＨＥｄのうち、分離層ＳＨＥｃは、積層体ＬＭａｒ，ＬＭｂｒへ向かってＸ方向に延び、後述する２つの板状部ＢＲの内側領域から一方の板状部ＢＲの側面に接続する。
分離層ＳＨＥｃは、メモリ領域ＭＲ及び中間領域ＩＲ内をＸ方向に延びる第１の部分としての部分ＳＨＥｘと、２つの板状部ＢＲの内側領域内を一方の板状部ＢＲへ向かって延びる第２の部分としての部分ＳＨＥｙとを含む。
このように分離層ＳＨＥｃにおける部分ＳＨＥｙは、貫通コンタクト領域ＴＰｃ内に配置され部分ＳＨＥｘに接続される屈曲部ＳＨＥｚを一端部に有し、他端部は板状部ＢＲの側面に接続される。屈曲部ＳＨＥｚにおける部分ＳＨＥｘと部分ＳＨＥｙとのなす角度は、例えば鈍角である。部分ＳＨＥｙが板状部ＢＲの側面に接続される角度は、例えば直角よりも小さい鋭角である。ただし、分離層ＳＨＥｃの屈曲部ＳＨＥｚが、２つの板状部ＢＲの内側領域内ではなく、他の分離層ＳＨＥａ，ＳＨＥｂ，ＳＨＥｄにおける部分ＳＨＥｙの両端部の屈曲部ＳＨＥｚと同様、中間領域ＩＲ内に配置されるレイアウトとしてもよい。
なお、図２（ａ）に示す貫通コンタクト領域ＴＰｃの紙面右側には、中間領域ＩＲを介してメモリ領域ＭＲが更に配置されており、分離層ＳＨＥａ，ｂ，ｄは、中間領域ＩＲに配置される部分ＳＨＥｙを介して、部分ＳＨＥｘがメモリ領域ＭＲへと更に延びている。また、図２（ａ）に示す板状部ＢＲの紙面右側の他端部付近には、また別の分離層ＳＨＥｃの部分ＳＨＥｙが接続され、その分離層ＳＨＥｃの部分ＳＨＥｘが、その先のメモリ領域ＭＲへと更に延びている。このように、分離層ＳＨＥａ～ＳＨＥｄは、貫通コンタクト領域ＴＰｃを挟んで両方向に線対称の形状を有する。
これにより、２つのコンタクトＬＩの間において、積層体ＬＭｂの最上層の導電層は、コンタクトＬＩと分離層ＳＨＥａとに挟まれた領域を含む選択ゲート線ＳＧＤ、分離層ＳＨＥａと分離層ＳＨＥｂとに挟まれた領域を含む選択ゲート線ＳＧＤ、分離層ＳＨＥｂと分離層ＳＨＥｃ及び板状部ＢＲとに挟まれ、積層体ＬＭａｒ，ＬＭｂｒを内包する領域を含む選択ゲート線ＳＧＤ、分離層ＳＨＥｃ及び板状部ＢＲと分離層ＳＨＥｄとに挟まれた領域を含む選択ゲート線ＳＧＤ、及び分離層ＳＨＥｄともう一方のコンタクトＬＩとに挟まれた領域を含む選択ゲート線ＳＧＤに分離される。
なお、これ以降、分離層ＳＨＥａ～ＳＨＥｄを区別しない場合には、単に分離層ＳＨＥと記載する場合がある。
図２（ａ）（ｂ）に示すように、メモリ領域ＭＲにおいては、２つのコンタクトＬＩ間の積層体ＬＭａ，ＬＭｂに、複数のピラーＰＬがマトリクス状に配置されている。個々のピラーＰＬは、絶縁層５３の下部から、積層体ＬＭａ，ＬＭｂ及び接合層ＪＬを積層体ＬＭａ，ＬＭｂの積層方向に貫通し、ソース線ＳＬに到達している。
ピラーＰＬは、積層体ＬＭａを貫通するピラーＰＬａと、積層体ＬＭｂを貫通するピラーＰＬｂとが、接合層ＪＬの高さ位置で接合された形状を有する。ピラーＰＬａ，ＰＬｂは、例えば上面の径に比べて底面の径が狭いテーパ形状、または上面と底面との間の所定の高さ位置で径が広がったボーイング形状等を有することがある。
個々のピラーＰＬは、接合層ＪＬ中の接合部分に台座ＰＤを有する。台座ＰＤは、積層体ＬＭａに配置されるピラーＰＬａの上面よりも大きな径を有する。また、個々のピラーＰＬは、ピラーＰＬｂ上端部にキャップ層ＣＰを有する。キャップ層ＣＰは、後述するピラーＰＬのコア層ＣＲの外径程度の径を有し、ピラーＰＬの少なくとも一部の上面を覆っている。
ピラーＰＬａ，ＰＬｂ及び台座ＰＤは、外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮは、ピラーＰＬａの底部にも配置されてソース線ＳＬに接続されるとともに、上記のキャップ層ＣＰに接続される。メモリ層ＭＥは、ピラーＰＬａ，ＰＬｂ及び台座ＰＤの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層された層である。
ブロック絶縁層ＢＫ、トンネル絶縁層ＴＮ、コア層ＣＲは、例えばＳｉＯ２層等である。電荷蓄積層ＣＴは例えばＳｉＮ層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばアモルファスシリコン層またはポリシリコン層等である。
ピラーＰＬのキャップ層ＣＰは、絶縁層５３，５４を貫通するプラグＣＨを介してビット線等の上層配線と接続される。個々のピラーＰＬが、メモリ層ＭＥとチャネル層ＣＮとを有することにより、ピラーＰＬとワード線ＷＬとのそれぞれの交差部に複数のメモリセルＭＣが形成される。また、ピラーＰＬと選択ゲート線ＳＧＳ，ＳＧＤとの交差部にはそれぞれ選択ゲートＳＴＳ，ＳＴＤが形成される。
メモリセルＭＣは、電荷蓄積層ＣＴに電荷が蓄積されること等によりデータを保持する。所定のワード線ＷＬから、そのワード線ＷＬの高さ位置にあるメモリセルＭＣに所定の電圧が印加されることで、メモリセルＭＣに対するデータの書き込み及び読み出しが行われる。選択ゲートＳＴＳ，ＳＴＤは、それらの高さ位置にある選択ゲート線ＳＧＳ，ＳＧＤから所定の電圧が印加されることでオン／オフし、それらの選択ゲートＳＴＳ，ＳＴＤが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態にする。
なお、２つのコンタクトＬＩ間に並んだ複数のピラーＰＬのうち、幾つかのピラーＰＬの上部には分離層ＳＨＥが配置され、それらのピラーＰＬの上端部は消失し、プラグＣＨは接続されない。このようなピラーＰＬは、複数のピラーＰＬの規則的な配列を維持するために配置される。それらの側面にメモリセル及び選択ゲートは形成されないか、それらのメモリセル及び選択ゲートの機能は有効ではない。
図２（ａ）（ｃ）に示すように、貫通コンタクト領域ＴＰｃは、周囲を積層体ＬＭａ，ＬＭｂに囲まれ、積層体ＬＭａ，ＬＭｂが有するワード線ＷＬの代わりに、絶縁層ＮＬを有する積層体ＬＭａｒ，ＬＭｂｒを備える。
すなわち、第２の積層体としての積層体ＬＭａｒ，ＬＭｂｒは、絶縁層ＯＬと、第２の絶縁層としての絶縁層ＮＬとが交互に複数積層された構成を有する。絶縁層ＮＬは例えばＳｉＮ層等である。
積層体ＬＭａｒ，ＬＭｂｒをそれぞれ構成する絶縁層ＮＬの層数および高さ位置は、例えば積層体ＬＭａ，ＬＭｂをそれぞれ構成するワード線ＷＬ等の導電層の層数および高さ位置と等しい。積層体ＬＭａｒ，ＬＭｂｒをそれぞれ構成する絶縁層ＯＬの層数および高さ位置は、例えば積層体ＬＭａ，ＬＭｂをそれぞれ構成する絶縁層ＯＬの層数および高さ位置と等しい。積層体ＬＭａｒ，ＬＭｂｒ間には、積層体ＬＭａ，ＬＭｂ間の接合層ＪＬと等しい高さ位置に接合層ＪＬが介在される。
積層体ＬＭａｒ，ＬＭｂｒには、絶縁層５３、積層体ＬＭａｒ，ＬＭｂｒ、接合層ＪＬ、及びソース線ＳＬを積層方向に貫通し、基板ＳＢ上の周辺回路ＣＵＡに含まれるトランジスタＴＲ（図１（ｂ）参照）等に電気的に接続されるコンタクトＣ４が配置される。図２（ｃ）に示す断面にはコンタクトＣ４は配置されないが、説明の便宜上、コンタクトＣ４を破線で示す。
コンタクトＣ４は、コンタクトＣ４の側壁を覆う絶縁層５５と、絶縁層５５の内側に充填される導電層３０とを有する。絶縁層５５は例えばＳｉＯ２層等である。導電層３０は例えばタングステン層等である。コンタクトＣ４の導電層３０は、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。
積層体ＬＭａｒ，ＬＭｂｒは主に絶縁層ＮＬ，ＯＬで構成されるため、積層体ＬＭａｒ，ＬＭｂｒを貫通させてコンタクトＣ４を配置しても、積層体ＬＭａｒ，ＬＭｂｒの周囲を囲む積層体ＬＭａ，ＬＭｂのワード線ＷＬ等との導通およびリーク電流の発生等を抑制することができる。
また、積層体ＬＭａｒ，ＬＭｂｒ内には複数のコンタクトＣ４を並べて配置することがある。そのような場合でも、複数のコンタクトＣ４が絶縁層ＮＬ，ＯＬで構成される積層体ＬＭａｒ，ＬＭｂｒ内に配置されることで、複数のコンタクトＣ４同士における導通およびリーク電流の発生等を抑制することができる。
コンタクトＣ４は導電層３０の周囲に絶縁層５５のライナを有するため、ワード線ＷＬ及び複数のコンタクトＣ４間での導通およびリーク電流の発生が更に抑えられる。
積層体ＬＭａｒ，ＬＭｂｒのＹ方向両側には、Ｘ方向に延びる板状部ＢＲが配置されている。つまり、積層体ＬＭａｒ，ＬＭｂｒの周囲を囲む積層体ＬＭａ，ＬＭｂは、少なくともＹ方向において、板状部ＢＲによって積層体ＬＭａｒ，ＬＭｂｒと隔てられている。
第１及び第２の板状部としての板状部ＢＲは、絶縁層５３、積層体ＬＭａ，ＬＭｂ及び積層体ＬＭａｒ，ＬＭｂｒとの境界部分、並びに接合層ＪＬを、積層体ＬＭａ，ＬＭｂの積層方向に貫通してソース線ＳＬに到達する。板状部ＢＲの内部は例えば絶縁層で充填されている。後述するように、板状部ＢＲは、半導体記憶装置１の製造工程にて実施される絶縁層ＮＬからワード線ＷＬ等の導電層への置き換えを、２つの板状部ＢＲ間の領域において阻害する。
貫通コンタクト領域ＴＰｃ及び中間領域ＩＲには、複数の柱状部ＨＲがマトリクス状に配置されている。つまり、貫通コンタクト領域ＴＰｃにおいて、柱状部ＨＲは、コンタクトＬＩと板状部ＢＲとの間、及び２つの板状部ＢＲの間に配置される。また、中間領域ＩＲにおいて、柱状部ＨＲは、２つのコンタクトＬＩの間に配置される。
柱状部ＨＲは、絶縁層５３の下部から、積層体ＬＭａ，ＬＭｂ及び接合層ＪＬを積層体ＬＭａ，ＬＭｂの積層方向に貫通し、ソース線ＳＬに到達する。２つの板状部ＢＲの間に配置された一部の柱状部ＨＲは、積層体ＬＭａ，ＬＭｂと積層体ＬＭａｒ，ＬＭｂｒとの境界部分、または積層体ＬＭａｒ，ＬＭｂｒ内を貫通していてもよい。
より具体的には、柱状部ＨＲは、積層体ＬＭａまたは積層体ＬＭａｒを貫通する柱状部ＨＲａと、積層体ＬＭｂまたは積層体ＬＭｂｒを貫通する柱状部ＨＲｂとが、接合層ＪＬの高さ位置で接合された形状を有する。柱状部ＨＲｂの上端は、絶縁層５３の下部に突出している。柱状部ＨＲａ，ＨＲｂは、例えば上面の径に比べて底面の径が狭いテーパ形状、または上面と底面との間の所定の高さ位置で径が広がったボーイング形状等を有することがある。
個々の柱状部ＨＲは、接合層ＪＬ中の接合部分に台座ＰＤｒを有する。台座ＰＤｒは、積層体ＬＭａまたは積層体ＬＭａｒに配置される柱状部ＨＲａの上面よりも大きな径を有する。
柱状部ＨＲａ，ＨＲｂ及び台座ＰＤｒには絶縁材料としての絶縁層が充填されている。絶縁層は例えばＳｉＯ２層等である。
ただし、２つのコンタクトＬＩ間に並んだ複数の柱状部ＨＲのうち、幾つかの柱状部ＨＲの上部には分離層ＳＨＥが配置される場合がある。このような柱状部ＨＲの上端部は、分離層ＳＨＥが配置されることにより消失している。
なお、柱状部ＨＲは、階段領域ＳＲ（図１（ｂ）参照）に配置されてもよい。柱状部ＨＲは、後述する半導体記憶装置１の製造工程で、貫通コンタクト領域ＴＰｃ、中間領域ＩＲ、及び階段領域ＳＲにおいて、製造途中の半導体記憶装置１が備える積層構造を支持する。
（半導体記憶装置の製造方法）
次に、図３～図１１を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。
図３～図１１は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す図である。図３～図１１の同一図番における（ａ）（ｂ）（ｃ）は、同じ処理工程中の異なる断面を示す。図３～図１１の（ａ）は図２（ａ）の部位に相当し、（ｂ）は図２（ｂ）の部位に相当し、（ｃ）は図２（ｃ）の部位に相当する。
以下、基板ＳＢ上にトランジスタＴＲを含む周辺回路ＣＵＡを形成し、周辺回路ＣＵＡを絶縁層５０で覆った後の状態から説明を開始する。
図３（ａ）（ｂ）（ｃ）に示すように、絶縁層５０上にソース線ＳＬを形成し、ソース線ＳＬ上に、絶縁層ＮＬと絶縁層ＯＬとが交互に複数積層された積層体ＬＭａｓを形成する。犠牲層としての絶縁層ＮＬは、例えばＳｉＮ層等であり、後に導電材料と置き換えられてワード線ＷＬ等の導電層となる。積層体ＬＭａｓ上には接合層ＪＬを形成する。
図３（ａ）（ｂ）に示すように、積層体ＬＭａｓのメモリ領域ＭＲに、接合層ＪＬ及び積層体ＬＭａｓを貫通してソース線ＳＬに到達し、上端が拡径されたメモリホールを形成し、メモリホール内にアモルファスシリコン層等の犠牲層を充填する。これにより、メモリホール上端の拡径された部分に台座ＰＤｓを有するピラーＰＬａｓが形成される。
図３（ａ）（ｃ）に示すように、積層体ＬＭａｓの貫通コンタクト領域ＴＰｃ及び中間領域ＩＲに、接合層ＪＬ及び積層体ＬＭａｓを貫通してソース線ＳＬに到達し、上端が拡径されたホールを形成し、ホール内にアモルファスシリコン層等の犠牲層を充填する。これにより、ホール上端の拡径された部分に台座ＰＤｓを有する柱状部ＨＲａｓが形成される。
なお、図３には示されないが、積層体ＬＭａｓを形成したタイミングで、積層体ＬＭａｓに階段領域ＳＲの一部が形成される。また、貫通コンタクト領域ＴＰｃ等における柱状部ＨＲａｓの形成と並行して、階段領域ＳＲにも柱状部ＨＲａｓが形成される。
図４（ａ）（ｂ）（ｃ）に示すように、各部の上層に絶縁層ＮＬと絶縁層ＯＬとが交互に複数積層された積層体ＬＭｂｓを形成する。積層体ＬＭｂｓ上には各部を覆う絶縁層５３を形成する。
図４（ａ）（ｂ）に示すように、絶縁層５３及び積層体ＬＭｂを貫通して接合層ＪＬの各々の台座ＰＤｓに接続されるメモリホールＭＨｂを形成する。
ピラーＰＬａｓの上面には、積層体ＬＭａｓ内のピラーＰＬａｓより径が大きい台座ＰＤｓが配されている。これにより、積層体ＬＭｂｓにメモリホールＭＨｂを形成する際、ピラーＰＬａｓの配置位置とメモリホールＭＨｂの配置位置とが、合わせずれ等により上下で完全に一致しなくとも、メモリホールＭＨｂとピラーＰＬａｓとを、台座ＰＤｓを介して接続することができる。
図４（ａ）（ｃ）に示すように、絶縁層５３及び積層体ＬＭｂを貫通して柱状部ＨＲａｓの各々の台座ＰＤｓに接続されるホールＨＬｂを形成する。
柱状部ＨＲａｓの上面には、積層体ＬＭａｓ内の柱状部ＨＲａｓより径が大きい台座ＰＤｓが配されている。これにより、積層体ＬＭｂｓにホールＨＬｂを形成する際、柱状部ＨＲａｓの配置位置とホールＨＬｂの配置位置とが、合わせずれ等により上下で完全に一致しなくとも、ホールＨＬｂと柱状部ＨＲａｓとを、台座ＰＤｓを介して接続することができる。
なお、図４には示されないが、積層体ＬＭｂｓを形成したタイミングで、積層体ＬＭｂｓに階段領域ＳＲの残りの部分が形成される。また、貫通コンタクト領域ＴＰｃ等におけるホールＨＬｂの形成と並行して、階段領域ＳＲにもホールＨＬｂが形成される。
図５（ａ）（ｂ）に示すように、メモリホールＭＨｂを介してピラーＰＬａｓの犠牲層が除去されて、積層体ＬＭｂｓ、接合層ＪＬ、及び積層体ＬＭａｓを貫通してソース線ＳＬに到達するメモリホールＭＨが形成される。
図５（ａ）（ｃ）に示すように、ホールＨＬｂを介して柱状部ＨＲａｓの犠牲層が除去される。これにより、積層体ＬＭｂｓ、接合層ＪＬ、及び積層体ＬＭａｓを貫通してソース線ＳＬに到達するホールＨＬが形成される。なお、図５には示されないが、階段領域ＳＲにおいても同様の処理を経てホールＨＬが形成される。
図６（ａ）（ｃ）に示すように、ホールＨＬ内に絶縁層を充填して中央部に台座ＰＤｒを有する柱状部ＨＲを形成する。このとき、メモリ領域ＭＲに形成されたメモリホールＭＨは図示しないマスク膜等により覆っておく。柱状部ＨＲの形成後、図示しないマスク膜は除去される。なお、図６には示されないが、階段領域ＳＲにおいても同様の処理を経て柱状部ＨＲが形成される。
図６（ａ）（ｂ）に示すように、ピラーＰＬａ，ＰＬｂを積層体ＬＭａｓ，ＬＭｂｓに形成する。すなわち、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ等のメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを形成する。チャネル層ＣＮはメモリホールＭＨの底部にも形成する。これにより、中央部に台座ＰＤを有するピラーＰＬａ，ＰＬｂが形成される。
なお、ピラーＰＬａ，ＰＬｂの形成処理と柱状部ＨＲの形成処理とは、処理の順序を入れ替え可能である。その場合、ピラーＰＬａ，ＰＬｂの形成時には、貫通コンタクト領域ＴＰｃ等に形成されたホールＨＬを図示しないマスク膜等により覆っておく。
図７（ａ）（ｂ）に示すように、絶縁層５３の上面に露出したコア層ＣＲの上端をエッチバックして、ピラーＰＬの上端部に凹部を形成する。この凹部内に、アモルファスシリコン層またはポリシリコン層等を充填して、コア層ＣＲ上にキャップ層ＣＰを形成する。これにより、上端部にキャップ層ＣＰを有するピラーＰＬが形成される。
図７（ａ）（ｂ）（ｃ）に示すように、キャップ層ＣＰの形成に際し、絶縁層５３の全面がエッチバックされて絶縁層５３が薄膜化される。
図８（ａ）（ｂ）（ｃ）に示すように、再度、絶縁層５３を成膜し、各部全体を絶縁層５３で覆う。これにより、ピラーＰＬのキャップ層ＣＰが絶縁層５３中に突出し、柱状部ＨＲの上端部が絶縁層５３に突出した状態となる。
絶縁層５３、積層体ＬＭｂｓ、接合層ＪＬ、及び積層体ＬＭａｓを貫通し、ソース線ＳＬに到達するスリットＳＴを形成する。スリットＳＴは、例えばメモリ領域ＭＲ、中間領域ＩＲ、貫通コンタクト領域ＴＰｃ、及び図示しない階段領域ＳＲに亘り、Ｘ方向に延伸して形成される。
スリットＳＴの形成と並行して、絶縁層５３、積層体ＬＭｂｓ、接合層ＪＬ、及び積層体ＬＭａｓを貫通し、ソース線ＳＬに到達するスリットＳＴｂを形成する。スリットＳＴｂは、貫通コンタクト領域ＴＰｃに局所的に形成される。スリットＳＴｂの側壁にはＳｉＯ２層等の絶縁層５６を形成する。
図９（ａ）（ｂ）（ｃ）に示すように、積層体ＬＭａｓ，ＬＭｂｓを貫通するスリットＳＴを介して、積層体ＬＭａｓ，ＬＭｂｓ中の絶縁層ＮＬを除去する。これにより、各絶縁層ＯＬ間にギャップＧＰが形成された積層体ＬＭａｇ，ＬＭｂｇが形成される。
図９（ａ）（ｃ）に示すように、このとき、側壁に絶縁層５６を有するスリットＳＴｂによって、スリットＳＴから流入した絶縁層ＮＬを除去する薬液等が、スリットＳＴｂに挟まれた領域内に流入するのが阻害される。そして、この薬液等がスリットＳＴｂの端部を迂回して（Ｘ方向側から）スリットＳＴｂの端部から遠方の上記領域内まで流入する前に処理を停止することで、２つのスリットＳＴｂ間の領域では絶縁層ＮＬが除去されずに残る。これにより、スリットＳＴｂ間の領域の略中央付近に、絶縁層ＮＬが絶縁層ＯＬ間に残ったままの積層体ＬＭａｒ，ＬＭｂｒが形成される。
またこのとき、ギャップＧＰを有する脆弱な構造物である積層体ＬＭａｇ，ＬＭｂｇを、図９（ｂ）に示す位置ではピラーＰＬが支持し、図９（ｃ）に示す位置および図示しない階段領域ＳＲでは柱状部ＨＲが支持する。
図１０（ａ）（ｂ）（ｃ）に示すように、積層体ＬＭａｇ，ＬＭｂｇを貫通するスリットＳＴを介して、積層体ＬＭａｇ，ＬＭｂｇ中のギャップＧＰに、タングステンまたはモリブデン等の導電材料を充填する。これにより、各絶縁層ＯＬ間にワード線ＷＬ等の導電層が形成された積層体ＬＭａ，ＬＭｂが形成される。
図１０（ａ）（ｃ）に示すように、このときにも、スリットＳＴｂに挟まれた領域内へのタングステン層等の導電層を堆積させるガスの流入が、スリットＳＴｂにより阻害される。これにより、スリットＳＴｂに挟まれた領域内の絶縁層ＮＬを有する積層体ＬＭａｒ，ＬＭｂｒの状態が保たれる。
図９及び図１０のように、絶縁層ＮＬをワード線ＷＬ等の導電層に置き換える処理をリプレースと呼ぶことがある。
図１１（ａ）（ｂ）（ｃ）に示すように、絶縁層５３及び積層体ＬＭｂｓの最上層の導電層を貫通する分離層ＳＨＥａ～ＳＨＥｄを形成する。
すなわち、絶縁層５３及び積層体ＬＭｂｓの最上層の導電層を貫通する複数の溝を形成する。このとき、これらの複数の溝の形成位置と重なる位置にあるピラーＰＬ及び柱状部ＨＲの上端部は消失する。これらの複数の溝内にＳｉＯ２層等の絶縁層５７を充填し、分離層ＳＨＥａ～ＳＨＥｄを形成する。
分離層ＳＨＥａ～ＳＨＥｄのうち、分離層ＳＨＥａ，ＳＨＥｂ，ＳＨＥｄは、貫通コンタクト領域ＴＰｃを介して貫通コンタクト領域ＴＰｃの両側の領域へと延びる。分離層ＳＨＥｃの両端部はメモリ領域ＭＲを介して両方向に配置される貫通コンタクト領域ＴＰｃのスリットＳＴｂにそれぞれ接続されて終端している。
この後、スリットＳＴｂ内を絶縁層で充填して板状部ＢＲを形成する。また、スリットＳＴの側壁に絶縁層５２を形成し、その内側に導電層２０を充填してコンタクトＬＩを形成する。ただし、スリットＳＴ内を全て絶縁層等で充填し、ソース線コンタクトの機能を有さない構造物を形成してもよい。
また、絶縁層５３、積層体ＬＭａｒ，ＬＭｂｒ、接合層ＪＬ、及びソース線ＳＬを貫通し、周辺回路ＣＵＡのトランジスタＴＲ等と電気的に接続されるコンタクトＣ４を形成する。
また、絶縁層５３を覆う絶縁層５４を形成した後、絶縁層５４，５３を貫通してピラーＰＬのキャップ層ＣＰに接続するプラグＣＨと、絶縁層５４を貫通してそれぞれのコンタクトＬＩ，Ｃ４に接続するプラグＶ０と、を形成する。また、これらのプラグＣＨ，Ｖ０に接続する上層配線等を形成する。
また、図示しない階段領域ＳＲでは、階段領域ＳＲ各段のワード線ＷＬに接続されるコンタクトＣＣ（図１（ｂ）参照）、及びコンタクトＣＣに接続する上層配線を形成する。
以上により、実施形態の半導体記憶装置１が製造される。
３次元不揮発性メモリ等の半導体記憶装置の製造工程において、例えば基板上に配置された周辺回路と、積層体の上方に配置された上層配線等とを接続するコンタクトを通すため、積層体の一部の領域に絶縁層を残す場合がある。
一方で、複数のメモリセルの動作を制御するため、積層体の上層が複数の選択ゲート線に分離されることがある。積層体の上層を分離するためには、例えば積層体の一端部から他端部に亘って分離層を形成する。ここで、周辺回路と上層配線とを接続するコンタクトに阻まれて、分離層が一部領域で途切れてしまう場合がある。その場合であっても、コンタクトが配置される絶縁層が残された積層体部分に分離層の端部を接続することで、積層体の上層の分離が可能となる。
しかしながら、絶縁層が残された積層体部分に分離層の端部を確実に到達させ、かつ、その積層体部分に配置されるコンタクトとの接触を避けるため、絶縁層を残す積層体部分が大きく形成される場合がある。これにより、半導体記憶装置の全体のサイズも大きくなってしまうことがある。
また、分離層を形成する際の誤差等により、絶縁層が残された積層体部分に分離層の端部が到達しなかった場合、積層体の上層を完全に分離することができず、一部の選択ゲート線同士が電気的に接続された状態となってしまう。
これらの不具合を解消するため、例えば周辺回路と上層配線とを接続するコンタクトの形成領域を板状部材等で囲ってしまう手法が考えられる。しかし、板状部材同士が直交する部分では、板状部材の寸法変換差が大きくなってしまう場合があり、望ましくない。
実施形態の半導体記憶装置１によれば、分離層ＳＨＥｃは、積層体ＬＭａｒ，ＬＭｂｒへ向かって積層体ＬＭａ，ＬＭｂの部分をＸ方向に延び、２つの板状部ＢＲの内側領域から２つの板状部ＢＲの一方の側面に接続する。
これにより、より確実に積層体ＬＭａ，ＬＭｂ中の上層の導電層を選択ゲート線ＳＧＤに分離することができる。積層体ＬＭａｒ，ＬＭｂｒのサイズも小さく抑えることができ、半導体記憶装置１の全体のサイズを小型化することができる。
実施形態の半導体記憶装置１によれば、分離層ＳＨＥｃが接続される板状部ＢＲともう１つの板状部ＢＲは、Ｘ方向に長手方向があり、それぞれ積層体ＬＭａｒ，ＬＭｂｒの両側の位置で、積層体ＬＭａｒ，ＬＭｂｒの積層方向に延びる。
このように、積層体ＬＭａｒ，ＬＭｂｒを完全に囲うことなく、積層体ＬＭａｒ，ＬＭｂｒのＹ方向両側に板状部ＢＲを配置するので、板状部ＢＲが互いに直交することが無く、寸法変換差を小さく抑えることができる。
実施形態の半導体記憶装置１によれば、分離層ＳＨＥｃは、直角よりも小さい角度で板状部ＢＲの側面に接続する。これにより、分離層ＳＨＥｃと板状部ＢＲとが直交することがなく、分離層ＳＨＥｃ及び板状部ＢＲの寸法変換差を小さく抑えることができる。
実施形態の半導体記憶装置１によれば、分離層ＳＨＥｃの屈曲部ＳＨＥｚにおける部分ＳＨＥｘと部分ＳＨＥｙとがなす角度は鈍角である。これにより、部分ＳＨＥｘと部分ＳＨＥｙとが直交することもなく、分離層ＳＨＥｃにおける寸法変換差を小さく抑えることができる。
なお、上述の実施形態では、メモリ領域ＭＲ間に配置される貫通コンタクト領域ＴＰｃにおいて、板状部ＢＲと接続される分離層ＳＨＥｃを配置することとした。しかし、例えば他の貫通コンタクト領域ＴＰｂ等において、ワード線ＷＬへのリプレースを阻害する構成が採られる場合には、そのような貫通コンタクト領域ＴＰｂ等においても、リプレースを阻害するための板状部と分離層とを接続する構成が採られてもよい。
上述の実施形態では、半導体記憶装置１は、２つの積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ（２段）構造を備えることとした。しかし、半導体記憶装置は、１Ｔｉｅｒ、または３Ｔｉｅｒ以上の構造を備えていてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、ＢＲ…板状部、ＣＮ…チャネル層、ＣＰ…キャップ層、ＨＲ…柱状部、ＬＩ…コンタクト、ＬＭａ，ＬＭａｒ，ＬＭｂ，ＬＭｂｒ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ…ピラー、ＳＢ…基板、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＨＥａ～ＳＨＥｄ…分離層、ＳＲ…階段領域、ＳＴＤ，ＳＴＳ…選択ゲート、ＷＬ…ワード線。

Claims (5)

  1. 複数の導電層が第１の絶縁層を介して積層される第１の積層体と、
    複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の積層体に周囲を囲まれた第２の積層体と、
    前記第１及び第２の積層体の各層の積層方向及び前記積層方向と交差する第１の方向に延び、前記積層方向及び前記第１の方向と交差する第２の方向における前記第２の積層体の両側で、それぞれ前記第１の積層体と前記第２の積層体の間に配置される第１及び第２の板状部と、
    前記複数の導電層のうち少なくとも最上層の導電層を貫通して前記第２の方向に分離する分離層と、
    前記第１及び第２の板状部から前記第１の方向に離間した位置で、前記第１の積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成されるピラーと、を備え、
    前記分離層は、
    前記第２の積層体へ向かって前記第１の積層体の部分を前記第１の方向に延び、前記第１及び第２の板状部の内側の第１の領域から前記第１の板状部の側面に接続する、
    半導体記憶装置。
  2. 前記分離層は、
    直角よりも小さい角度で前記第１の板状部の側面に接続する、
    請求項１に記載の半導体記憶装置。
  3. 前記分離層は、
    前記第１の積層体の前記ピラーが配置された第２の領域及び前記第１の領域と前記第２の領域との間の中間領域内を前記第１の方向に延びる第１の部分と、
    前記第１の領域内を前記第１の板状部へ向かって延びる第２の部分と、
    前記第１の部分から前記第２の部分へと屈曲する屈曲部と、を有する、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記屈曲部における前記第１の部分と前記第２の部分とがなす角度は鈍角である、
    請求項３に記載の半導体記憶装置。
  5. 前記屈曲部は、
    前記中間領域または前記第１の領域内に配置される、
    請求項３または請求項４に記載の半導体記憶装置。
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