JP2021150310A - 半導体記憶装置 - Google Patents

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Abstract

【課題】積層構造の強度を高めること。【解決手段】実施形態の半導体記憶装置１は、複数の第１の導電層ＷＬが第１の絶縁層を介して積層され、階段部ＳＲおよびメモリ部ＭＲを有する積層体と、積層体内を所定の方向に延び、積層体を分割する帯状部ＬＩと、を備え、帯状部ＬＩは、階段部ＳＲにおける側面に、複数の第１の導電層ＷＬに跨って積層方向に連続的に延びる突起部ＮＴを有する。帯状部ＬＩは、突起部ＮＴ内に設けられた第２の絶縁層５６と、複数の第１の導電層ＷＬおよび第１の絶縁層の帯状部ＬＩに向いた端面を覆い、メモリ部ＭＲおよび階段部ＳＲに亘って帯状部ＬＩ内を連続的に延びる第３の絶縁層５２と、を有する。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
３次元不揮発性メモリでは、積層された複数の導電層に対してメモリセルが３次元に配置される。このような構成においては、積層構造の強度を如何に保つかが課題となる。
特開２０１８−１５７０９６号公報 米国特許第９７９３２９３号明細書
一つの実施形態は、積層構造の強度を高めることができる半導体記憶装置を提供することを目的とする。
実施形態の半導体記憶装置は、複数の第１の導電層が第１の絶縁層を介して積層され、前記複数の第１の導電層の端部が階段状となった階段部および複数のメモリセルが配置されるメモリ部を有する積層体と、前記メモリ部における前記積層体内を前記積層体の積層方向に延び、前記複数の第１の導電層の少なくとも一部とのそれぞれの交差部に前記メモリセルが形成される第１のピラーと、前記メモリ部および前記階段部における前記積層体内を前記積層方向および前記積層方向と交差する第１の方向に延び、前記積層体を分割する帯状部であって、前記階段部における側面に前記複数の第１の導電層に跨って前記積層方向に連続的に延びる複数の突起部を有する帯状部と、を備え、前記帯状部は、前記複数の突起部内に設けられた第２の絶縁層と、前記複数の突起部の位置では前記第２の絶縁層を介しながら、前記複数の第１の導電層および前記第１の絶縁層の前記帯状部に向いた端面を、前記複数の突起部の位置および隣接する前記複数の突起部間の位置を通して覆い、前記メモリ部および前記階段部に亘って前記帯状部内を連続的に延びる第３の絶縁層と、を有する。
図１は、実施形態にかかる半導体記憶装置の概略の構成例を示す断面図である。 図２は、実施形態にかかる半導体記憶装置のＹ方向に沿う断面図である。 図３は、実施形態にかかる半導体記憶装置の横断面図である。 図４は、実施形態にかかる半導体記憶装置のより詳細な層構成を示す断面図である。 図５は、実施形態にかかる半導体記憶装置が備えるピラー、柱状部、及びコンタクトの突起部を示す透視斜視断面図である。 図６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図９は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１０は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１１は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１２は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す横断面図である。 図１７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す横断面図である。 図１９は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２０は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す横断面図である。 図２１は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２２は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す横断面図である。 図２３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す透視斜視断面図である。 図２４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す横断面図である。 図２６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す透視斜視断面図である。 図２７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す透視斜視断面図である。 図２８は、実施形態にかかる半導体記憶装置の製造途中における突起部近傍の拡大横断面図である。 図２９は、実施形態にかかる半導体記憶装置に適用され得る突起部の横断面の形状の例を示す図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す断面図である。図１に示すように、半導体記憶装置１は、基板ＳＢ、周辺回路ＣＵＡ、メモリ部ＭＲ、及び階段部ＳＲを備える。
基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。
周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。
複数のワード線ＷＬには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、メモリセルが３次元に配置されたメモリ部ＭＲが構成される。
メモリ部ＭＲ内には、ワード線ＷＬを有さない貫通コンタクト領域ＯＸＢが配置される。貫通コンタクト領域ＯＸＢには、メモリ部ＭＲ下方の周辺回路ＣＵＡと、メモリ部ＭＲ上方の上層配線等とを接続するコンタクトＣ４が配置されている。
階段部ＳＲは、例えばメモリ部ＭＲのＸ方向両側に配置され、メモリ部ＭＲへと向かって昇段していく階段状の構造を有する。このような構造は、複数のワード線ＷＬが階段状に終端することで構成される。
個々のワード線ＷＬの階段部ＳＲにおける端部には、ワード線ＷＬと上層配線等とを接続するコンタクトＣＣが配置されている。これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。なお、本明細書においては、階段部ＳＲの各段のテラス面が向いた方向を上方向と規定する。
次に、図２〜図５を用いて、半導体記憶装置１の詳細の構成例について説明する。
図２は、実施形態にかかる半導体記憶装置１のＹ方向に沿う断面図である。図２（ａ）はメモリ部ＭＲの断面図であり、図２（ｂ）は貫通コンタクト領域ＯＸＢ近傍の断面図であり、図２（ｃ）は階段部ＳＲの断面図である。ただし、図２においては、基板ＳＢ及び周辺回路ＣＵＡ等の絶縁層５０下方の構造が省略されている。
図３は、実施形態にかかる半導体記憶装置１の横断面図である。具体的には、図３は半導体記憶装置１が備える複数のワード線ＷＬのうち、階段部ＳＲの図２（ｃ）の位置でコンタクトＣＣに接続されるワード線ＷＬの高さ位置での横方向の断面図である。図３（ａ）はメモリ部ＭＲの横断面図であり、図３（ｂ）は貫通コンタクト領域ＯＸＢ近傍の横断面図であり、図３（ｃ）は階段部ＳＲの横断面図である。
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）に示すように、半導体記憶装置１は、例えばソース線ＳＬ上に配置される積層部ＬＭａ，ＬＭｂ、積層部ＬＭａ，ＬＭｂを覆う絶縁層５３、及び絶縁層５３上に配置される絶縁層５４を備える。ソース線ＳＬは例えばポリシリコン層等である。
積層部ＬＭａ，ＬＭｂは、第１の導電層としてのワード線ＷＬと、第１の絶縁層としての絶縁層ＯＬとが交互に複数積層された構成を有する。積層部ＬＭｂは、接合層ＪＬを介して積層部ＬＭａ上に配置されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬ及び接合層ＪＬは、例えばＳｉＯ２層等である。
なお、図２（ａ）〜（ｃ）の例では、積層部ＬＭａ，ＬＭｂはそれぞれ７層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層部ＬＭａは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、積層部ＬＭｂは最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。
これ以降、積層部ＬＭａ，ＬＭｂを含む構成を積層体と呼ぶことがある。積層体に、図示しない選択ゲート線を含めてもよい。積層体に接合層ＪＬを含めてもよい。積層体に、後述する貫通コンタクト領域ＯＸＢの積層部ＬＭａｒ，ＬＭｂｒを含めてもよい。
積層部ＬＭａ，ＬＭｂは、メモリセルＭＣが３次元に複数配置されたメモリ部ＭＲと、積層部ＬＭａ，ＬＭｂの端部が階段状となった階段部ＳＲとを備える。積層部ＬＭａ，ＬＭｂは、Ｘ方向に延びる帯状部としてのコンタクトＬＩで分割されている。Ｙ方向に複数配置されたコンタクトＬＩにより、メモリ部ＭＲと階段部ＳＲとは、ブロックと呼ばれる複数の領域に区画される。
複数のコンタクトＬＩは、絶縁層５３、積層部ＬＭａ，ＬＭｂ、及び接合層ＪＬを積層方向に貫通し、ソース線ＳＬに到達する。個々のコンタクトＬＩは、コンタクトＬＩの側壁を覆う第３の絶縁層としての絶縁層５２を有する。絶縁層５２の内側には第３の導電層としての導電層２０が充填されている。絶縁層５２は例えばＳｉＯ２層等である。導電層２０は例えばポリシリコン層またはタングステン層等である。コンタクトＬＩの導電層２０は、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。
プラグＶ０に接続する導電層２０を有するコンタクトＬＩが、ソース線ＳＬ上に配置されることで、コンタクトＬＩは例えばソース線コンタクトとして機能する。ただし、コンタクトＬＩの代わりにＳｉＯ２層等の絶縁層で充填された帯状部が、積層部ＬＭａ，ＬＭｂをＹ方向に分割していてもよい。
また、積層部ＬＭｂのメモリ部ＭＲには、最上層のワード線ＷＬよりも上方をＸ方向に延びる絶縁部材（不図示）が配置されている。絶縁部材は、コンタクトＬＩにより区画された各ブロック内をＹ方向に並ぶピラーＰＬのうち、例えば中央のピラーＰＬの上部に、それらのピラーＰＬと交差するように配置される。絶縁部材により、Ｙ方向に隣接する選択ゲート線（不図示）が積層部ＬＭｂの上方に形成される。絶縁部材は、例えば最上層のワード線ＷＬより上方の導電層を選択ゲート線のパターンに区画している。
図２（ａ）及び図３（ａ）に示すように、メモリ部ＭＲにおいては、２つのコンタクトＬＩ間の積層部ＬＭａ，ＬＭｂに、複数の第１のピラーとしてのピラーＰＬがマトリクス状に配置されている。個々のピラーＰＬは、積層部ＬＭａ，ＬＭｂ及び接合層ＪＬを積層方向に貫通し、ソース線ＳＬに到達している。
個々のピラーＰＬは、積層部ＬＭａを貫通する構造物である第１のサブピラーとしてのピラーＰＬａと、積層部ＬＭｂを貫通する構造物である第２のサブピラーとしてのピラーＰＬｂとが、接合層ＪＬの高さ位置で接合された形状を有する。ピラーＰＬａ，ＰＬｂは、例えば上面の径に比べて底面の径が狭いテーパ形状、または上面と底面との間の所定の高さ位置で径が広がったボーイング形状等を有することがある。
個々のピラーＰＬは、接合層ＪＬ中の接合部分に台座ＰＤを有する。台座ＰＤは、積層部ＬＭａに配置されるピラーＰＬａの上面よりも大きな径を有する。
個々のピラーＰＬは、ピラーＰＬの外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮはピラーＰＬの底部にも配置される。メモリ層ＭＥは、例えばピラーＰＬの外周側から順に、ＳｉＯ２層等であるブロック層、ＳｉＮ層等である電荷蓄積層、ＳｉＯ２層等であるトンネル層が積層された層であり、チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層等であり、コア層ＣＲは例えばＳｉＯ２層等である。
ピラーＰＬのチャネル層ＣＮは、絶縁層５３，５４を貫通するプラグＣＨを介してビット線等の上層配線と接続される。個々のピラーＰＬが、メモリ層ＭＥと、プラグＣＨに接続するチャネル層ＣＮとを有することにより、ピラーＰＬとワード線ＷＬとのそれぞれの交差部には複数のメモリセルＭＣが形成される。
ただし、２つのコンタクトＬＩ間に５つ並んだピラーＰＬのうち、例えば中央のピラーＰＬのように、上述の絶縁部材が上部に配置されたピラーＰＬはプラグＣＨを有さない。このようなピラーＰＬは、複数のピラーＰＬの規則的な配列を維持するために配置される。それらの側面にメモリセルは形成されないか、それらのメモリセルの機能は有効ではない。
図２（ｂ）及び図３（ｂ）に示すように、メモリ部ＭＲ内のＸ方向中央位置等の所定位置には貫通コンタクト領域ＯＸＢが配置されている。貫通コンタクト領域ＯＸＢ内には、積層部ＬＭａ，ＬＭｂのワード線ＷＬが絶縁層ＮＬに置き換わった積層部ＬＭａｒ，ＬＭｂｒが配置される。
すなわち、積層部ＬＭａｒ，ＬＭｂｒは、絶縁層ＯＬと、絶縁層ＯＬとは異なる絶縁層ＮＬとが交互に複数積層された構成を有する。絶縁層ＮＬは例えばＳｉＮ層等である。積層部ＬＭａｒ，ＬＭｂｒをそれぞれ構成する絶縁層ＮＬの層数および高さ位置は、例えば積層部ＬＭａ，ＬＭｂをそれぞれ構成するワード線ＷＬの層数および高さ位置と等しい。積層部ＬＭａｒ，ＬＭｂｒをそれぞれ構成する絶縁層ＯＬの層数および高さ位置は、例えば積層部ＬＭａ，ＬＭｂをそれぞれ構成する絶縁層ＯＬの層数および高さ位置と等しい。積層部ＬＭａｒ，ＬＭｂｒ間には接合層ＪＬが介在する。
貫通コンタクト領域ＯＸＢには、絶縁層５３、積層部ＬＭａｒ，ＬＭｂｒ、接合層ＪＬ、及びソース線ＳＬを積層方向に貫通し、基板ＳＢ上の周辺回路ＣＵＡに含まれるトランジスタＴＲ（図１参照）等に電気的に接続されるコンタクトＣ４が配置される。コンタクトＣ４は、コンタクトＣ４の側壁を覆う絶縁層５５と、絶縁層５５の内側に充填される導電層３０とを有する。絶縁層５５は例えばＳｉＯ２層等である。導電層３０は例えばタングステン層等である。コンタクトＣ４の導電層３０は、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。
積層部ＬＭａｒ，ＬＭｂｒは主に絶縁層ＮＬ，ＯＬで構成されるため、積層部ＬＭａｒ，ＬＭｂｒを貫通させてコンタクトＣ４を配置しても、貫通コンタクト領域ＯＸＢの周囲を囲む積層部ＬＭａ，ＬＭｂのワード線ＷＬとの導通およびリーク電流の発生等を抑制することができる。また、図２（ｂ）及び図３（ｂ）では簡略化されて示しているが、貫通コンタクト領域ＯＸＢ内には複数のコンタクトＣ４（図１参照）を並べて配置することがあり、そのような場合でも、複数のコンタクトＣ４間に絶縁層ＮＬ，ＯＬで構成される積層部ＬＭａｒ，ＬＭｂｒが配置されることで、複数のコンタクトＣ４同士における導通およびリーク電流の発生等を抑制することができる。コンタクトＣ４は導電層３０の周囲に絶縁層５５のライナを有するため、ワード線ＷＬ等との導通およびリーク電流の発生が更に抑えられる。
貫通コンタクト領域ＯＸＢのＹ方向両側には、Ｘ方向に延びる板状部ＢＲが配置されている。板状部ＢＲは、絶縁層５３、積層部ＬＭａ，ＬＭｂ、及び接合層ＪＬを積層方向に貫通し、ソース線ＳＬに到達する。板状部ＢＲの内部は例えば絶縁層で充填されている。後述するように、板状部ＢＲは、半導体記憶装置１の製造工程にて実施される絶縁層ＮＬからワード線ＷＬへの置き換えを、貫通コンタクト領域ＯＸＢ内において阻害する。
貫通コンタクト領域ＯＸＢの周囲を囲む積層部ＬＭａ，ＬＭｂは、少なくともＹ方向において、板状部ＢＲによって積層部ＬＭａｒ，ＬＭｂｒと隔てられている。
貫通コンタクト領域ＯＸＢ周囲の積層部ＬＭａ，ＬＭｂには、積層部ＬＭａ，ＬＭｂを貫通してソース線ＳＬに到達する複数の柱状部ＨＲが、マトリクス状に配置されている。個々の柱状部ＨＲには、例えばＳｉＯ２層等の絶縁層が充填されている。
個々の柱状部ＨＲは、積層部ＬＭａを貫通する構造物である柱状部ＨＲａと、積層部ＬＭｂを貫通する構造物である柱状部ＨＲｂとが、接合層ＪＬの高さ位置で接合された形状を有する。柱状部ＨＲａ，ＨＲｂは、例えば上面の径に比べて底面の径が狭いテーパ形状、または上面と底面との間の所定の高さ位置で径が広がったボーイング形状等を有することがある。
個々の柱状部ＨＲは、接合層ＪＬ中の接合部分に台座ＰＤｒを有する。台座ＰＤｒは、積層部ＬＭａに配置される柱状部ＨＲａの上面よりも大きな径を有する。
柱状部ＨＲは、後述する半導体記憶装置１の製造工程において、製造途中の半導体記憶装置１が備える積層構造を支持する。
次に、階段部ＳＲの詳細構成について説明する。
上述のように、階段部ＳＲは、Ｘ方向においてメモリ部ＭＲと隣接し、メモリ部ＭＲへと向かって昇段していく。このため、階段部ＳＲの断面構造はＸ方向位置によって異なる。メモリ部ＭＲから最も遠い位置では、ソース線ＳＬ上には積層部ＬＭａの最下層のワード線ＷＬ及び絶縁層ＯＬが配置される。メモリ部ＭＲに近付くにつれ、ソース線ＳＬ上の積層部ＬＭａはより多くの層を有することとなり、更には、接合層ＪＬを介して積層部ＬＭｂの各層が配置されていき、最もメモリ部ＭＲに近い位置では、積層部ＬＭｂの最上層のワード線ＷＬ及び絶縁層ＯＬが配置されることとなる。
図２（ｃ）及び図３（ｃ）には、下から３段目の階段部分が示されている。３段目の階段部分は、最下層の絶縁層ＯＬを除き、３組のワード線ＷＬ及び絶縁層ＯＬで構成される。それらの上層には絶縁層５１が配置されている。このように、階段部ＳＲの各段は、メモリ部ＭＲにおける積層部ＬＭｂの上面の高さと略同じ高さになるよう、絶縁層５１で覆われている。絶縁層５１上には絶縁層５３が配置され、絶縁層５３上には絶縁層５４が配置される。
３段目の階段部分において最上層となる下から３番目のワード線ＷＬには、そのワード線ＷＬ上の絶縁層ＯＬ、絶縁層５１，５３を貫通するコンタクトＣＣが接続されている。コンタクトＣＣは、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。このように、階段部ＳＲには、高さ方向に並ぶメモリセルＭＣにそれぞれ接続されるワード線ＷＬが階段状に引き出され、階段部ＳＲの各段に配置されるコンタクトＣＣに接続される。
コンタクトＣＣの周囲には、絶縁層５１及び積層部ＬＭａ，ＬＭｂを貫通する複数の第２のピラーとしての柱状部ＨＲが、マトリクス状に配置されている。図２（ｃ）の位置においては、個々の柱状部ＨＲは、絶縁層５１の上面から積層部ＬＭａの３段目の階段部分を貫通し、ソース線ＳＬに到達している。階段部ＳＲに配置される柱状部ＨＲは、第３のサブピラーとしての柱状部ＨＲａと第４のサブピラーとしての柱状部ＨＲｂとを備え、貫通コンタクト領域ＯＸＢに配置される柱状部ＨＲと同様の構成および形状等を有する。
上述のコンタクトＬＩは、階段部ＳＲにおいて、積層部ＬＭａ，ＬＭｂの積層方向に延びる突起部ＮＴを両側面の外側に有する。突起部ＮＴは、複数のワード線ＷＬ間に跨って積層部ＬＭａ，ＬＭｂの積層方向に延び、突起部ＮＴ内に第２の絶縁層としての絶縁層５６を有する。なお、図２（ｃ）には、コンタクトＬＩの突起部ＮＴの位置における断面が示されている。図２（ｃ）においては、コンタクトＬＩの突起部ＮＴから外れた位置の側面を破線で示している。
図３（ｃ）の例では、横断面が矩形状（略長方形状）をした突起部ＮＴが、コンタクトＬＩの突起部ＮＴから外れた位置の両側面に対し、同じＸ方向位置においてＹ方向両側へと突出している。コンタクトＬＩ両側面の突起部ＮＴは、例えばＸ方向に所定間隔で規則的に配置されている。また、突起部ＮＴは、例えばＸ方向位置において、Ｙ方向に並ぶ柱状部ＨＲの配列とは重なり合わないよう配置されている。
ただし、突起部ＮＴのＸ方向位置は、コンタクトＬＩの両側面で一致していなくともよい。また、突起部ＮＴは、コンタクトＬＩの両側面で異なる周期で配置されてもよい。
また、突起部ＮＴの横断面は、例えば台形または三角形等の他の多角形の形状を有していてもよい。突起部ＮＴの横断面は、丸みを帯びたＵ字型等であってもよい。また、Ｙ方向へ突出している突起部ＮＴにおいて、コンタクトＬＩの突起部ＮＴから外れた位置の側面からのＹ方向突出幅（突出量）Ｄｄが、突起部ＮＴにおける突出起点側のＸ方向幅Ｄｆ以上であることが望ましい。また、上記の横断面が台形または三角形等の例のように、突起部ＮＴの突出起点側のＸ方向幅Ｄｆよりも、コンタクトＬＩの外側へと突出した突端側のＸ方向幅Ｄｂの方が狭いことが望ましい。
なお、突起部ＮＴの横断面の形状がいずれの場合であっても、突起部ＮＴの断面積は、積層部ＬＭａ，ＬＭｂ内の同じ高さ位置において、例えば柱状部ＨＲ及びピラーＰＬの断面積より小さくなっている。
上述のコンタクトＬＩの側壁に配置された絶縁層５２は、階段部ＳＲにおいて、突起部ＮＴの位置では突起部ＮＴ内に設けられた第２の絶縁層としての絶縁層５６を介しながら、ワード線ＷＬ及び絶縁層ＯＬのコンタクトＬＩに向いた端面を、突起部ＮＴの位置および隣接する突起部ＮＴ間の位置を通して覆う。このように、絶縁層５２は、突起部ＮＴを除くコンタクトＬＩの側面およびコンタクトＬＩの側面の一部をなす突起部ＮＴの内側を連続的に覆っている。すなわち、絶縁層５２は、上述のメモリ部ＭＲおよび階段部ＳＲに亘り、コンタクトＬＩの内側を連続的に延びる。また、絶縁層５２の内側の導電層２０は、上述のメモリ部ＭＲおよび階段部ＳＲに亘り、コンタクトＬＩ内を連続的に延びている。
なお、上述のように、ＳｉＯ２層等の絶縁層で充填された帯状部が、コンタクトＬＩの代わりに用いられる場合であっても、コンタクトＬＩ内を連続的に延びる絶縁層が、突起部ＮＴを除くコンタクトＬＩの側面およびコンタクトＬＩの側面の一部をなす突起部ＮＴの内側を連続的に覆う構成を有する。
図４は、実施形態にかかる半導体記憶装置１のより詳細な層構成を示す断面図である。図４（ａ）（ｃ）は、上述の図２（ａ）（ｃ）に示す図と同一である。
図４に示すように、上述した構成のより詳細な構成として、ワード線ＷＬの周囲には、ワード線ＷＬを取り囲むようにバリアメタル層２１及び金属元素含有ブロック層５７が配置される。第２の導電層としてのバリアメタル層２１は例えばＴｉＮ層等である。金属元素含有ブロック層５７は、例えばＡｌ２Ｏ３層等の金属酸化物層等である。
これらの配置についてより詳細に説明すると、ワード線ＷＬの上面および下面には、ワード線ＷＬ側から順に、バリアメタル層２１及び金属元素含有ブロック層５７が配置される。また、図４（ａ）の部分拡大図である図４（ｄ）に示すように、メモリ部ＭＲにおいては、ピラーＰＬの側面のメモリ層ＭＥに面するワード線ＷＬの端面に、ワード線ＷＬ側から順に、バリアメタル層２１及び金属元素含有ブロック層５７が配置される。
これに伴い、コンタクトＬＩの側面にも、一部、バリアメタル層２１及び金属元素含有ブロック層５７が配置される場合がある。図４（ｄ）に示すように、メモリ部ＭＲにおいては、コンタクトＬＩの側面の絶縁層５２に面するワード線ＷＬの端面には、バリアメタル層２１及び金属元素含有ブロック層５７は配置されない。これに対し、コンタクトＬＩの側面の絶縁層５２に面する絶縁層ＯＬの端面に、金属元素含有ブロック層５７が配置される場合がある。また、ワード線ＷＬの上下面を覆い、ワード線ＷＬと金属元素含有ブロック層５７とに挟まれたバリアメタル層２１の端部が、コンタクトＬＩの側面の絶縁層５２と接する位置まで延びていてもよい。
また、階段部ＳＲにおいて、突起部ＮＴから外れた隣接する突起部ＮＴ間の位置では、バリアメタル層２１及び金属元素含有ブロック層５７は、上述のメモリ部ＭＲと同様に配置される。すなわち、コンタクトＬＩの側面の絶縁層５２に面するワード線ＷＬの端面には、バリアメタル層２１及び金属元素含有ブロック層５７は配置されず、コンタクトＬＩの側面の絶縁層５２に面する絶縁層ＯＬの端面には金属元素含有ブロック層５７が配置される場合がある。これに対し、図４（ｃ）のコンタクトＬＩの下部の拡大図である図４（ｆ）に示すように、突起部ＮＴの位置では、コンタクトＬＩの側面の突起部ＮＴに対向するワード線ＷＬの端面の少なくとも一部分において、ワード線ＷＬ側から順に、バリアメタル層２１及び金属元素含有ブロック層５７が配置される。これに対し、コンタクトＬＩの側面の突起部ＮＴに対向する絶縁層ＯＬの端面には、バリアメタル層２１及び金属元素含有ブロック層５７は配置されない。
また、突起部ＮＴの位置では更に、コンタクトＬＩの突起部ＮＴの内側にも金属元素含有ブロック層５７を有する場合がある。つまり、図４（ｃ）のコンタクトＬＩの上部の拡大図である図４（ｅ）、及び上記の図４（ｆ）に示すように、金属元素含有ブロック層５７は、突起部ＮＴが有する絶縁層５６のコンタクトＬＩの内側に向いた面に、積層部ＬＭａ，ＬＭｂの積層方向に連続して配置される場合がある。すなわち、突起部ＮＴの絶縁層５６と、突起部ＮＴのコンタクトＬＩの内側を覆う絶縁層５２との間には、金属元素含有ブロック層５７が介在されることがある。
このように、金属元素含有ブロック層５７が絶縁層５２，５６間に介在される場合には、金属元素含有ブロック層５７が視認されることにより、絶縁層５２，５６の識別が容易になると考えられる。ただし、金属元素含有ブロック層５７が介在されない場合であっても、絶縁層５２，５６の界面等が視認されることにより、絶縁層５２，５６の識別が可能であってよい。
なお、図４（ｃ）等に示すように、突起部ＮＴは、積層部ＬＭａ，ＬＭｂの積層方向において、コンタクトＬＩの上面から底面までの全体に亘って延在している。ピラーＰＬ及び柱状部ＨＲが、積層部ＬＭａ，ＬＭｂにそれぞれ配置される構造物同士が拡径された接合部分を介して接合された形状を有しているのとは異なり、突起部ＮＴは、積層部ＬＭａ，ＬＭｂに跨って拡径された接合部分を有することなく、例えば実効的な径の不連続な変化がない一体形状で構成される。その様子を図５に示す。
図５は、実施形態にかかる半導体記憶装置１が備えるピラーＰＬ、柱状部ＨＲ、及びコンタクトＬＩの突起部ＮＴを示す透視斜視断面図である。ピラーＰＬは階段部ＳＲには配置されないが、図５では、比較のためピラーＰＬを点線で、コンタクトＬＩの突起部ＮＴ近傍に描いている。
なお、コンタクトＬＩは、例えば上面の径に比べて底面の径が狭いテーパ形状、または上面と底面との間の高さ位置で径が広がったボーイング形状等を有することがある。コンタクトＬＩの側面に沿う突起部ＮＴは、上端の幅や突出量に比べて下端の幅や突出量が小さいテーパ形状、または、上面と底面との間の所定の高さ位置が弓形となった形状等を有することがある。
（半導体記憶装置の製造方法）
次に、図６〜図２９を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。
図６〜図２７は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す断面図である。同一図番における（ａ）（ｂ）（ｃ）は、同じ処理工程中の異なる断面を示す。図６〜図１５、図１７、図１９、図２１、及び図２４の（ａ）は図２（ａ）の部位に相当し、（ｂ）は図２（ｂ）の部位に相当し、（ｃ）は図２（ｃ）の部位に相当する。図１６、図１８、図２０、図２２、及び図２５の（ａ）は図３（ａ）の部位に相当し、（ｂ）は図３（ｂ）の部位に相当し、（ｃ）は図３（ｃ）の部位に相当する。
以下、基板ＳＢ上にトランジスタＴＲを含む周辺回路ＣＵＡを形成し、周辺回路ＣＵＡを絶縁層５０で覆った後の状態から説明を開始する。
図６（ａ）（ｂ）（ｃ）に示すように、絶縁層５０上にソース線ＳＬを形成し、ソース線ＳＬ上に、絶縁層ＮＬと絶縁層ＯＬとが交互に複数積層された積層部ＬＭａｓを形成する。犠牲層としての絶縁層ＮＬは、例えばＳｉＮ層等であり、後に導電材料と置き換えられてワード線ＷＬとなる。積層部ＬＭａｓ上には接合層ＪＬを形成する。
図７（ｃ）に示すように、積層部ＬＭａｓに階段部ＳＲａｓが形成される。階段部ＳＲａｓは、階段状構造全体のうち、積層部ＬＭａｓから構成される下方部分の階段を有する。図７（ｃ）の位置では、接合層ＪＬと、積層部ＬＭａｓの上層の絶縁層ＮＬが除去され、下から３段目の階段部分が形成される。階段部ＳＲａｓの段差部分には、例えば接合層ＪＬの上面の高さまで絶縁層５１が形成される。
図８（ａ）に示すように、積層部ＬＭａｓに、接合層ＪＬ及び積層部ＬＭａｓを貫通してソース線ＳＬに到達し、上端が拡径されたメモリホールを形成し、メモリホール内にアモルファスシリコン層等の犠牲層を充填する。これにより、メモリホール上端の拡径された部分に台座ＰＤｓを有するピラーＰＬａｓが形成される。
図８（ｂ）（ｃ）に示すように、積層部ＬＭａｓに、接合層ＪＬ及び積層部ＬＭａｓを貫通してソース線ＳＬに到達し、上端が拡径されたホールを形成し、ホール内にアモルファスシリコン層等の犠牲層を充填する。これにより、ホール上端の拡径された部分に台座ＰＤｒｓを有する柱状部ＨＲａｓが形成される。
図９（ａ）（ｂ）（ｃ）に示すように、各部の上層に絶縁層ＮＬと絶縁層ＯＬとが交互に複数積層された積層部ＬＭｂｓを形成する。つまり、図９（ａ）（ｂ）に示す部位では、接合層ＪＬを介して積層部ＬＭａｓ上に積層部ＬＭｂｓが形成される。図９（ｃ）に示す部位では、絶縁層５１上に積層部ＬＭｂｓが形成される。
なお、ここで、積層体ＬＭｂｓに上述の絶縁部材（不図示）を形成してもよい。絶縁部材は、例えば積層体ＬＭｂｓ（の更に上層の犠牲層および絶縁層）を途中まで貫通するよう形成された溝内に絶縁体を充填することで形成される。
図１０（ｃ）に示すように、積層部ＬＭｂｓを加工して、積層部ＬＭａｓの階段部ＳＲａｓを含む階段部ＳＲｓが形成される。階段部ＳＲｓは、積層部ＬＭａｓ，ＬＭｂｓから構成される階段状構造の全体を有する。図１０（ｃ）の位置では、積層部ＬＭｂｓの全てが除去され、下から３段目の階段部分が残される。階段部ＳＲｓの段差部分には、例えば積層部ＬＭｂｓの上面の高さまで絶縁層５１が形成される。
図１１（ａ）に示すように、積層部ＬＭｂｓに、積層部ＬＭｂを貫通して接合層ＪＬの各々の台座ＰＤｓに接続されるメモリホールＭＨｂを形成する。
ピラーＰＬａｓの上面には、積層部ＬＭａｓ内のピラーＰＬａｓの上面より径が大きい台座ＰＤｓが配されている。これにより、積層部ＬＭｂｓにメモリホールＭＨｂを形成する際、合わせずれ等により、ピラーＰＬａｓの配置位置とメモリホールＭＨｂの配置位置とが上下で完全に一致しなくとも、メモリホールＭＨｂとピラーＰＬａｓとを、台座ＰＤｓを介して接続することができる。
図１１（ｂ）（ｃ）に示すように、積層部ＬＭｂｓに、積層部ＬＭｂを貫通して接合層ＪＬの各々の台座ＰＤｒｓに接続されるホールＨＬｂを形成する。
柱状部ＨＲａｓの上面には、積層部ＬＭａｓ内の柱状部ＨＲａｓの上面より径が大きい台座ＰＤｒｓが配されている。これにより、積層部ＬＭｂｓにホールＨＬｂを形成する際、合わせずれ等により、柱状部ＨＲａｓの配置位置とホールＨＬｂの配置位置とが上下で完全に一致しなくとも、ホールＨＬｂと柱状部ＨＲａｓとを、台座ＰＤｒｓを介して接続することができる。
図１２（ａ）に示すように、メモリホールＭＨｂを介してピラーＰＬａｓの犠牲層が除去されて、積層部ＬＭｂｓ、接合層ＪＬ、及び積層部ＬＭａｓを貫通してソース線ＳＬに到達するメモリホールＭＨが形成される。
図１２（ｂ）（ｃ）に示すように、ホールＨＬｂを介して柱状部ＨＲａｓの犠牲層が除去されて、積層部ＬＭｂｓ、接合層ＪＬ、及び積層部ＬＭａｓを貫通してソース線ＳＬに到達するホールＨＬが形成される。図１２（ｃ）の位置では、絶縁層５１及び下から３段目の階段部分を貫通するホールＨＬが形成される。
図１３（ａ）に示すように、メモリホールＭＨをマスク６１等で保護する。
図１３（ｂ）（ｃ）に示すように、ホールＨＬ内に絶縁層を充填して中央部に台座ＰＤｒを有する柱状部ＨＲを形成する。
図１４（ａ）に示すように、ピラーＰＬを積層部ＬＭａｓ，ＬＭｂｓに形成する。すなわち、メモリホールＭＨの側壁側から順に、ＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層等のメモリ層ＭＥ、アモルファスシリコン層またはポリシリコン層等のチャネル層ＣＮ、及びＳｉＯ２層等のコア層ＣＲを形成する。チャネル層ＣＮはメモリホールＭＨの底部にも形成する。これにより、中央部に台座ＰＤを有するピラーＰＬが形成される。
なお、図１３に示した工程と、図１４に示した工程とは実施順を入れ替え可能である。
図１５（ａ）（ｂ）（ｃ）に示すように、各部の上層に絶縁層５３を形成する。つまり、図１５（ａ）（ｂ）に示す部位では、積層部ＬＭｂｓ上に絶縁層５３が形成される。図１５（ｃ）に示す部位では、絶縁層５１上に絶縁層５３が形成される。
図１５（ａ）（ｂ）に示すように、絶縁層５３、積層部ＬＭｂｓ、接合層ＪＬ、及び積層部ＬＭａｓを貫通し、ソース線ＳＬに到達するスリットＳＴ，ＳＴｂを形成する。このとき、スリットＳＴ，ＳＴｂは、例えば絶縁層５３からソース線ＳＬに到達する深さまで一括して形成される。
スリットＳＴは、後に絶縁層ＮＬのワード線ＷＬへの置き換えに使用され、その後、積層部ＬＭａｓ，ＬＭｂｓを分断するコンタクトＬＩとなる。スリットＳＬｂは、後に貫通コンタクト領域ＯＸＢの形成に使用され、その後、貫通コンタクト領域ＯＸＢの近傍に配置される板状部ＢＲとなる。
図１５（ｃ）に示すように、階段部ＳＲｓでは、スリットＳＴは絶縁層５３、階段部ＳＲｓ上層の絶縁層５１、及び階段部ＳＲｓを貫通してソース線ＳＬに到達するよう形成される。また、階段部ＳＲｓでは、スリットＳＴの側面は、他の部分よりも積層部ＬＭａｓ，ＬＭｂ側に窪んだ凹部ＮＴｔを、所定間隔毎に規則的に有している。
ここで、各部に形成されるスリットＳＴ，ＳＴｂの横断面の形状を図１６に示す。
図１６は、製造途中の半導体記憶装置１が備える複数の絶縁層ＮＬのうち、図１５（ｃ）の位置の階段部ＳＲｓにおける最上層の絶縁層ＮＬの高さ位置での横方向の断面図である。
図１６（ａ）（ｂ）（ｃ）に示すように、スリットＳＴは、例えば図３（ａ）のメモリ部ＭＲに対応する領域、図３（ｂ）の貫通コンタクト領域ＯＸＢが形成されることとなる領域近傍、及び図３（ｃ）の階段部ＳＲに対応する領域に亘って、Ｘ方向に延びるように形成される。上述のように、スリットＳＴは、階段部ＳＲｓにおいて複数の凹部ＮＴｔをＸ方向に規則的に有する。
一方、スリットＳＴｂは、メモリ部ＭＲ内の貫通コンタクト領域ＯＸＢが形成されることとなる領域近傍に、局所的に形成される。
図１７（ｂ）及び図１８（ｂ）に示すように、スリットＳＴｂを貫通コンタクト領域ＯＸＢの形成に使用するため、スリットＳＴｂの側壁面にＳｉＯ２層等の絶縁層５６を形成する。
図１７（ａ）（ｂ）（ｃ）及び図１８（ａ）（ｂ）（ｃ）に示すように、このとき、スリットＳＴの側壁面にも絶縁層５６が形成される。階段部ＳＲｓにおいては更に、スリットＳＴ側面の凹部ＮＴｔ内にも絶縁層５６が充填される。
図１９（ａ）（ｂ）（ｃ）及び図２０（ａ）（ｂ）（ｃ）に示すように、スリットＳＴを絶縁層ＮＬからワード線ＷＬへの置き換えに使用するため、スリットＳＴの側壁面の絶縁層５６を除去する。
このとき、スリットＳＴｂは図示しないマスク等で保護し、スリットＳＴｂ内の絶縁層５６が除去されないようにする。またこのとき、スリットＳＴ側面の絶縁層５６を除去することが可能な時間分の処理を行うことにより、スリットＳＴの凹部ＮＴｔ内の絶縁層５６を残すことができる。これにより、スリットＳＴの側面に突起部ＮＴが形成される。
図２１（ａ）（ｂ）（ｃ）及び図２２（ａ）（ｂ）（ｃ）に示すように、積層部ＬＭａｓ，ＬＭｂｓを貫通するスリットＳＴを介して、積層部ＬＭａｓ，ＬＭｂｓ中の絶縁層ＮＬを除去する。これにより、各絶縁層ＯＬ間にギャップが形成された積層部ＬＭａｇ，ＬＭｂｇが形成される。
図２１（ｂ）及び図２２（ｂ）に示すように、このとき、これらの領域では、側壁面に絶縁層５６を有するスリットＳＴｂが、スリットＳＴから流入した、絶縁層ＮＬを除去する薬液等が、スリットＳＴｂに挟まれた領域内に流入するのを阻害する。そして、この薬液等がスリットＳＴｂを迂回して（Ｘ方向側から）上記領域内へ流入する前に処理を停止することで、２つのスリットＳＴｂ間の領域では絶縁層ＮＬが除去されずに残る。
これにより、図２１（ｂ）及び図２２（ｂ）に示す領域の略中央付近に、積層部ＬＭａｒ，ＬＭｂｒを有する貫通コンタクト領域ＯＸＢが形成される。
またこのとき、ギャップを有する脆弱な構造物である積層部ＬＭａｇ，ＬＭｂｇを、図２１（ａ）に示す位置ではピラーＰＬが支持し、図２１（ｂ）に示す位置では柱状部ＨＲが支持する。また、図２１（ｃ）に示す位置などの、ギャップを有する階段部ＳＲｇにおいては、柱状部ＨＲとスリットＳＴ側面の突起部ＮＴとが積層部ＬＭａｇ，ＬＭｂｇを支持する。積層部ＬＭａｇ，ＬＭｂｇの階段部ＳＲｇが突起部ＮＴに支持される様子を図２３に示す。
図２３は、製造途中の半導体記憶装置１の階段部ＳＲｇの一部を示す透視斜視断面図である。図２３においては、スリットＳＴに面する階段部ＳＲｇの側壁部分が視認可能なように、スリットＳＴを挟んで対向する両側の領域のうち、紙面手前の片側領域を半ば透過させて示している。
図２３に示すように、複数の突起部ＮＴは所定の間隔でスリットＳＴの側面に配置されている。絶縁層ＮＬを除去する薬液等は、スリットＳＴ側から突起部ＮＴの間を抜けて、積層部ＬＭａｓ，ＬＭｂｓ内へと進入する。
また、複数の突起部ＮＴは、スリットＳＴの側面において外側に突出し、積層部ＬＭａｇ，ＬＭｂｇのスリットＳＴに面する端部に嵌め込まれた状態となっている。これにより、絶縁層ＮＬの除去中および除去後において、上下の絶縁層ＯＬの間にギャップが生じた際、絶縁層ＯＬのスリットＳＴ側の端部が突起部ＮＴによって支持される。
図２４（ａ）（ｂ）（ｃ）及び図２５（ａ）（ｂ）（ｃ）に示すように、積層部ＬＭａｇ，ＬＭｂｇを貫通するスリットＳＴを介して、積層部ＬＭａｇ，ＬＭｂｇ中のギャップに導電材料を充填する。これにより、各絶縁層ＯＬ間にワード線ＷＬが形成された積層部ＬＭａ，ＬＭｂが形成される。
図２４（ｂ）及び図２５（ｂ）に示すように、このときにも、タングステン層等の導電層を堆積させるガスの貫通コンタクト領域ＯＸＢへの流入が、スリットＳＴｂにより阻害されるので、貫通コンタクト領域ＯＸＢ内の絶縁層ＮＬを有する積層部ＬＭａｒ，ＬＭｂｒの状態が保たれる。
図２１〜図２５のように、絶縁層ＮＬをワード線ＷＬに置き換える処理をリプレースと呼ぶことがある。
なお、リプレース時、図２４及び図２５に示すワード線ＷＬの形成処理の前に、Ａｌ２Ｏ３層等の金属酸化物層である金属元素含有ブロック層５７が形成される場合がある。図２６にその様子を示す。
図２６は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す透視斜視断面図である。図２６では、絶縁層ＯＬの層厚方向の断面、並びに各々の絶縁層ＯＬ位置における横断面ＣＳｏ及び絶縁層ＯＬ間のギャップ位置における横断面ＣＳｇが示されている。
図２６に示すように、金属元素含有ブロック層５７は、例えば積層部ＬＭａｇ，ＬＭｂｇ中のギャップ側に露出した各絶縁層ＯＬの両面ＯＬｓ、及びスリットＳＴ側に露出した各絶縁層ＯＬの端面ＯＬｅに形成されている。
このとき、金属元素含有ブロック層５７は、突起部ＮＴのスリットＳＴ側に向いた間口ＮＴｆを塞ぐように、突起部ＮＴが有する絶縁層５６のスリットＳＴ側の面に、積層部ＬＭａｇ，ＬＭｂｇの積層方向に連続して形成される。また、絶縁層ＯＬ間のギャップ位置では、金属元素含有ブロック層５７は、突起部ＮＴの間口ＮＴｆだけでなく、突起部ＮＴの周囲を取り囲むように形成される。
また、図２６に示す金属元素含有ブロック層５７の形成後、図２４及び図２５に示すワード線ＷＬの形成処理の前に、ＴｉＮ層等のバリアメタル層２１が形成される。バリアメタル層２１は、上述の金属元素含有ブロック層５７を覆うように、絶縁層５６，ＯＬ上の金属元素含有ブロック層５７の形成位置と略同じ位置に形成される。ただし、突起部ＮＴが有する絶縁層５６のスリットＳＴ側の面、及びスリットＳＴ側に面した各絶縁層ＯＬの端面ＯＬｅに形成されたバリアメタル層２１は、リプレース処理によるワード線ＷＬの形成処理後、スリットＳＴ内に形成されたワード線ＷＬと共に除去される。なお、バリアメタル層２１の除去後、絶縁層５６のスリットＳＴ側の面、及びスリットＳＴ側に面した各絶縁層ＯＬの端面ＯＬｅに、金属元素含有ブロック層５７が残っていてもよい。図２７にその様子を示す。
図２７は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す透視斜視断面図である。図２７では、絶縁層ＯＬの層厚方向の断面、並びに各々の絶縁層ＯＬ位置における横断面ＣＳｏ及び絶縁層ＯＬ間のワード線ＷＬ位置における横断面ＣＳｇが示されている。なお、ワード線ＷＬは省略されている。
図２７に示すように、バリアメタル層２１は、絶縁層ＯＬの両面ＯＬｓに形成された金属元素含有ブロック層５７上に形成されている。
一方、金属元素含有ブロック層５７が、突起部ＮＴの絶縁層５６のスリットＳＴ側の面、及びスリットＳＴ側に面した各絶縁層ＯＬの端面ＯＬｅに、積層部ＬＭａｇ，ＬＭｂｇの積層方向に連続して形成されているのに対し、バリアメタル層２１は、これらの面からは除去されている。しかしながら、絶縁層ＯＬ間のワード線ＷＬ位置では、バリアメタル層２１は、少なくともスリットＳＴの外側に突出し、ワード線ＷＬの端面と対向する突起部ＮＴの突端部、つまり、図２７の紙面背面側に残っている。バリアメタル層２１は、突起部ＮＴのスリットＳＴ側に向いた間口ＮＴｆと、ワード線ＷＬの端面と対向する突起部ＮＴの突端部との間を繋ぐ、突起部ＮＴの両側面の一部または全部に残っていてもよい。
この後、スリットＳＴｂ内を絶縁層で充填して板状部ＢＲを形成する。また、スリットＳＴの側壁に絶縁層５２を形成し、その内側に導電層２０を充填してコンタクトＬＩを形成する。また、絶縁層５３，５１を貫通し、階段部ＳＲ各段の最上層のワード線ＷＬに到達するコンタクトＣＣを形成する。また、絶縁層５３，５１、積層部ＬＭａｒ，ＬＭｂｒ、及びソース線ＳＬを貫通し、周辺回路ＣＵＡのトランジスタＴＲ等と電気的に接続されるコンタクトＣ４を形成する。
また、メモリ部ＭＲ及び階段部ＳＲの絶縁層５３を覆う絶縁層５４を形成した後、絶縁層５４，５３を貫通してピラーＰＬのチャネルＣＮに接続するプラグＣＨと、絶縁層５４を貫通してそれぞれのコンタクトＬＩ，ＣＣ，Ｃ４に接続するプラグＶ０と、を形成する。また、これらのプラグＣＨ，Ｖ０に接続する上層配線等を形成する。
なお、上記の通り、突起部ＮＴは図１７等の処理で絶縁層５６を有することとなり、コンタクトＬＩが有する絶縁層５２は、その後の処理で形成される。このように、突起部ＮＴの絶縁材と、これと接するコンタクトＬＩのライナとは別部材である。このことから、突起部ＮＴと、コンタクトＬＩのライナとの界面が、何らかの手段により観測可能であってよい。
また、上記の通り、リプレース処理において、金属元素含有ブロック層５７が形成される場合には、絶縁層５２，５６の識別がより容易となるほか、金属元素含有ブロック層５７が絶縁層５２，５６間に介在されることによって、絶縁層５２が例えばリプレース処理以前に形成されており、及び絶縁層５６がリプレース処理後に形成されたことが判別可能となる。
以上により、実施形態の半導体記憶装置１が製造される。
ここで、図２８及び図２９を用いて、コンタクトＬＩが有する突起部ＮＴの形状について、より詳細に説明する。図２８は、実施形態にかかる半導体記憶装置１の製造途中における突起部ＮＴ近傍の拡大横断面図である。図２８（ａ）（ｂ）の左図は、上述の図１７及び図１８の処理における突起部ＮＴ近傍の様子である。図２８（ａ）（ｂ）の右図は、上述の図１９及び図２０の処理における突起部ＮＴ近傍の様子である。
図２８（ａ）の左側に示すように、突起部ＮＴの横断面を例えば矩形状に形成する場合、絶縁層５６は、スリットＳＴが備える側面、及びクランク状となった凹部ＮＴｔの各面から、これらの面に対して略垂直な方向に成膜されていく。図中の絶縁層５６内部に付された矢印は、絶縁層５６の成長方向を示している。
絶縁層５６は、スリットＳＴｂが貫通コンタクト領域ＯＸＢの形成に供されるよう、所望の厚さで形成される。貫通コンタクト領域ＯＸＢの形成に使用するためには、スリットＳＴｂは側面にごく薄い絶縁層５６を有していればよい。スリットＳＴの側面には、スリットＳＴｂと同程度の厚さの絶縁層５６が形成される。
このとき、凹部ＮＴｔ内では、Ｘ方向で互いに対向する凹部ＮＴｔの２つの面からそれぞれ絶縁層５６が形成されていき、例えばスリットＳＴの側面よりも２倍の厚さの絶縁層５６がＸ方向に形成される。凹部ＮＴｔ内が略完全に絶縁層５６で充填されるには、凹部ＮＴｔのＸ方向の幅、より具体的には、凹部ＮＴｔのスリットＳＴ側に開口した間口の幅Ｄｆは、スリットＳＴの側面における絶縁層５６の所望厚さＴＨの２倍以下であることが好ましい（Ｄｆ≦ＴＨ×２）。これにより、凹部ＮＴｔ内をほぼ完全に絶縁層５６で充填することができる。
上記のような条件に起因し、積層部ＬＭａｓ，ＬＭｂｓ内の同じ高さ位置において、凹部ＮＴｔの断面積は、例えば柱状部ＨＲ及びピラーＰＬの断面積より小さくなる。
図２８（ａ）の右側に示すように、スリットＳＴ側面から絶縁層５６が除去される際、凹部ＮＴｔ内の絶縁層５６にリセスＲＣが生じ得る。上述のように、凹部ＮＴｔ内の絶縁層５６は、リプレース処理において、積層部ＬＭａｇ，ＬＭｂｇを支持する役割があるため、リセスＲＣが生じた場合であっても、凹部ＮＴｔ内の絶縁層５６が所定の厚み及び強度を備えていることが望ましい。
図２８（ｂ）の左側に示すように、凹部ＮＴｔの奥行き、つまり、凹部ＮＴｔの積層部ＬＭａｓ，ＬＭｂｓへの突出幅Ｄｄを増大させることにより、図２８（ｂ）の右側に示すように、リセスＲＣが生じた際も凹部ＮＴｔ内における絶縁層５６の厚み及び強度を維持することが可能である。つまり、例えば凹部ＮＴｔの突出幅Ｄｄ＜凹部ＮＴｔの間口の幅Ｄｆであった図２８（ａ）の場合より、例えば凹部ＮＴｔの突出幅Ｄｄ≧凹部ＮＴｔの間口の幅Ｄｆとした図２８（ｂ）の場合の方が好ましい。
ただし、凹部ＮＴｔの間口の幅Ｄｆに対して凹部ＮＴｔの突出幅Ｄｄが増せば、凹部ＮＴｔに絶縁層５６を充填することが困難となる。したがって、凹部ＮＴｔ内が略完全に絶縁層５６で充填される範囲内で、凹部ＮＴｔの間口の幅Ｄｆと、凹部ＮＴｔの突出幅Ｄｄとを調整することが望ましい。
図２９は、実施形態にかかる半導体記憶装置１に適用され得る突起部ＮＴの横断面の形状の例を示す図である。図２９に示すように、凹部ＮＴｔの間口の幅Ｄｆと、凹部ＮＴｔの突出幅Ｄｄとの調整に代えて、あるいは、加えて、凹部ＮＴｔ内に絶縁層５６が充填されやすいよう、突起部ＮＴの横断面の形状を種々に変化させることも可能である。
図２９（ａ）に示すように、例えば突起部ＮＴａの間口の幅Ｄｆよりも、突起部ＮＴａの突出した突端側の幅Ｄｂを小さくすれば、絶縁層５６の埋め込み性が向上する。
図２９（ｂ）に示すように、突起部ＮＴｂの突出した突端を鋭角とすれば、絶縁層５６の埋め込み性が更に向上する。
図２９（ｃ）に示すように、突起部ＮＴｃを曲面から構成される横断面形状とすることでも、絶縁層５６の埋め込み性が向上する。
このように、絶縁層５６の埋め込み性の観点から、突起部ＮＴの横断面の形状を、略長方形状のみならず台形または三角形等の各種多角形形状とすることができ、また、角部を有さないＵ字型形状等とすることができる。
３次元不揮発性メモリ等の半導体記憶装置の製造工程において、リプレースのために犠牲層が除去されると、積層体は脆弱な状態となる。よって、積層体を支持する柱状部が階段部等に配置されることがある。
この場合、各層のスリットに面した部分は、例えばスリットに最も近い柱状部に片側だけを支持された片持ち梁のような状態となって撓みが生じることがある。このような撓みを抑制するため、柱状部を可能な限りスリットに近接させて配置することが好ましい。
しかしながら、合わせずれ等によって柱状部とスリットとが接触してしまう恐れがあるため、例えば合わせずれの精度以上に柱状部を近接させることには限界がある。
実施形態の半導体記憶装置１によれば、階段部ＳＲのコンタクトＬＩは、積層部ＬＭａ，ＬＭｂの積層方向に沿って延びる突起部ＮＴを側面に有する。突起部ＮＴは、複数のワード線ＷＬに跨って積層部ＬＭａ，ＬＭｂの積層方向に連続的に延びる絶縁層５６を有する。この絶縁層５６により、リプレース工程時、後にコンタクトＬＩとなるスリットＳＴに面した部分の絶縁層ＯＬの撓みを抑制し、積層部ＬＭａｇ，ＬＭｂｇの強度を高めることができる。
実施形態の半導体記憶装置１によれば、突起部ＮＴは絶縁層５６を有する。この絶縁層５６の形成は、貫通コンタクト領域ＯＸＢを形成する工程の一環として実施される。これにより、他の工程を追加することなく突起部ＮＴを形成することができる。
実施形態の半導体記憶装置１によれば、積層部ＬＭａ，ＬＭｂ内の同じ高さ位置において、突起部ＮＴの断面積は柱状部ＨＲ及びピラーＰＬの断面積よりも小さい。このように、突起部ＮＴを小さく形成することで、絶縁層５６による充填が容易となる。
実施形態の半導体記憶装置１によれば、突起部ＮＴのスリットＳＴ側に向いた間口の幅Ｄｆよりも、突起部ＮＴのコンタクトＬＩの外側へと突出した突端側の幅Ｄｂの方が小さい。これにより、絶縁層５６による充填がよりいっそう容易となる。
実施形態の半導体記憶装置１によれば、突起部ＮＴの横断面を丸みを帯びたＵ字型とすることもできる。このような突起部ＮＴの形状によっても、絶縁層５６による充填がよりいっそう容易となる。
実施形態の半導体記憶装置１によれば、突起部ＮＴのコンタクトＬＩの外側への突出幅Ｄｄが、突起部ＮＴのスリットＳＴ側に向いた間口の幅Ｄｆ以上の寸法を有する。これにより、スリットＳＴの側面から絶縁層５６を除去する際に、突起部ＮＴの絶縁層５６にリセスが生じても、リプレース時の積層部ＬＭａｇ，ＬＭｂｇを支えるのに充分な強度の厚みを有する絶縁層５６を残すことができる。
実施形態の半導体記憶装置１によれば、突起部ＮＴは、積層部ＬＭａ，ＬＭｂに跨って実質的に不連続な径の変化を伴わない一体形状で構成される。これにより、上下のピラーＰＬａ，ＰＬｂ同士が拡径された接合部分を介して連結されたピラーＰＬ、及び上下の柱状部ＨＲａ，ＨＲｂが拡径された接合部分を介して連結された柱状部ＨＲと異なり、突起部ＮＴの強度が増して、より強固に積層部ＬＭａｇ，ＬＭｂｇを支持することができる。
実施形態の半導体記憶装置１によれば、複数の突起部ＮＴが、Ｘ方向に沿って規則的に配列される。これにより、Ｘ方向における積層部ＬＭａｇ，ＬＭｂｇの強度が一様に保たれる。
（その他の変形例）
上述の実施形態では、コンタクトＬＩが階段部ＳＲにおいて突起部ＮＴを備えることとした。しかし、突起部は、メモリ部内、及びメモリ部間等のコンタクト側面に配設されていてもよい。
上述の実施形態では、柱状部ＨＲ内には絶縁層が充填されていることとした。しかし、柱状部およびピラーの充填工程を並行して行い、柱状部をピラーの充填材と同様の材料で充填してもよい。
上述の実施形態では、半導体記憶装置１は、２つの積層部ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ（２段）構造を備えることとした。しかし、半導体記憶装置は、１Ｔｉｅｒ、または３Ｔｉｅｒ以上の構造を備えていてもよい。
上述の実施形態では、半導体記憶装置１は、基板ＳＢ上に配置された周辺回路ＣＵＡの上方に積層部ＬＭａ，ＬＭｂを備えることとした。しかし、メモリ部および階段部を含む半導体記憶装置の積層体が、周辺回路に対して並列に、基板上に配置されていてもよく、または、周辺回路が配置された基板に貼り合わせられてもよい。この場合、半導体記憶装置は貫通コンタクト領域を有さなくともよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、ＨＲ…柱状部、ＬＩ…コンタクト、ＬＭａ，ＬＭａｒ，ＬＭｂ，ＬＭｂ…積層部、ＭＣ…メモリセル、ＭＲ…メモリ部、ＮＬ，ＯＬ…絶縁層、ＮＴ…突起部、ＰＬ…ピラー、ＳＢ…基板、ＳＲ…階段部、ＷＬ…ワード線。

Claims (5)

  1. 複数の第１の導電層が第１の絶縁層を介して積層され、前記複数の第１の導電層の端部が階段状となった階段部および複数のメモリセルが配置されるメモリ部を有する積層体と、
    前記メモリ部における前記積層体内を前記積層体の積層方向に延び、前記複数の第１の導電層の少なくとも一部とのそれぞれの交差部に前記メモリセルが形成される第１のピラーと、
    前記メモリ部および前記階段部における前記積層体内を前記積層方向および前記積層方向と交差する第１の方向に延び、前記積層体を分割する帯状部であって、前記階段部における側面に前記複数の第１の導電層に跨って前記積層方向に連続的に延びる複数の突起部を有する帯状部と、を備え、
    前記帯状部は、
    前記複数の突起部内に設けられた第２の絶縁層と、
    前記複数の突起部の位置では前記第２の絶縁層を介しながら、前記複数の第１の導電層および前記第１の絶縁層の前記帯状部に向いた端面を、前記複数の突起部の位置および隣接する前記複数の突起部間の位置を通して覆い、前記メモリ部および前記階段部に亘って前記帯状部内を連続的に延びる第３の絶縁層と、を有する、
    半導体記憶装置。
  2. 複数の第１の導電層が第１の絶縁層を介して積層され、前記複数の第１の導電層の端部が階段状となった階段部および複数のメモリセルが配置されるメモリ部を有する積層体と、
    前記メモリ部における前記積層体内を前記積層体の積層方向に延び、前記複数の第１の導電層の少なくとも一部とのそれぞれの交差部に前記メモリセルが形成される第１のピラーと、
    前記メモリ部および前記階段部における前記積層体内を前記積層方向および前記積層方向と交差する第１の方向に延び、前記積層体を分割する帯状部であって、前記階段部における側面に前記複数の第１の導電層に跨って前記積層方向に連続的に延びる突起部を有する帯状部と、を備え、
    複数の第１の導電層は、それらの上下面が第２の導電層で覆われ、前記第２の導電層は、前記帯状部における前記突起部の前記複数の第１の導電層と対向する少なくとも一部分をも覆うように設けられている、
    半導体記憶装置。
  3. 前記階段部における前記積層体内を前記積層方向に延びる第２のピラーをさらに備え、
    前記積層体内の同じ高さ位置において、前記突起部の断面積は前記第２のピラーの断面積より小さい、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記積層体は、
    第１の積層部と、前記第１の積層部の上方に配置される第２の積層部とを有し、
    前記第１のピラーは、
    前記第１の積層部内に配置される第１のサブピラーと、前記第２の積層部内に配置され、拡径された部分を介して前記第１のサブピラーと連結される第２のサブピラーとを有し、
    前記突起部は、
    前記第１の積層部と前記第２の積層部とに跨って一体形状で構成されている、
    請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
  5. 前記突起部は前記第１の方向に沿って複数配置され、
    前記複数の突起部は規則的に配列されている、
    請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793293B1 (en) 2016-11-15 2017-10-17 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018157096A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置
US10892267B2 (en) * 2018-02-15 2021-01-12 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10872899B2 (en) * 2019-05-07 2020-12-22 Sandisk Technologies Llc Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023042876A1 (ja) 2021-09-15 2023-03-23 国立大学法人東京医科歯科大学 ２'－修飾ヌクレオシドを含むヘテロ核酸

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