CN113380818B - 半导体存储装置以及其制造方法 - Google Patents

Abstract

实施方式提供能够抑制层叠构造的变形的半导体存储装置以及其制造方法。本实施方式涉及的半导体存储装置具备层叠体、第一柱状部、第二柱状部以及第三绝缘层。层叠体具有沿第一方向交替地层叠的多个导电层和多个第一绝缘层，并在从第一方向观察时定义了第一区域和第二区域。第一柱状部以沿第一方向贯通层叠体的方式被设置在第一区域内，并包含半导体层。第二柱状部以沿第一方向贯通层叠体方式被设置在第二区域内。第二绝缘层设置在导电层或者第一绝缘层的任意一方与第二柱状部之间。第二柱状部包括第三绝缘层，所述第三绝缘层在与导电层或者第一绝缘层的任意一方之间配置第二绝缘层。

Description

半导体存储装置以及其制造方法

本申请以日本专利申请2020-29627号(申请日：2020年2月25日)作为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体存储装置以及其制造方法。

背景技术

NAND型EEPROM(Electrically Erasable Programmable Read-only Memory)等半导体存储装置有时具备将存储单元三维地排列而成的立体型存储单元阵列。这样的存储单元阵列具有将作为字线发挥功能的导电层与绝缘层交替地层叠的层叠体。为了形成该层叠体，例如公知有一种从包括牺牲层和绝缘层的层叠体中选择性除去牺牲层，并对所产生的空洞填充金属的方法。

但是，若将牺牲层除去，则由于绝缘层间成为空洞，所以存在绝缘层挠曲的情况。因此，有可能导致层叠构造崩塌。

发明内容

实施方式提供能够抑制层叠构造的变形的半导体存储装置以及其制造方法。

本实施方式涉及的半导体存储装置具备层叠体、第一柱状部、第二柱状部以及第三绝缘层。层叠体具有沿第一方向交替地层叠的多个导电层和多个第一绝缘层，并在从第一方向观察时定义了第一区域和第二区域。第一柱状部以沿第一方向贯通层叠体的方式被设置在第一区域内，并包含半导体层。第二柱状部以沿第一方向贯通层叠体的方式被设置在第二区域内。第二绝缘层设置在导电层或者第一绝缘层的任意一方与第二柱状部之间。第二柱状部包括第三绝缘层，所述第三绝缘层在与导电层或者第一绝缘层的任意一方之间配置第二绝缘层。

附图说明

图1是表示第一实施方式涉及的半导体存储装置中的存储单元阵列的结构的一个例子的图。

图2(a)、(b)是对三维构造的存储单元进行例示的示意剖视图。

图3是表示存储单元阵列的结构的一个例子的简要俯视图。

图4是沿着图3的4-4线的剖视图。

图5～11是表示第一实施方式涉及的半导体存储装置的制造方法的一个例子的剖视图。

图12是表示第三实施方式涉及的引出区域的一个例子的剖视图。

图13是表示第三实施方式涉及的柱状部以及接触插塞的配置的一个例子的简要俯视图。

图14是表示第四实施方式涉及的引出区域的一个例子的剖视图。

图15～20是表示第四实施方式涉及的半导体存储装置的制造方法的一个例子的剖视图。

图21是表示变形例涉及的引出区域的一个例子的剖视图。

具体实施方式

以下，参照附图对本发明涉及的实施方式进行说明。本实施方式并不对本发明进行限定。在以下的实施方式中，半导体基板的上下方向表示将设置半导体元件的面作为上的情况的相对方向，有时与按照重力加速度的上下方向不同。附图是示意性或者概念性的图，各部分的比率等并不一定与现实的比率相同。在说明书和附图中，与对于已经出现的附图叙述过的要素相同的要素赋予相同的附图标记而适当省略详细的说明。

(第一实施方式)

图1是表示第一实施方式涉及的半导体存储装置中的存储单元阵列的结构的一个例子的图。存储单元阵列MCA例如是将存储单元三维地配置而得到的立体型存储单元阵列。其中，在图1中，为了容易观察附图而针对在内存孔113内形成的绝缘膜以外的绝缘部分省略了图示。另外，在以下的实施方式中例示硅作为半导体，但也可以使用硅以外的半导体。

另外，在本说明书中，为了便于说明，引入XYZ正交坐标系。在该坐标系中，将与基板100的主面平行且相互正交的2个方向设为X方向以及Y方向，将与这些X方向以及Y方向双方正交的方向设为Z方向。多个字线(导电层)WL沿Z方向层叠。

如图1所示，在半导体基板100形成有n型阱区域101，在n型阱区域101上形成有p型阱区域102。在p型阱区域102上形成有多个NAND串NS。具体而言，在p型阱区域102上形成有作为选择栅极线SGS发挥功能的多个布线层110、作为字线WL发挥功能的多个布线层111、以及作为选择栅极线SGD发挥功能的多个布线层112。

布线层110例如由4层形成，与由多个NAND串NS共用的选择栅极线SGS电连接，作为2个选择晶体管ST2的栅电极发挥功能。

布线层111例如由8层形成，与每一层共用的字线WL电连接。

布线层112例如由4层形成，与和每个NAND串NS对应的选择栅极线SGD连接，各自作为一个选择晶体管ST1的栅电极发挥功能。

内存孔113形成为贯通布线层110、111、112而到达p型阱区域102。在内存孔113的侧面按顺序形成有模块绝缘膜114、电荷积蓄层115(绝缘膜)以及栅极绝缘膜116。在内存孔113内埋入有导电膜117。导电膜117作为NAND串NS的电流路径发挥功能。在导电膜117的上端形成有作为位线BL发挥功能的布线层118。其中，关于内存孔113的详细将参照图2(a)以及图2(b)在后面说明。

综上所述，在p型阱区域102上按顺序层叠有选择晶体管ST2、多个存储单元晶体管MT以及选择晶体管ST1，一个内存孔113与一个NAND串NS对应。

在p型阱区域102的表面内形成有n+型杂质扩散层103以及p+型杂质扩散层104。

在n+型杂质扩散层103上形成有接触插塞119，在接触插塞119上形成有作为源极线CELSRC发挥功能的布线层120。在M2层也形成有源极线CELSRC，M2层的源极线CELSRC与电压产生电路电连接。

在p+型杂质扩散层104上形成有接触插塞121，在接触插塞121上形成有作为阱布线CPWELL发挥功能的布线层122。

形成有布线层120、122的M0层形成得比布线层112(选择栅极线SGD)靠上、并且比形成有布线层118的M1层靠下。

以上的构成在记载了图1的纸面的纵深方向排列有多个。一个指由沿纵深方向排列成一列的多个NAND串NS的集合构成。

进一步，布线层110在同一模块内作为共用的选择栅极线SGS发挥功能，且相互电连接。在最下层的布线层110与p型阱区域102之间形成有栅极绝缘膜116。与n+型杂质扩散层103相邻的最下层的布线层110和栅极绝缘膜116形成到n+型杂质扩散层103附近。

由此，在选择晶体管ST2为导通状态的情况下，所形成的沟道将存储单元晶体管MT0以及n+型杂质扩散层103电连接。电压产生电路通过向阱布线CPWELL施加电压，能够对导电膜117赋予电位。

图2(a)以及图2(b)是例示三维构造的存储单元的示意剖视图。在内存孔113(以下，称为内存孔MH)内设置有多个支柱CL。多个支柱CL分别包括半导体主体210、存储器膜220以及芯体层230。

如图2(a)以及图2(b)所示，X-Y平面中的内存孔MH的形状例如为圆或者椭圆。可以在导电层21与绝缘层22之间设置有构成存储器膜220的一部分的模块绝缘膜21a。模块绝缘膜21a例如是硅氧化物膜或者金属氧化物膜。金属氧化物的一个例子是铝氧化物。可以在导电层21与绝缘层22之间以及导电层21与存储器膜220之间设置有阻挡膜21b。例如在导电层21为钨的情况下，阻挡膜21b例如可选择氮化钛与钛的层叠构造膜。模块绝缘膜21a对电荷从导电层21向存储器膜220侧的反向隧道效应进行抑制。阻挡膜21b使导电层21与模块绝缘膜21a的紧贴性提高。

半导体主体210的形状例如是具有底的筒状。半导体主体210例如含有硅。硅例如是使非晶硅结晶的多晶硅。半导体主体210例如是非掺杂硅。另外，半导体主体210也可以是p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC以及源极侧选择晶体管STS各自的沟道。

存储器膜220设置在内存孔MH的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的导电层21之间具有存储区域，并沿Z轴方向层叠。存储器膜220例如包括覆盖绝缘膜221、电荷捕获膜222以及隧道绝缘膜223。半导体主体210、电荷捕获膜222以及隧道绝缘膜223分别沿Z轴方向延伸。

覆盖绝缘膜221设置在导电层21以及绝缘层22与电荷捕获膜222之间。覆盖绝缘膜221例如含有硅氧化物。覆盖绝缘膜221在将牺牲膜(未图示)更换为导电层21时(更换工序)保护电荷捕获膜222不被蚀刻。覆盖绝缘膜221可以在更换工序中被从导电层21与存储器膜220之间除去。该情况下，在导电层21与电荷捕获膜222之间例如设置模块绝缘膜21a。另外，当在导电层21的形成中不利用更换工序的情况下，也可以没有覆盖绝缘膜221。

电荷捕获膜222设置在覆盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222例如含有硅氮化物，具有向膜中捕获电荷的捕获位点。电荷捕获膜222中的、被夹在成为字线WL的导电层21与半导体主体210之间的部分作为电荷捕获部而构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部中的电荷的有无或者被捕获到电荷捕获部中的电荷的量而变化。由此，存储单元MC对信息进行保持。

隧道绝缘膜223设置在半导体主体210与电荷捕获膜222之间。隧道绝缘膜223例如包含硅氧化物或者包含硅氧化物与硅氮化物。隧道绝缘膜223是半导体主体210与电荷捕获膜222之间的电位壁垒。例如，当从半导体主体210向电荷捕获部注入电子时(写入动作)以及当从半导体主体210向电荷捕获部注入空穴时(擦除动作)，电子以及空穴分别通过隧道绝缘膜223的电位壁垒(隧道效应)。

芯体层230将筒状的半导体主体210的内部空间填埋。芯体层230的形状例如为柱状。芯体层230例如含有硅氧化物且为绝缘性。

图3是表示存储单元阵列MCA的结构的一个例子的简要俯视图。如参照图1、图2(a)以及图2(b)所说明那样，存储单元阵列MCA具有导电层21与绝缘层22的层叠构造，具有三维排列的多个存储单元。其中，以下导电层21被称为导电层WL，绝缘层22被称为绝缘层25。

存储单元阵列MCA为方形。存储单元阵列MCA具有供多个存储单元设置的单元区域AR1、和至少在存储单元阵列MCA的端部的1边的引出区域AR2。引出区域AR2是用于将接触插塞40与层叠构造的各导电层WL连接的连接区域。

图4是沿着图3的4-4线的剖视图。其中，在图4中，从剖面的方向观察到的接触插塞40也由虚线表示。

半导体存储装置具备半导体基板100、层叠体200、支柱CL、接触插塞40、柱状部CLHR、以及绝缘层SP1。

层叠体200具有在层叠方向交替地层叠的多个导电层WL和多个绝缘层25，在从层叠方向观察时定义了单元区域AR1和引出区域AR2。即，层叠体200包括单元区域AR1和引出区域AR2。导电层WL例如可使用钨或者掺杂硅等导电性材料。绝缘层25例如可使用硅氧化膜等绝缘性材料。

支柱CL如参照图1、图2(a)以及图2(b)所说明那样，以沿层叠方向贯通层叠体200的方式被设置在单元区域AR1内，并包含半导体层。

接触插塞40被设置为在引出区域AR2内，端部(底面)与多个导电层WL中的一个电连接、且沿层叠方向贯通层叠体200。该情况下，接触插塞40的侧面例如设置有绝缘隔离物401。因此，接触插塞40与端部所连接的导电层WL以外的导电层WL电绝缘。另外，如图4所示，其他的接触插塞40与不同的导电层WL连接。接触插塞40的材料例如可使用钨等导电性材料。

柱状部CLHR以沿层叠方向贯通层叠体200的方式被设置在引出区域AR2内。如后面将说明那样，在形成导电层WL时，由于因牺牲层的除去而在绝缘层25间产生空隙，所以存在绝缘层25发生挠曲等的情况。柱状部CLHR通过支承绝缘层25，从而能够抑制绝缘层25的挠曲，并抑制层叠体200的变形。在图4所示的例子中，柱状部CLHR的端部与半导体基板100相接。但是，并不局限于此，柱状部CLHR的端部也可以不与半导体基板100相接。

另外，更详细而言，柱状部CLHR朝向下方而直径变小。这是为了例如通过RIE(Reactive Ion Etching：反应离子蚀刻)法来形成孔HR。

另外，柱状部CLHR包含绝缘层。由此，能够抑制经由柱状部CLHR的导电层WL间的电导通。柱状部CLHR例如被氧化硅(SiO₂)等绝缘性材料填充。但是，并不局限于此，优选柱状部CLHR的强度高。柱状部CLHR例如也可以使用氮化硅(SiN)等，另外，还可以是在金属或者氮化硅的周围设置氧化硅等绝缘隔离物的构造。该情况下，柱状部CLHR也通过绝缘隔离物而与导电层WL电绝缘。因此，柱状部CLHR所包含的绝缘层只要至少在柱状部CLHR的侧面设置即可。另外，在柱状部CLHR所包含的绝缘层与导电层WL或者绝缘层25的任意一方之间配置绝缘层SP1。

绝缘层SP1设置在导电层WL与柱状部CLHR的绝缘层之间。更详细而言，绝缘层SP1设置在与多个导电层WL分别平行的平面内的柱状部CLHR的外周上。绝缘层SP1例如被设置为从柱状部CLHR的外周以环状延伸。由此，能够增大在导电层WL的平行的平面上的柱状部CLHR的直径。即，通过绝缘层SP1，如图4所示，使得导电层WL的区域变窄。由此，在形成导电层WL时，绝缘层SP1与柱状部CLHR一起支承绝缘层25，并且，能够进一步缩窄绝缘层25容易变挠曲的空隙的区域。因此，能够进一步抑制绝缘层25的挠曲等。其结果是，能够抑制层叠构造的变形而使可靠性提高。

另外，更详细而言，绝缘层SP1设置得比规定位置P靠下方。即，绝缘层SP1设置在柱状部CLHR中的直径小的部分。

另外，绝缘层SP1例如可使用氧化硅等绝缘性材料。

接下来，对半导体存储装置的制造方法进行说明。

图5～图11是表示第一实施方式涉及的半导体存储装置的制造方法的一个例子的剖视图。

首先，如图5所示，对层叠体200形成孔HR。即，在引出区域AR2形成沿层叠方向贯通层叠体200的孔HR，所述层叠体200具有沿层叠方向交替地层叠的多个绝缘层25和多个牺牲层26且在从层叠方向观察时定义了单元区域AR1和引出区域AR2。例如，通过RIE法来形成孔HR。另外，绝缘层25以及牺牲层26在孔HR的内侧面上露出。

接下来，如图6所示，在比规定位置P靠上方的孔HR的内侧面形成掩模层27。例如，通过ALD(Atomic Layer Deposition：原子层沉积)法来形成掩模层27。此外，并不限定于ALD法，例如只要通过在其他的堆积方法中调整使填埋性变差等与填埋性有关的条件，来在孔HR的上部形成掩模层27即可。掩模层27例如可使用氧化硅。

接下来，如图7所示，将掩模层27作为掩模来除去牺牲层26的一部分。即，在比规定位置P靠下方的位置，从孔HR的内侧面沿径向将规定距离的牺牲层26除去。例如，使用含有磷酸的蚀刻液选择性对作为硅氮化膜的牺牲层26进行蚀刻。蚀刻如图7所示的箭头A所示那样进行。因此，能够使牺牲层26的端面沿孔HR的径向后退。比规定位置P靠上方的牺牲层26由于被掩模层27覆盖所以未被除去。

接下来，如图8所示，将掩模层27除去，并以对被除去的牺牲层26的区域进行填充的方式形成绝缘层28。例如，通过CVD(Chemical Vapor Deposition：化学气相沉积)法或ALD法来形成绝缘层28。即，在牺牲层26被除去的区域形成绝缘层SP1。在图8所示的例子中，在孔HR的侧面以及底面形成绝缘层28，孔HR未被完全掩埋。牺牲层26被除去而产生的空隙的高度例如为30nm，孔HR的宽度例如为150nm。绝缘层28例如可使用氧化硅等绝缘性材料。

接下来，如图9所示，在孔HR内形成包含绝缘层的柱状部CLHR。即，对孔HR填埋柱状部CLHR的材料。柱状部CLHR例如可使用氧化硅等绝缘体。

接下来，如图10所示，将残存的牺牲层26除去。例如，在层叠体200的层叠方向形成狭缝(未图示)，借助该狭缝，通过湿式蚀刻法等将处于绝缘层25间的牺牲层26除去。在牺牲层26被除去后的区域设置绝缘层25间的空隙。

接下来，如图11所示，向绝缘层25间的空隙填充导电层WL的材料。即，将残存的牺牲层26置换为导电层WL，来形成导电层WL。导电层WL例如可使用钨或者掺杂硅等导电性材料。由此，形成包括交替地层叠的多个导电层WL和多个绝缘层25的层叠体200。

另外，例如只要在柱状部CLHR之后或者与柱状部CLHR并行来形成接触插塞40即可。通过在图4所示的接触插塞40上形成字线的布线(未图示)等，由此完成本实施方式涉及的半导体存储装置。

此外，在图8中，掩模层27也可以不被除去。掩模层27的氧化硅在完成后的半导体存储装置中能够根据密度等膜质的不同而与柱状部CLHR的氧化硅进行区别。其中，绝缘层25、掩模层27、柱状部CLHR以及绝缘层SP1的氧化硅由于分别存在制法的不同所以能够进行区别。

综上所述，根据第一实施方式，柱状部CLHR在引出区域AR2内被设置为贯通层叠体200，并包含绝缘层。另外，绝缘层SP1设置在导电层WL与柱状部CLHR的绝缘层之间。

为了提高记录密度，优选减薄导电层WL以及绝缘层25的膜厚，使层叠体200高层叠化。该情况下，由于将牺牲层26置换成导电层WL时产生的空隙而导致绝缘层25容易变挠曲。另外，在存储单元阵列MCA中的单元区域AR1，通过高密度设置的内存孔MH可抑制绝缘层25的挠曲。另一方面，在引出区域AR2中，由于接触插塞40彼此的间隔很宽，所以绝缘层25容易挠曲。另外，由于引出区域AR2是存储单元阵列MCA的外侧，所以容易受到外部应力的影响、绝缘层25容易挠曲。为了抑制该绝缘层25的挠曲，柱状部CLHR被设置为贯通层叠体200。越增高该柱状部CLHR的密度，则越能抑制绝缘层25的挠曲。但是，该情况下，存在柱状部CLHR与接触插塞40发生干涉的可能性。例如，存在为了设置接触插件40的基于RIE法形成的接触孔与孔HR接触的可能性。在孔HR的膜的蚀刻率高的情况下，存在因过蚀刻而使得接触孔贯通到比目标的导电层WL靠下部的可能性。

与此相对，在第一实施方式中，能够通过绝缘层SP1抑制绝缘层25的挠曲而不改变柱状部CLHR的配置(不缩窄间隔)。因此，可抑制层叠构造的变形，能够使可靠性提高。另外，能够缩窄字线(导电层WL)间的间距、使层叠体200高层叠化。进一步，通过将接触插塞40与柱状部CLHR之间扩宽，能够增大接触插塞40的直径而降低电阻。

另外，绝缘层SP1被设置于比规定位置P靠下方的位置。在通过等离子体蚀刻来形成孔HR的情况下，孔HR的上方容易变宽、下方容易变窄。因此，越是下方的绝缘层25则越容易挠曲。因此，通过在下方设置绝缘层SP1，能够抑制更容易挠曲的下方的绝缘层25的挠曲。另外，若在上方设置绝缘层SP1，则在柱状部CLHR与接触插塞40接近设置的情况下，存在绝缘层SP1与接触插塞40发生干涉的可能性。因此，通过不在上方设置绝缘层SP1，能够抑制与接触插塞40的干涉。即，根据柱状部CLHR的形状来设置绝缘层SP1。此外，并不限定于柱状部CLHR朝下变细的情况。

此外，引出区域AR2也可以是阶梯构造。即，层叠体200在端部(引出区域AR2)具有将导电层WL作为各梯级的踏面的阶梯构造。在阶梯状的引出区域AR2中，导电层WL以及绝缘层25的组被设置为一个梯级。多个接触插塞40在导电层WL的阶梯台(terrace)区域中与各个导电层WL连接。另外，由于接触插塞40不贯通层叠体200，所以可以不设置绝缘隔离物401。但是，在引出区域AR2是阶梯构造的情况下，由于形成阶梯构造，所以导致工序数与层叠数成比例地增加。

鉴于此，通过形成与各层对应的接触插塞40，由此不再需要如图4所示那样对阶梯状的构造加工层叠体200。其结果是，能够使光刻的工序数减少。另外，能够缩小引出区域AR2的面积。

(第二实施方式)

第二实施方式与第一实施方式的不同点在于，在比规定位置P靠上方的位置设置绝缘层SP1。

绝缘层SP1设置于比规定位置P靠上方的位置。由此，还能够抑制比规定位置P靠上方的层叠构造的变形。进一步，能够在整体上增大柱状部CLHR的直径。另外，比规定位置P靠下方的沿着柱状部CLHR的径向的绝缘层SP1的距离大于比规定位置P靠上方的沿着径向的绝缘层SP1的距离。

由于第二实施方式涉及的半导体存储装置的其他构成与第一实施方式涉及的半导体存储装置的对应的构成相同，所以省略其详细的说明。

接下来，对半导体存储装置的制造方法进行说明。其中，图5～图7所示的工序与第一实施方式相同。

在图7的工序之后，将掩模层27除去，并再次通过与图7相同的方法除去牺牲层26的一部分。由此，在比规定位置P靠上方的位置也除去牺牲层26。其中，比规定位置P靠下方的牺牲层26被进行两次蚀刻，比规定位置P靠上方的牺牲层26被进行1次蚀刻。因此，比规定位置P靠下方的牺牲层26与比规定位置P靠下方的牺牲层26相比，在孔HR的径向被除去更长的距离。

图8～图11所示的工序与第一实施方式相同。

第二实施方式涉及的半导体存储装置能够获得与第一实施方式相同的效果。

(第三实施方式)

图12是表示第三实施方式涉及的引出区域AR2的一个例子的剖视图。其中，图12还包括在图4中用虚线表示的接触插塞40来进行表示。第三实施方式与第一实施方式的不同点在于，在接触插塞40的外周设置有绝缘层SP2。其中，在图12中，如在第二实施方式中所说明那样在比规定位置P靠上方的位置也表示了绝缘层SP1。但是，并不局限于此，在比规定位置P靠上方的位置不设置绝缘层SP1的情况也是同样的。

半导体存储装置还具备绝缘层SP2。

绝缘层SP2设置于导电层WL与接触插塞40之间。更详细而言，绝缘层SP2设置于与多个导电层WL分别平行的平面内的接触插塞40的外周上。绝缘层SP2例如被设置为从接触插塞40的外周以环状延伸。

另外，绝缘层SP2与绝缘层SP1同样，例如可使用氧化硅等绝缘性材料。另外，也可以不设置在第一实施方式的图4中所说明的接触插塞40的周围的绝缘隔离物401。这是因为接触插塞40通过绝缘层SP2与侧面的导电层WL电绝缘。

此外，绝缘层SP2也可以设置于规定位置P的下方或者上方的任意一方。

图13是表示第三实施方式涉及的柱状部CLHR以及接触插塞40的配置的一个例子的简要俯视图。图13的左侧表示未设置绝缘层SP1、SP2的情况的俯视图，图13的右侧表示设置绝缘层SP1、SP2的情况的俯视图。设置绝缘层SP1、SP2的区域被用单点划线表示。

图13的左侧处的柱状部CLHR与接触插塞40之间的距离和图13的右侧处的绝缘层SP1与绝缘层SP2之间的距离大致相同。由此，能够在抑制层叠构造的变形的同时，扩大柱状部CLHR与接触插塞40之间的间隔。其结果是，能够缓和用于形成柱状部CLHR以及接触插塞40的光刻工序的精度要求。进一步，能够容易确保抗试剂边界线的对齐富余量。

由于第三实施方式涉及的半导体存储装置的其他构成与第一实施方式涉及的半导体存储装置的对应的构成相同，所以省略其详细的说明。

其中，绝缘层SP2与绝缘层SP1同样地形成。

第三实施方式涉及的半导体存储装置能够获得与第一实施方式相同的效果。另外，也可以对第三实施方式涉及的半导体存储装置组合第二实施方式。

(第四实施方式)

图14是表示第四实施方式涉及的引出区域AR2的一个例子的剖视图。第四实施方式与第一实施方式的不同点在于绝缘层SP1不与导电层WL而与绝缘层25平行设置。因此，根据第一实施方式与第四实施方式的关系，绝缘层SP1被设置于导电层WL或者绝缘层25的任意一方与柱状部CLHR的绝缘层之间。另外，在第四实施方式中，不进行将牺牲层26置换为导电层WL的处理。

绝缘层25(牺牲层29)在至少一部分设置有气隙AG。更详细而言，绝缘层25在多个导电层WL间的至少一部分设置有气隙AG。此外，虽然在图14中未表示绝缘层25，但在引出区域AR2中的未图示的区域存在绝缘层25。另外，如在后面将说明那样，绝缘层25也可以是牺牲层29。通过使导电层WL间成为气隙AG，能够抑制字线(导电层WL)间的寄生电容。其结果是，能够抑制邻接的存储单元间的干涉。气隙AG设置于单元区域AR1。但是，存在很难调整气隙AG的区域，而在与单元区域AR1接近的一部分的引出区域AR2设置气隙AG的情况。引出区域AR2如在第一实施方式中所说明那样，与单元区域AR1相比层叠构造容易变形。因此，不限于将牺牲层26置换为导电层WL时，在形成气隙AG时，导电层WL也容易挠曲，层叠构造容易变形。其中，在远离单元区域AR1的引出区域AR2的端部，几乎不存在气隙AG。因此，设置绝缘层25。

绝缘层SP1设置在绝缘层25与柱状部CLHR的绝缘层之间。更详细而言，绝缘层SP1设置在与多个绝缘层25分别平行的平面内的柱状部CLHR的外周上。在形成气隙AG时，由于导电层WL挠曲等而存在层叠构造崩塌的可能性。绝缘层SP1通过支承导电层WL，能够抑制导电层WL的挠曲、抑制层叠构造的变形。

由于第四实施方式涉及的半导体存储装置的其他构成与第一实施方式涉及的半导体存储装置的对应的构成相同，所以省略其详细的说明。

接下来，对半导体存储装置的制造方法进行说明。

图15～图20是表示第四实施方式涉及的半导体存储装置的制造方法的一个例子的剖视图。

首先，如图15所示，对层叠体200形成孔HR。即，在引出区域AR2内形成沿层叠方向贯通层叠体200的孔HR，所述层叠体200具有交替地层叠的多个导电层WL和多个牺牲层29且在从层叠方向观察时定义了单元区域AR1和引出区域AR2。牺牲层29例如可使用氧化硅。即，牺牲层29也可以是绝缘层25。但是，并不局限于此，牺牲层29例如也可以使用硅、金属或者氮化硅等。

接下来，如图16所示，在比规定位置P靠上方的孔HR的内侧面形成掩模层27。掩模层27例如可使用氮化硅。但是，并不局限于此，掩模层27例如也可以使用氧化硅等。

接下来，如图17所示，以掩模层27作为掩模来将牺牲层29的一部分除去。即，在比规定位置P靠下方的位置，从孔HR的内侧面沿径向除去规定距离的牺牲层29。例如，使用含氟的蚀刻液来除去牺牲层29的一部分。此外，在牺牲层29为硅、金属或者氮化硅的情况下，可在牺牲层29的除去中使用例如分别含有碱水溶液、双氧水或硝酸等氧化剂的水溶液、或者热磷酸。考虑与这些药品的耐药性，掩模层27只要只用氮化硅或者氧化硅即可。

接下来，如图18所示，将掩模层27除去，并以填充被除去的牺牲层29的区域的方式形成绝缘层28。即，在除去了牺牲层29的区域形成绝缘层SP1。

接下来，如图19所示，在孔HR内形成包含绝缘层的柱状部CLHR。即，向孔HR填埋柱状部CLHR的材料。

接下来，如图20所示，将残存的牺牲层29的至少一部分除去。由此，形成气隙AG。例如，使用含氟的蚀刻液来将牺牲层29除去。

第四实施方式涉及的半导体存储装置能够获得与第一实施方式相同的效果。另外，也可以对第四实施方式涉及的半导体存储装置组合第二实施方式、第三实施方式。

此外，在图20中，牺牲层29也可以被全部除去。即，“牺牲层29的至少一部分”包括“全部的牺牲层29”。该情况下，如图20所示，层叠体200具有多个导电层WL和该导电层WL间的空隙层(气隙AG)，并包括，包括存储单元的单元区域AR1和与单元区域AR1不同的引出区域AR2。另外，柱状部CLHR以沿层叠方向贯通层叠体200的方式被设置在引出区域AR2内，并包含绝缘层。另外，绝缘层SP1设置在空隙层与柱状部CLHR的绝缘层之间。

(变形例)

图21是表示变形例涉及的引出区域AR2的一个例子的剖视图。变形例与第四实施方式的不同点在于，在气隙AG中设置绝缘层30。

绝缘层25(牺牲层29)在至少一部分设置与绝缘层25不同的绝缘层30。更详细而言，绝缘层25在多个导电层WL间的至少一部分设置绝缘层30。绝缘层30被设置为对在第三实施方式中设置的气隙AG进行填充。绝缘层30例如是硅氧化膜。其中，绝缘层25(牺牲层29)与绝缘层30即便是相同的硅氧化膜，也能够根据膜质的不同而进行区别。另外，可以将绝缘层25(牺牲层29)的全部置换为绝缘层30。

绝缘层SP1设置于绝缘层25与柱状部CLHR的绝缘层之间。

由于变形例涉及的半导体存储装置的其他结构与第四实施方式涉及的半导体存储装置的对应的构成相同，所以省略其详细的说明。

接下来，对半导体存储装置的制造方法进行说明。

在图20所示的气隙AG的形成之后，如图21所示，向气隙AG填充绝缘层30。即，在通过将残存的牺牲层29的一部分除去而形成的气隙AG中形成绝缘层30。

变形例涉及的半导体存储装置能够获得与第四实施方式相同的效果。另外，可以对变形例涉及的半导体存储装置组合第二实施方式以及第三实施方式。

对本发明的几个实施方式进行了说明，但这些实施方式只是例示，并不意图限定发明的范围。这些实施方式能够通过其他各种方式加以实施，在不脱离发明主旨的范围能够进行各种省略、置换、变更。这些实施方式及其变形与包含于发明的范围、主旨同样地包含在技术方案所记载的发明及其等同的范围。

附图标记说明：

100…半导体基板，200…层叠体，25…绝缘层，26…牺牲层，27…掩模层，29…牺牲层，30…绝缘层，40…接触插塞，CL…支柱，CLHR…柱状部，SP1…绝缘层，SP2…绝缘层，WL…导电层，P…规定位置，HR…孔，AG…气隙。

Claims (8)

1.一种半导体存储装置，其特征在于，具备：层叠体，具有沿第一方向交替地层叠的多个导电层和多个第一绝缘层，并在从所述第一方向观察时定义了第一区域和第二区域；第一柱状部，以沿所述第一方向贯通所述层叠体的方式被设置在所述第一区域内，并包括半导体层；多个第二柱状部，每个所述第二柱状部以沿所述第一方向贯通所述层叠体的方式被设置在所述第二区域内，并且在与所述第一方向相交的第二方向上彼此隔开，每个所述第二柱状部包括绝缘性材料并且结构与所述第一柱状部不同；以及多个第二绝缘层，每个所述第二绝缘层沿所述第二方向从一个所述第二柱状部的外表面向一个所述导电层的末端延伸，每个所述第二绝缘层在所述第一方向上位于相邻的一对所述第一绝缘层之间并与其接触，每个所述第二绝缘层的所述第一方向上的高度是每个所述第二柱状部的所述第二方向上的宽度的1/5。

2.根据权利要求1所述的半导体存储装置，其特征在于，所述第二柱状部的直径朝向下方而变小，所述第二绝缘层设置得比规定位置靠下方。

3.根据权利要求2所述的半导体存储装置，其特征在于，所述第二绝缘层设置得比所述规定位置靠上方，比所述规定位置靠下方的沿着所述第二柱状部的径向的所述第二绝缘层的距离大于比所述规定位置靠上方的沿着所述径向的所述第二绝缘层的距离。

4.根据权利要求1至3中任意一项所述的半导体存储装置，其特征在于，还具备：第三柱状部，以端部与多个所述导电层中的一个电连接并沿所述第一方向贯通所述层叠体的方式被设置在所述第二区域内；以及第四绝缘层，设置在所述导电层与所述第三柱状部之间。

5.根据权利要求1至3中任意一项所述的半导体存储装置，其特征在于，在所述第一绝缘层的至少一部分设置有空隙，所述第二绝缘层设置在所述第一绝缘层与所述第二柱状部之间。

6.根据权利要求1至3中任意一项所述的半导体存储装置，其特征在于，在所述第一绝缘层的至少一部分设置有与所述第一绝缘层不同的第五绝缘层，所述第二绝缘层设置在所述第一绝缘层与所述第二柱状部之间。

7.一种半导体存储装置的制造方法，其特征在于，具备以下步骤：在第二区域内形成沿第一方向贯通层叠体的孔，所述层叠体具有沿所述第一方向交替地层叠的多个第一绝缘层和多个第一牺牲层，并在从所述第一方向观察时定义了第一区域和所述第二区域，从所述孔的内侧面沿径向除去规定距离的所述第一牺牲层，在除去了所述第一牺牲层的区域形成多个第二绝缘层，在所述孔内形成多个第二柱状部，将残存的所述第一牺牲层除去，每个所述第二柱状部在与所述第一方向相交的第二方向上彼此隔开，每个所述第二柱状部包括绝缘性材料并且结构与第一柱状部不同，每个所述第二绝缘层沿所述第二方向从一个所述第二柱状部的外表面向一个所述第一牺牲层的末端延伸，每个所述第二绝缘层在所述第一方向上位于相邻的一对所述第一绝缘层之间并与其接触，每个所述第二绝缘层的所述第一方向上的高度是每个所述第二柱状部的所述第二方向上的宽度的1/5。

8.一种半导体存储装置的制造方法，其特征在于，具备以下步骤：在第二区域内形成沿第一方向贯通层叠体的孔，所述层叠体具有沿所述第一方向交替地层叠的多个导电层和多个第二牺牲层，并在从所述第一方向观察时定义了第一区域和所述第二区域， 从所述孔的内侧面沿径向除去规定距离的所述第二牺牲层， 在除去了所述第二牺牲层的区域形成多个第二绝缘层， 在所述孔内形成多个第二柱状部， 将残存的所述第二牺牲层的至少一部分除去，每个所述第二柱状部在与所述第一方向相交的第二方向上彼此隔开，每个所述第二柱状部包括绝缘性材料并且结构与第一柱状部不同，每个所述第二绝缘层沿所述第二方向从一个所述第二柱状部的外表面向一个所述第二牺牲层的末端延伸，每个所述第二绝缘层在所述第一方向上位于相邻的一对所述第二绝缘层之间并与其接触，每个所述第二绝缘层的所述第一方向上的高度是每个所述第二柱状部的所述第二方向上的宽度的1/5。