JP2013179165A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】低コストな半導体装置の製造方法及び半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、基板上に、複数層の電極層を含む積層体を形成する工程と、第１の方向に延びて設けられ、第１の方向に対して交差する第２の方向に積層体を分断するとともに、積層体の上に突出した突出部を有する複数の絶縁分離部であって、基板の主面に対して垂直な方向から見た平面視で第１の方向に沿って凹凸が繰り返された側壁をそれぞれが有する複数の絶縁分離部を形成する工程と、絶縁分離部の突出部の側壁に側壁膜を形成し、複数の絶縁分離部の間に、側壁膜によって囲まれ且つ側壁膜によって第１の方向に分断された複数の第１のホールを形成する工程と、絶縁分離部及び側壁膜をマスクにしたエッチングにより、第１のホールの下の積層体に第２のホールを形成する工程とを備えている。
【選択図】図１０
【解決手段】実施形態によれば、半導体装置の製造方法は、基板上に、複数層の電極層を含む積層体を形成する工程と、第１の方向に延びて設けられ、第１の方向に対して交差する第２の方向に積層体を分断するとともに、積層体の上に突出した突出部を有する複数の絶縁分離部であって、基板の主面に対して垂直な方向から見た平面視で第１の方向に沿って凹凸が繰り返された側壁をそれぞれが有する複数の絶縁分離部を形成する工程と、絶縁分離部の突出部の側壁に側壁膜を形成し、複数の絶縁分離部の間に、側壁膜によって囲まれ且つ側壁膜によって第１の方向に分断された複数の第１のホールを形成する工程と、絶縁分離部及び側壁膜をマスクにしたエッチングにより、第１のホールの下の積層体に第２のホールを形成する工程とを備えている。
【選択図】図１０
Description
本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。３次元構造のメモリデバイスにおいても、２次元構造のメモリデバイスと同様、製造工程数の削減や面積縮小によるコスト低減が求められている。
本発明の実施形態は、低コストな半導体装置の製造方法及び半導体装置を提供する。
実施形態によれば、半導体装置の製造方法は、基板上に、複数層の電極層を含む積層体を形成する工程を備えている。また、前記半導体装置の製造方法は、第１の方向に延びて設けられ、前記第１の方向に対して交差する第２の方向に前記積層体を分断するとともに、前記積層体の上に突出した突出部を有する複数の絶縁分離部であって、前記基板の主面に対して垂直な方向から見た平面視で前記第１の方向に沿って凹凸が繰り返された側壁をそれぞれが有する複数の絶縁分離部を形成する工程を備えている。また、前記半導体装置の製造方法は、前記絶縁分離部の前記突出部の側壁に側壁膜を形成し、前記複数の絶縁分離部の間に、前記側壁膜によって囲まれ且つ前記側壁膜によって前記第１の方向に分断された複数の第１のホールを形成する工程を備えている。また、前記半導体装置の製造方法は、前記絶縁分離部及び前記側壁膜をマスクにしたエッチングにより、前記第１のホールの下の前記積層体に第２のホールを形成する工程を備えている。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体装置におけるメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁部分については図示を省略している。
図１４（ｂ）は、メモリセルアレイ１の模式断面図である。
図１４（ｂ）は、メモリセルアレイ１の模式断面図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。
図１では、ドレイン側選択ゲートＳＧＤの下に積層された電極層をＷＬＤ、ソース側選択ゲートＳＧＳの下に積層された電極層をＷＬＳと表すが、他の図面ではそれらを区別せず電極層ＷＬと総称している。
基板１０の主面上には、絶縁膜１１（図１４（ｂ）に示す）を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
バックゲートＢＧ上には、絶縁層１２及び１７（図１４（ｂ）に示す）が設けられている。絶縁層１７上には、複数の電極層ＷＬと複数の絶縁層４２とを含む積層体（第１の積層体）が設けられている。電極層ＷＬと絶縁層４２とは交互に積層されている。図示される電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層１２、１７及び４２は、例えばシリコン酸化物を含む絶縁材料を用いることができる。
図１において、電極層ＷＬＤと電極層ＷＬＳとはＹ方向に分断され、それらの間には絶縁分離部２５（図１４（ｂ）に示す）が設けられている。
また、Ｙ方向で隣り合う別のメモリストリングＭＳ間の電極層ＷＬＳどうしもＹ方向に分断され、それらの間には絶縁分離部２５が設けられている。さらに、Ｙ方向で隣り合う別のメモリストリングＭＳ間の電極層ＷＬＤどうしもＹ方向に分断され、それらの間には絶縁分離部２５が設けられている。
電極層ＷＬＤは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬＳは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
なお、図１以外の図では、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別せず、選択ゲートＳＧと総称している。
最上層の電極層ＷＬＤ上には、絶縁層４２（図１４（ｂ）に示す）を介してドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
最上層の電極層ＷＬＳ上には、絶縁層４２（図１４（ｂ）に示す）を介してソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
図１に示すように、ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属層を用いることができる。ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断され、それらの間には絶縁分離部２５（図１４（ｂ）に示す）が設けられている。
また、Ｙ方向で隣り合う別のメモリストリングＭＳ間のソース側選択ゲートＳＧＳどうしもＹ方向に分断され、それらの間には絶縁分離部２５が設けられている。さらに、Ｙ方向で隣り合う別のメモリストリングＭＳ間のドレイン側選択ゲートＳＧＤどうしもＹ方向に分断され、それらの間には絶縁分離部２５が設けられている。
図１４（ｂ）に示すように、選択ゲートＳＧ上には、側壁膜４５が設けられている。選択ゲートＳＧ及びその下の積層体をＹ方向に分断する絶縁分離部２５は、選択ゲートＳＧの上方にも突出して延びている。その絶縁分離部２５の突出部２５ａの側壁に、側壁膜４５が設けられている。すなわち、一対の側壁膜４５が、１つの絶縁分離部２５をＹ方向に挟んで設けられている。
絶縁分離部２５は、後述するように溝内に絶縁材料が埋め込まれた構造を有し、その絶縁材料として、例えば、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ハフニウムアルミネートなどを用いることができる。
側壁膜４５も、絶縁分離部２５と同様、例えば、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ハフニウムアルミネートなどの絶縁材料を用いることができる。
図１４（ａ）の上面図に示すように、複数の絶縁分離部２５が、Ｙ方向（第２の方向）に配列されている。それぞれの絶縁分離部２５は、Ｘ方向（第１の方向）に延びている。Ｘ方向とＹ方向とは、基板１０の主面に対して平行な面内で交差（実施形態では直交）している。
複数の絶縁分離部２５は、側壁膜４５及び選択ゲートＳＧを含む第２の積層体と、複数の電極層ＷＬ及び複数の絶縁層４２を含む第１の積層体とを、Ｙ方向に分断している。
それぞれの絶縁分離部２５は、基板１０の主面に対して垂直な方向から見た図１４（ａ）に示す平面視（上面視）で、Ｘ方向に沿って凹凸が繰り返された側壁を有する。図１４（ａ）に示す例では、絶縁分離部２５の側壁がＸ方向に沿って曲線状または波形に形成されている。
隣り合う絶縁分離部２５間で、側壁の凸部どうしが対向し、凹部どうしが対向している。ここで、凸部は、図１４（ａ）の平面視にて、絶縁分離部２５のＹ方向の中心からＹ方向の外側に突出し、凹部は、絶縁分離部２５のＹ方向の中心側にくぼんでいる。
隣り合う絶縁分離部２５間には、第１の領域６１と第２の領域６２とがＸ方向に交互にレイアウトされている。図１４（ｂ）は、図１４（ａ）における第１の領域６１を含む部分のＡ−Ａ’断面を表す。
第１の領域６１は、隣り合う絶縁分離部２５の側壁の凹部間に形成され、第２の領域６２は、隣り合う絶縁分離部２５の側壁の凸部間に形成されている。第１の領域６１のＹ方向の幅（側壁の凹部間の距離）は、第２の領域６２のＹ方向の幅（側壁の凸部間の距離）よりも大きい。
第１の領域６１の下には、メモリホールＭＨが形成されている。メモリホールＭＨは、絶縁分離部２５の間で、側壁膜４５によって囲まれ、且つ側壁膜４５によってＸ方向に分断されている。選択ゲートＳＧの上における第２の領域６２は、側壁膜４５で埋め込まれている。
メモリホールＭＨの内部にはチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜を用いることができる。チャネルボディ２０と、メモリホールＭＨの内壁（側壁及び底壁）との間にはメモリ膜３０が設けられている。
図２は、メモリホールＭＨが、複数の電極層ＷＬと複数の絶縁層４２とがそれぞれ交互に積層された第１の積層体を貫通する部分の断面図を示す。
メモリ膜３０は、例えば、第１の絶縁膜としてのブロック膜３１と、電荷蓄積膜３２と、第２の絶縁膜としてのトンネル膜３３とを含む。
各電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２およびトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
チャネルボディ２０は筒状に形成され、メモリホールＭＨの中心軸側には空洞が形成される。あるいは、メモリホールＭＨの中心軸側が、チャネルボディ２０で完全に埋まってもよい。
チャネルボディ２０は、メモリセル（トランジスタ）におけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜を用いることができる。
トンネル膜３３は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
ブロック膜３１は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０およびそれらの間のメモリ膜３０は、ドレイン側選択トランジスタを構成する。ソース側選択ゲートＳＧＳ、チャネルボディ２０およびそれらの間のメモリ膜３０は、ソース側選択トランジスタを構成する。バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０およびメモリ膜３０は、バックゲートトランジスタを構成する。
ドレイン側選択トランジスタとバックゲートトランジスタとの間には、各電極層ＷＬＤをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタとソース側選択トランジスタとの間にも、各電極層ＷＬＳをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタ、バックゲートトランジスタおよびソース側選択トランジスタは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向（Ｚ方向）に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
図１に示すように、ドレイン側選択ゲートＳＧＤ及び電極層ＷＬＤを貫く柱状部ＣＬの上端は、コンタクト部７１を介してビット線ＢＬに接続されている。ソース側選択ゲートＳＧＳ及び電極層ＷＬＳを貫く柱状部ＣＬの上端は、コンタクト部７２を介してソース線ＳＬに接続されている。
実施形態の半導体装置において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き、あるいは、電荷蓄積膜３２への正孔の注入を行う動作である。電極層ＷＬをコントロールゲートとするメモリセルを構成するトランジスタは、しきい値電圧が相対的に低い状態（消去状態）と、しきい値電圧が相対的に高い状態（書き込み状態）とを有する。そして、消去動作は、メモリセルのしきい値電圧を低い側の状態に設定する動作である。
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、実施形態のような３次元構造の半導体装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲートＳＧ端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。
すなわち、選択ゲートＳＧの上端部近傍のチャネルボディ２０に形成した高濃度に不純物が添加された拡散領域に高電圧を印加することで、選択ゲートＳＧと拡散領域との間にに形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ２０に供給することでチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
このような消去動作の高速化には、選択ゲートＳＧ上端部近傍のチャネルボディ２０に高濃度に不純物を含む拡散領域が要求される。図１４（ｂ）において、メモリセルのチャネルボディ２０よりも高濃度に不純物を含む領域２０ａをドットパターンで模式的に表している。
次に、図３（ａ）〜図１４（ｂ）を参照して、実施形態の半導体装置におけるメモリセルアレイの製造方法について説明する。各図において（ａ）は基板１０の主面に対して垂直な方向から見た平面図（上面図）を表し、（ｂ）は、（ａ）におけるＡ−Ａ’断面を表す。
図３（ｂ）に示すように、基板（例えばシリコン基板）１０上に、絶縁膜（例えばシリコン酸化膜）１１を形成し、その絶縁膜１１上にバックゲートＢＧとして例えばシリコン層を形成する。さらに、バックゲートＢＧ上に絶縁層（例えばシリコン酸化膜）１２を形成する。
絶縁層１２及びバックゲートＢＧは、図４（ｂ）に示すように、レジスト１３をマスクにした例えばＲＩＥ（Reactive Ion Etching）法により加工される。これにより、バックゲートＢＧに溝１４が形成される。
その後、溝１４の側壁及び底部に露出するバックゲートＢＧの表面（シリコン表面）に、図５（ｂ）に示す絶縁膜１６を形成する。絶縁膜１６は、例えば、ＲＴＯ（Rapid Thermal Oxidation）法により形成されるシリコン酸化膜である。
その後、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲膜１５としてノンドープアモルファスシリコン膜を堆積した後、ＲＩＥ法により、バックゲートＢＧの凸部上面に形成された絶縁層１２をストッパーとして犠牲膜１５をエッチングする（図５（ｂ））。絶縁層１２及び犠牲膜１５は、ほぼ面一に平坦化される。
絶縁層１２及び犠牲膜１５上には、図６（ｂ）に示すように、例えば、ＰＣＶＤ（Plasma Chemical Vapor Deposition）により、絶縁層（例えばシリコン酸化膜）１７が形成される。さらに、絶縁層１７上に、不純物として例えばボロンが添加されたアモルファスシリコン層と、ノンドープアモルファスシリコン層１８とが交互に複数積層される。複数層のボロン添加アモルファスシリコン層のうち、最上層は選択ゲートＳＧとなり、選択ゲートＳＧより下の層は電極層ＷＬとなる。ノンドープアモルファスシリコン層１８は、後述する工程で最終的には図１４（ｂ）に示す電極間絶縁層４２に置き換えられる。
選択ゲートＳＧ上には、図７（ｂ）に示す犠牲層２１が形成される。犠牲層２１は、例えばボロン添加シリコン酸化膜（ＢＳＧ：Boron-Silicate Glass）を用いることができる。
さらに、犠牲層２１上にはレジスト膜２２が形成され、そのレジスト膜２２にはフォトリソグラフィ法により、複数のスリット２３が形成される。各スリット２３は、バックゲートＢＧに形成された溝１４に対して位置決めされる。
図７（ａ）は、スリット２３の平面パターンを表す。
各スリット２３はＸ方向に延びている。各スリット２３の側壁は、図７（ａ）の平面視でＸ方向に沿って曲線状に凹凸が繰り返された形状に形成されている。各スリット２３は、Ｙ方向の幅が相対的に狭い部分と広い部分とを有し、それら幅が狭い部分と広い部分とがＸ方向に交互にレイアウトされている。
そのレジスト膜２２をマスクにして、犠牲層２１が例えばＲＩＥ法でエッチングされる。そして、レジスト膜２２を除去した後、犠牲層２１をマスクにして、例えばＲＩＥ法で犠牲層２１の下の積層体がエッチングされる。
以上のエッチングにより、犠牲層２１及びその下の積層体に、図８（ｂ）に示すように、絶縁層１７に達する溝２４が形成され、その溝２４内に絶縁膜が埋め込まれる。これにより、上記積層体をＹ方向に複数に分断する絶縁分離部２５が形成される。
各絶縁分離部２５はＸ方向に延びている。各絶縁分離部２５の側壁は、図８（ａ）の平面視でＸ方向に沿って曲線状に凹凸が繰り返された形状に形成されている。各絶縁分離部２５は、Ｙ方向の幅が相対的に狭い部分と広い部分とを有し、それら幅が狭い部分と広い部分とがＸ方向に交互にレイアウトされている。
溝２４内に絶縁膜を埋め込んだ後、犠牲層２１上の絶縁膜を、ドライエッチング、またはＣＭＰ（Chemical Mechanical Polishing）により除去する。この後、例えば、ＶＰＣ（Vapor Phase Cleaning）法により、犠牲層２１が除去され、図９（ｂ）に示す構造が得られる。すなわち、絶縁分離部２５は、上記積層体の上に突出した突出部２５ａを有する。
絶縁分離部２５の突出部２５ａの側壁には、図１０（ａ）及び（ｂ）に示すように、例えば、ＬＰＣＶＤ法により、側壁膜４５が形成される。側壁膜４５は、上記積層体の上面、絶縁分離部２５の突出部２５ａの側壁及び上面に沿ってコンフォーマルに形成される。
絶縁分離部２５の側壁は、Ｘ方向に沿って曲線状に凹凸が繰り返された形状に形成されている。したがって、Ｙ方向で隣り合う絶縁分離部２５間に、第１の領域６１と、第１の領域６１よりもＹ方向の幅が小さい第２の領域６２とが、Ｘ方向に交互にレイアウトされる。
第１の領域６１には第１のホール４６が形成され、第２の領域６２は側壁膜４５で埋められる。したがって、隣り合う絶縁分離部２５間に、第１のホール４６と、側壁膜４５で埋まった領域とが、Ｘ方向に交互に形成される。
第１のホール４６は、隣り合う絶縁分離部２５間で側壁膜４５によって囲まれ、且つ側壁膜４５によってＸ方向に分断されている。
第２の領域６２における絶縁分離部２５の側壁間距離を、第１の領域６１で絶縁分離部２５の側壁に形成される側壁膜４５の膜厚の２倍よりも小さくすることで、第１の領域６１に第１のホール４６を形成しつつ、第２の領域６２は側壁膜４５で閉塞させることができる。
絶縁分離部２５及び側壁膜４５は、上記積層体におけるシリコン層とは異なる材料からなり、例えば、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ハフニウムアルミネートなどを用いることができる。そして、それら絶縁分離部２５及び側壁膜４５をマスクにして、例えばＲＩＥ法により、第１のホール４６の下の積層体に、図１１（ａ）及び（ｂ）に示す第２のホール５１を形成する。
第２のホール５１の下端は、バックゲートＢＧの溝１４に埋め込まれた犠牲膜１５に達し、第２のホール５１の底部に犠牲膜１５が露出する。１つの溝１４あたり、一対の第２のホール５１が形成される。
第２のホール５１を形成した後、ノンドープシリコンからなる犠牲膜１５を例えばウェットエッチングにより除去する。これにより、犠牲膜１５は、図１２（ｂ）に示すように除去される。また、電極層ＷＬ間のノンドープシリコン層１８も、第２のホール５１を通じて除去され、電極層ＷＬ間にスペース５２が形成される。
バックゲートＢＧ、電極層ＷＬおよび選択ゲートＳＧは、犠牲膜１５及びノンドープシリコン層１８とは異なる材料からなり、上記エッチング時に除去されない。
犠牲膜１５の除去により、図１２（ｂ）に示すように、バックゲートＢＧに溝１４が形成される。１つの溝１４には、一対の第２のホール５１のそれぞれの下端がつながっている。すなわち、一対の第２のホール５１のそれぞれの下端が１つの共通の溝１４とつながり、１つのＵ字状のメモリホールＭＨが形成される。
メモリホールＭＨの形成後、図１３（ｂ）に示すように、電極層ＷＬ間に絶縁層４２を形成し、さらにメモリホールＭＨの内壁に、前述したメモリ膜３０を形成する。
さらに、メモリ膜３０の側壁にチャネルボディ２０が形成される。また、バックゲートＢＧの溝１４内におけるメモリ膜３０の内側にもチャネルボディ２０が形成される。
その後、前述した図１３（ａ）及び（ｂ）までの工程で得られた積層体の上面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法、エッチバック法などで、図１４（ｂ）に示すように、側壁膜４５の途中まで後退させる。
選択ゲートＳＧ上には側壁膜４５が残される。すなわち、選択ゲートＳＧより上の絶縁分離部２５とメモリ膜３０との間には、第２のホール５１を形成するときのマスクであった側壁膜４５の一部が残される。その側壁膜４５は、選択ゲートＳＧと、その上の配線等とを絶縁する層間絶縁膜として機能する。
以上説明した実施形態によれば、図１０（ａ）及び（ｂ）に示すように、複数の電極層ＷＬを含む積層体を分断する絶縁分離部２５の一部を積層体の上に突出させる。そして、その突出部２５ａの側壁に側壁膜４５を形成し、それら絶縁分離部２５及び側壁膜４５をマスクにして積層体をエッチングする。
側壁膜４５の形成によって積層体の上に第１のホール４６が形成され、絶縁分離部２５及び側壁膜４５をマスクにして第１のホール４６の下の積層体にメモリホールが形成される。すなわち、メモリホールを形成するためにリソグラフィによってマスクを新たに形成する工程が不要である。
積層体に絶縁分離部２５及びメモリホールを形成するにあたって、リソグラフィによるマスク形成工程は、図７（ａ）及び（ｂ）に示すレジスト膜２２に対するパターニング工程だけでよい。このため、工程簡略化によるコスト低減を図れる。
なお、比較例として、絶縁分離部２５とメモリホールとをそれぞれ別のマスクを使って形成する場合、リソグラフィの精度に起因して、絶縁分離部２５とメモリホールとの位置合わせずれが発生しやすい。このため、絶縁分離部２５とメモリホールとの間の距離は、リソグラフィによる位置合わせずれを考慮した大きさに設定する必要があり、これはセルサイズ（平面方向のサイズ）の縮小の妨げになってしまう。
これに対して、実施形態によれば、絶縁分離部２５及びその側壁に形成された側壁膜４５に対してセルフアラインでメモリホールが位置決めされる。第１の領域６１に形成される側壁膜４５の膜厚を一定に制御することで、メモリホールと絶縁分離部２５との間の距離を、リソグラフィの精度に左右されずに、高精度に制御することができる。したがって、セルサイズの増大を抑えつつ容易な加工が可能となる。
前述した実施形態において、メモリ膜３０を形成する前に、メモリセルの特性を向上させるため、電極層ＷＬの側壁に形成された自然酸化膜を除去することができる。
このときの処理として、例えば希フッ酸処理などを用いることができるが、希フッ酸はシリコン酸化物を溶解させる。したがって、メモリ膜３０の形成前に、上記希フッ酸処理を行う場合には、側壁膜４５及び絶縁分離部２５として、希フッ酸に対してエッチング耐性のある材料、例えばシリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ハフニウムアルミネートなどを用いることが望ましい。
シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ハフニウムアルミネートは、シリコン酸化物よりも誘電率が高い絶縁膜である。したがって、側壁膜４５として、それら材料を用いると、図１４（ｂ）に示すように、選択ゲートＳＧよりも上のメモリ膜３０と絶縁分離部２５との間に、シリコン酸化物よりも固定電荷を多く含む絶縁性の側壁膜４５が設けられた構造となる。
これにより、側壁膜４５に含まれる固定電荷の影響により、ドレイン側選択トランジスタやソース側選択トランジスタのしきい値電圧をシフトさせて所望の値に制御することが可能になる。また、側壁膜４５に含まれる固定電荷により、前述したＧＩＤＬの発生をアシストする効果も期待できる。
図１５（ａ）〜（ｃ）のそれぞれは、前述した実施形態における図１１（ａ）に対応する模式平面図であり、絶縁分離部２５の平面パターンの他具体例を示す。
図１５（ａ）及び（ｂ）は、絶縁分離部２５の側壁が平面視でＸ方向に角形状に凹凸が繰り返された具体例を表す。
図１５（ａ）に示す具体例では、第１のホール５１及びその下に形成されるメモリホールの平面形状は四角形状に形成される。図１５（ｂ）に示す具体例では、多角形状の平面形状を有するメモリホールが形成される。
図１５（ａ）、（ｂ）の具体例によれば、メモリホールの側壁の表面積を大きくしやすく、メモリセルの電荷蓄積量を増やして、信頼性向上を図ることができる。
一般に、リソグラフィでは曲線状のパターンエッジの形成が容易であるが、図１５（ａ）、（ｂ）に示すような角形状のパターンエッジは、例えばインプリント技術で精度良く形成することが可能である。
図１５（ｃ）は、絶縁分離部２５が波形にＸ方向に延びたパターンを表す。図１１（ａ）のパターンでは、絶縁分離部２５におけるＹ方向の中心を通る中心線がＸ方向に直線状に延びているのに対して、図１５（ａ）では、絶縁分離部２５におけるＹ方向の中心を通る中心線がうねっている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、２０…チャネルボディ、２５…絶縁分離部、２５ａ…突出部、３０…メモリ膜、３２…電荷蓄積膜、４２…絶縁層、４５…側壁膜、４６…第１のホール、５１…第２のホール、６１…第１の領域、６２…第２の領域、ＷＬ…電極層、ＳＧ…選択ゲート、ＢＧ…バックゲート
Claims (6)
- 基板上に、複数層の電極層を含む積層体を形成する工程と、
第１の方向に延びて設けられ、前記第１の方向に対して交差する第２の方向に前記積層体を分断するとともに、前記積層体の上に突出した突出部を有する複数の絶縁分離部であって、前記基板の主面に対して垂直な方向から見た平面視で前記第１の方向に沿って曲線状に凹凸が繰り返された側壁をそれぞれが有する複数の絶縁分離部を形成する工程と、
前記絶縁分離部の前記突出部の側壁に側壁膜を形成し、前記複数の絶縁分離部の間に、前記側壁膜によって囲まれ且つ前記側壁膜によって前記第１の方向に分断された複数の第１のホールを形成する工程と、
前記絶縁分離部及び前記側壁膜をマスクにしたエッチングにより、前記第１のホールの下の前記積層体に第２のホールを形成する工程と、
を備え、
隣り合う前記絶縁分離部間に、第１の領域と、前記第１の領域よりも前記絶縁分離部間の距離が小さい第２の領域とが、前記第１の方向に交互にレイアウトされ、
前記第２の領域の前記絶縁分離部間の距離を、前記側壁膜における前記第１の領域に形成される部分の膜厚の２倍よりも小さくする半導体装置の製造方法。 - 基板上に、複数層の電極層を含む積層体を形成する工程と、
第１の方向に延びて設けられ、前記第１の方向に対して交差する第２の方向に前記積層体を分断するとともに、前記積層体の上に突出した突出部を有する複数の絶縁分離部であって、前記基板の主面に対して垂直な方向から見た平面視で前記第１の方向に沿って凹凸が繰り返された側壁をそれぞれが有する複数の絶縁分離部を形成する工程と、
前記絶縁分離部の前記突出部の側壁に側壁膜を形成し、前記複数の絶縁分離部の間に、前記側壁膜によって囲まれ且つ前記側壁膜によって前記第１の方向に分断された複数の第１のホールを形成する工程と、
前記絶縁分離部及び前記側壁膜をマスクにしたエッチングにより、前記第１のホールの下の前記積層体に第２のホールを形成する工程と、
を備えた半導体装置の製造方法。 - 前記絶縁分離部及び前記側壁膜は、シリコン酸化物よりも誘電率が高い絶縁膜である請求項２記載の半導体装置の製造方法。
- 隣り合う前記絶縁分離部間に、第１の領域と、前記第１の領域よりも前記絶縁分離部間の距離が小さい第２の領域とが、前記第１の方向に交互にレイアウトされ、
前記第２の領域の前記絶縁分離部間の距離を、前記側壁膜における前記第１の領域に形成される部分の膜厚の２倍よりも小さくする請求項２または３に記載の半導体装置の製造方法。 - 前記絶縁分離部の前記側壁は、前記第１の方向に沿って曲線状に形成されている請求項２または３に記載の半導体装置の製造方法。
- 基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する第１の積層体と、
前記第１の積層体上に設けられた選択ゲートを含む第２の積層体と、
第１の方向に延びて設けられ、前記第１の方向に対して交差する第２の方向に前記第２の積層体及び前記第１の積層体を分断する複数の絶縁分離部であって、前記基板の主面に対して垂直な方向から見た平面視で前記第１の方向に沿って凹凸が繰り返された側壁をそれぞれが有する複数の絶縁分離部と、
前記第２の積層体及び前記第１の積層体を貫通するホール内に設けられたチャネルボディと、
前記チャネルボディと前記ホールの側壁との間に設けられた電荷蓄積膜を含むメモリ膜と、
前記選択ゲートより上の前記メモリ膜と前記絶縁分離部との間に設けられ、シリコン酸化物よりも固定電荷を多く含む絶縁性の側壁膜と、
を備え、
前記ホールは、前記複数の絶縁分離部の間で、前記側壁膜によって囲まれ且つ前記側壁膜によって前記第１の方向に分断された領域の下に設けられている半導体装置。
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