TWI604563B - 半導體裝置及其製造方法 - Google Patents

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TWI604563B
TWI604563B TW104140213A TW104140213A TWI604563B TW I604563 B TWI604563 B TW I604563B TW 104140213 A TW104140213 A TW 104140213A TW 104140213 A TW104140213 A TW 104140213A TW I604563 B TWI604563 B TW I604563B
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吉水康人
側瀬聡文
渡邉桂
荒井伸也
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東芝記憶體股份有限公司
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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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Description

半導體裝置及其製造方法
本文中描述之實施例大體上係關於一種半導體裝置及一種用於製造該半導體裝置之方法。
由於三維記憶體裝置之一結構包含堆疊於一基板上之複數個電極膜，故已提出在垂直鄰近電極膜之間提供一氣隙。存在關於隨著跨氣隙對置之電極膜之間之間隔變窄電極膜之間之崩潰電壓減小之擔憂。
根據一實施例，一種半導體裝置包含一基板、一堆疊本體、一第二氣隙、一第一絕緣膜、一半導體膜及一堆疊膜。堆疊本體提供於基板上方且包含經由一第一氣隙堆疊之複數個電極膜。第二氣隙在堆疊本體之一堆疊方向上延伸。第二氣隙在與堆疊方向相交之一第一方向上分離堆疊本體。第二氣隙與第一氣隙連通。第一絕緣膜提供於堆疊本體上方且覆蓋第二氣隙之一上端。半導體膜在堆疊本體中之堆疊方向上延伸。堆疊膜包含一電荷儲存部分。堆疊膜提供於電極膜之一側表面與對置於電極膜之側表面之半導體膜之一側表面之間。堆疊膜與電極膜之側表面及半導體膜之側表面接觸。
1‧‧‧記憶體單元陣列
2‧‧‧記憶體單元陣列
3‧‧‧階梯區段
10‧‧‧基板
20‧‧‧半導體膜
20a‧‧‧覆蓋膜
20b‧‧‧半導體膜
30‧‧‧記憶體膜
31‧‧‧穿隧絕緣膜
32‧‧‧電荷儲存膜
33‧‧‧區塊絕緣膜
34‧‧‧第一區塊膜
35‧‧‧第二區塊膜
40‧‧‧氣隙
41‧‧‧絕緣膜
42‧‧‧絕緣膜
43‧‧‧絕緣膜
44‧‧‧氣隙
45‧‧‧遮罩層
47‧‧‧絕緣膜
48‧‧‧絕緣膜
49‧‧‧絕緣膜
50‧‧‧絕緣核心膜
64‧‧‧犧牲膜
70‧‧‧電極膜
71‧‧‧第一犧牲膜
72‧‧‧第二犧牲膜
81‧‧‧半導體區域/p型半導體區域/n型半導體區域
83‧‧‧絕緣膜
83a‧‧‧表面
85‧‧‧接觸通孔
86‧‧‧保護膜
100‧‧‧堆疊本體
110‧‧‧覆蓋膜
110a‧‧‧狹縫
111‧‧‧光阻膜
111a‧‧‧狹縫
d1‧‧‧間隔
d2‧‧‧間隔
BL‧‧‧位元線
Cb‧‧‧接觸部分
CL‧‧‧柱狀部分
LI‧‧‧互連件部分
MC‧‧‧記憶體單元
MH‧‧‧記憶體洞
SL‧‧‧源極層
ST‧‧‧狹縫
STa‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
圖1係一第一實施例之一半導體裝置之一示意性透視圖；圖2係第一實施例之半導體裝置之一示意性截面圖；圖3係圖2之一部分放大截面圖；圖4至圖17係展示用於製造第一實施例之半導體裝置之一方法之示意性截面圖；圖18係一第二實施例之一半導體裝置之一示意性透視圖；圖19係第二實施例之半導體裝置之一示意性截面圖；圖20係圖19之一部分放大截面圖；圖21至圖24係展示用於製造第二實施例之半導體裝置之一方法之示意性截面圖；圖25A係展示用於製造第二實施例之半導體裝置之一示意性俯視圖，且圖25B係展示用於製造第二實施例之半導體裝置之方法之一示意性截面圖；圖26A係展示用於製造第二實施例之半導體裝置之方法之一示意性俯視圖，且圖26B係沿著圖26A中之A-A’獲取之一橫截面圖；圖27A係展示用於製造第二實施例之半導體裝置之方法之一示意性俯視圖，且圖27B係沿著圖27A中之A-A’獲取之一橫截面圖；圖28A係展示用於製造第二實施例之半導體裝置之方法之一示意性俯視圖，且圖28B係沿著圖28A中之A-A’獲取之一橫截面圖；圖29係沿著圖28A中之B-B’獲取之一橫截面圖；圖30A係展示用於製造第二實施例之半導體裝置之方法之一示意性俯視圖，且圖30B係沿著圖30A中之A-A’獲取之一橫截面圖；圖31係一第三實施例之一半導體裝置之一示意性截面圖；圖32係一第四實施例之一半導體裝置之一示意性截面圖；及圖33係一第五實施例之一半導體裝置之一示意性截面圖。
現在將參考圖式描述實施例。在圖式中，使用相似元件符號標記相似元件。
在實施例中，將包含三維結構之一記憶體單元陣列之一半導體記憶體裝置描述為半導體裝置之一實例。
圖1係一第一實施例之記憶體單元陣列1之一示意性透視圖。
在圖1中，將平行於基板10之主表面且彼此正交之兩個方向稱為X方向及Y方向。將正交於X方向及Y方向之方向兩者之方向稱為Z方向(堆疊方向)。
如圖1中所展示，記憶體單元陣列1包含一基板10、提供於基板10上之一源極層SL、提供於源極層SL上之一堆疊本體100、提供於堆疊本體100上方之複數個柱狀部分CL及複數個位元線BL。
基板10係(例如)矽基板。位元線BL及源極層SL具有導電性。可在基板10與源極層SL之間提供一絕緣層。
在堆疊本體100中形成一狹縫(第二氣隙)ST。狹縫ST在堆疊方向(Z方向)上延伸至源極層SL。此外，狹縫ST在X方向上延伸且在Y方向上將堆疊本體100分離成複數個區塊。
柱狀部分CL經形成如同在堆疊本體100中之堆疊方向(Z方向)上延伸之一圓柱或橢圓柱。
複數個柱狀部分CL配置成例如一交錯配置。替代地，複數個柱狀部分CL可沿著X方向及Y方向配置成一正方形柵格。
位元線BL在X方向上彼此分離。各位元線BL在Y方向上延伸。
柱狀部分CL之半導體膜20之上端(隨後描述)透過一接觸部分Cb連接至位元元線BL。複數個柱狀部分CL(其等之各者係選自在Y方向上由狹縫ST分離之區塊之各者)連接至一共同位元線BL。
圖2係記憶體單元陣列1之一示意性截面圖。圖2中所展示之Y方向及Z方向分別對應於圖1中所展示之Y方向及Z方向。
圖2中所展示之絕緣膜42、43、48在圖1中未展示。
堆疊本體100包含經由源極層SL堆疊於基板10上之複數個電極膜70。在垂直於基板10之主表面之方向(Z方向)上經由一氣隙(第一氣隙)40以一規定間距堆疊複數個電極膜70。電極膜70含有金屬或金屬矽化物。
在堆疊方向上鄰近之電極膜70之間形成氣隙40。亦在源極層SL與最下電極膜70之間形成氣隙40。
在最上電極膜70上提供一絕緣膜42。在絕緣膜42上提供一絕緣膜43。最上電極膜70與絕緣膜42接觸。
圖3係圖2之一部分放大截面圖。
柱狀部分CL係包含一記憶體膜30、一半導體膜20及一絕緣核心膜50之一堆疊膜。半導體膜20如同一管在堆疊本體100中之堆疊方向(Z方向)上延伸。在電極膜70與半導體膜20之間提供記憶體膜30。記憶體膜30自外部周邊側包圍半導體膜20。在管形半導體膜20內部提供核心膜50。
半導體膜20之上端透過圖1中所展示之接觸部分Cb連接至位元線BL。半導體膜20之下端連接至源極層SL，如圖2中所展示。
記憶體膜30包含一穿隧絕緣膜31、一電荷儲存膜(一電荷儲存部分)32及一區塊絕緣膜33。區塊絕緣膜33、電荷儲存膜32、穿隧絕緣膜31及半導體膜20在堆疊本體100之堆疊方向上連續延伸。在電極膜70與半導體膜20之間自電極膜70側依序提供區塊絕緣膜33、電荷儲存膜32及穿隧絕緣膜31。穿隧絕緣膜31與半導體膜20接觸。區塊絕緣膜33與電極膜70接觸。電荷儲存膜32提供在區塊絕緣膜33與穿隧絕緣膜31之間。
半導體膜20、記憶體膜30及電極膜70構成一記憶體單元MC。在圖3中，藉由一虛線示意性展示一記憶體單元MC。記憶體單元MC具 有其中電極膜70經由記憶體膜30包圍半導體膜20之一垂直電晶體結構。
在垂直電晶體結構之記憶體單元MC中，半導體膜20用作一通道。電極膜70用作一控制閘極。電荷儲存膜32用作用於儲存自半導體膜20注入之電荷之一資料儲存層。
實施例之半導體記憶體裝置係能夠電且自由擦除/寫入資料且甚至當斷電時仍留存其記憶體內容之一非揮發性半導體記憶體裝置。
記憶體單元MC係(例如)一電荷捕捉型記憶體單元。電荷儲存膜32包含用於捕捉絕緣膜中之電荷之大量捕捉點。電荷儲存膜32包含(例如)氮化矽膜。
穿隧絕緣膜31在將電荷自半導體膜20注入至電荷儲存膜32中時，或在將儲存於電荷儲存膜32中之電荷釋放至半導體膜20中時用作一潛在障壁。穿隧絕緣膜31包含(例如)氧化矽膜。
區塊絕緣膜33防止儲存於電荷儲存膜32中之電荷釋放至電極膜70中。區塊絕緣膜33抑制電子在擦除操作時自電極膜70反向穿隧(back tunneling)。
區塊絕緣膜33包含一第一區塊膜34及一第二區塊膜35。第一區塊膜34係(例如)氧化矽膜，且與電荷儲存膜32接觸。第二區塊膜35提供在第一區塊膜34與電極膜70之間且與電極膜70接觸。
第二區塊膜35係具有高於氧化矽膜之介電常數之膜。第二區塊膜35係(例如)金屬氧化物膜。第二區塊膜35係(例如)氧化鋁膜或氧化鉿膜。
記憶體膜30提供在電極膜70之柱狀部分CL側上之側表面與對置於電極膜70之側表面之半導體膜20之側表面之間。記憶體膜30與電極膜70之側及半導體膜20之側表面接觸。半導體膜20之氣隙40側上之側表面不曝露至氣隙40但使用記憶體膜30覆蓋且保護。
在電極膜70之側表面與半導體膜20之側表面之間，在連接此等側表面之方向上連續提供該等膜。經由氣隙40堆疊之複數個電極膜70實體連接至柱狀部分CL且由柱狀部分CL支撐。
如圖1中所展示，在柱狀部分CL之上端部分中提供一汲極側選擇電晶體STD。在柱狀部分CL之下端部分中提供一源極側選擇電晶體STS。舉例而言，最下電極膜70用作源極側選擇電晶體STS之一控制閘極。舉例而言，最上電極膜70用作汲極側選擇電晶體STD之一控制閘極。
如圖1中所展示，在汲極側選擇電晶體STD與源極側選擇電晶體STS之間提供複數個記憶體單元MC。記憶體單元MC、汲極側選擇電晶體STD及源極側選擇電晶體STS透過半導體膜20串聯連接且構成一記憶體串。此等記憶體串在平行於X-Y平面之平面方向上配置成(例如)一交錯配置。在X方向、Y方向及Z方向上三維提供記憶體單元MC。
如隨後描述，藉由憑藉蝕刻穿過狹縫ST移除形成於電極膜70之間之一犧牲膜而形成電極膜70之間之氣隙40。
接著，如圖2中所展示，在絕緣膜43上形成一絕緣膜48以覆蓋狹縫ST之上端。選擇諸如化學氣相沈積(CVD)技術之具有相對低覆蓋率之一膜形成方法作為用於形成絕緣膜48之方法。因此，絕緣膜48未埋入於狹縫ST中。
狹縫ST之上端經堵塞而處於其中與電極膜70之間之氣隙40連通之一氣隙被留在最上電極膜70下方之狀態。未使用絕緣膜48覆蓋電極膜70之間之氣隙40之狹縫ST側上之開口。
在圖2中所展示之實例中，狹縫ST穿透最上電極膜70之上表面上方之絕緣膜42、43且延伸至絕緣膜48中。
替代地，如圖17中所展示，形成於絕緣膜43上之絕緣膜49之一 部分可延伸至上端側上之狹縫ST之一部分中。狹縫ST之上端經組態而不在絕緣膜42之下表面下方使用絕緣膜49堵塞。電極膜70之間之氣隙40之狹縫ST側上之開口經組態而不使用絕緣膜49覆蓋。
跨狹縫ST在Y方向上對置之電極膜70之間之間隔d1大於經由氣隙40在堆疊方向(Z方向)上鄰近之電極膜70之間之間隔d2。在Y方向上電極膜70之間之間隔d1等於狹縫ST之Y方向寬度。
根據實施例，氣隙40形成於在堆疊方向(Z方向)上鄰近之記憶體單元MC之控制閘極(電極膜70)之間。此可減少垂直鄰近之電極膜70之間之互連電容且實現記憶體單元MC之快速操作。此外，此可抑制鄰近單元之間歸因於垂直鄰近電極膜70之間之電容耦合之干擾(諸如臨限值變動)。
作為不同於實施例之結構之一結構，可考慮以下結構。可將一絕緣膜埋入狹縫ST中使得氣隙40留在電極膜70之間。替代地，可在狹縫ST之側壁上形成一絕緣膜。在此結構中，使用絕緣膜堵塞氣隙40之狹縫ST側上之開口。在此結構中，當將垂直鄰近電極膜70之間之間隔製成更窄時，亦將沿著形成於氣隙40之狹縫ST側上之端部分中之絕緣膜之表面之垂直鄰近電極膜70之間之爬行距離製成更短。
一較高記憶體單元密度需要增加電極膜70之堆疊層之數目。此外，自促進處理堆疊本體100之觀點，可期望抑制整體堆疊本體100之厚度之增加。因此，隨著電極膜70之堆疊層之數目增加，亦需要在堆疊方向上鄰近之電極膜70之間之間隔變窄。
電極膜70之間之間隔之此變窄減小沿著前述絕緣膜之表面之爬行距離。此增加電極膜70之間之電流洩露(諸如沿著絕緣膜之表面之遷移)之可能性。
相比之下，根據實施例，絕緣膜未形成於氣隙40之狹縫ST側上之端部分中。電極膜70之間之氣隙40一體地連接至狹縫ST。此可確 保經由氣隙40在堆疊方向上鄰近之電極膜70之間之高崩潰電壓。
此外，在圖2中所展示之實例中，氣隙40之上端延伸至最上電極膜70之上表面上方之絕緣膜42、43、48中。因此，跨狹縫ST對置之最上電極膜70之間沿著絕緣膜42、43、48之表面之爬行距離大於狹縫ST之Y方向寬度。此可減少跨狹縫ST對置之最上電極膜70之間透過狹縫ST上之絕緣膜之表面短路之可能性。
此外，跨狹縫ST在Y方向上對置之電極膜70之間之間隔d1大於經由氣隙40在堆疊方向上鄰近之電極膜70之間之間隔d2。
如圖17中所展示，堵塞狹縫ST之上端之絕緣膜49之部分之表面(下表面)可定位於最上電極膜70之上表面附近。甚至在此情況下，可將最上電極膜70之間沿著絕緣膜49之表面之爬行距離製成大於垂直鄰近電極膜70之間之間隔d2。此可防止最上電極膜70之間透過絕緣膜49之表面之短路。
接著，參考圖4至圖16描述用於製造第一實施例之記憶體單元陣列1之一方法。
如圖4中所展示，在一基板10上形成一源極層SL。在源極層SL上形成一堆疊本體100。
在源極層SL之表面上形成一第二犧牲膜72。在第二犧牲膜72上形成一第一犧牲膜71。此之後重複交替堆疊一第二犧牲膜72及一第一犧牲膜71之步驟。舉例而言，第一犧牲膜71係氮化矽膜。第二犧牲膜72係氧化矽膜。
在最上第一犧牲膜71上形成一絕緣膜42。在最上第二犧牲膜72與絕緣膜42之間形成最上第一犧牲膜71。
接著，如圖5中所展示，在堆疊本體100中形成複數個記憶體洞MH。堆疊本體100包含第一犧牲膜71、第二犧牲膜72及絕緣膜42。藉由RIE技術使用一遮罩(未展示)形成記憶體洞MH。記憶體洞MH穿透 堆疊本體100至源極層SL。
藉由RIE技術使用(例如)含氟氣體連續蝕刻複數個第一犧牲膜(氮化矽膜)71及複數個第二犧牲膜(氧化矽膜)72而不切換氣體。此實現以高產量形成具有一良好形狀之一記憶體洞MH。
如圖6中所展示，在記憶體洞MH之側表面及底部上形成一記憶體膜30。如圖7中所展示，在記憶體膜30內部形成一覆蓋膜20a。
如圖8中所展示，在堆疊本體100之上表面上形成一遮罩層45。藉由RIE技術移除形成於記憶體洞MH之底部處之覆蓋膜20a及記憶體膜30。在此RIE時，使用覆蓋膜20a覆蓋且保護形成於記憶體洞MH之側表面上之記憶體膜30。因此，形成於記憶體洞MH之側表面上之記憶體膜30未受RIE損害。
在移除遮罩層45之後，在記憶體洞MH中形成一半導體膜20b，如圖9中所展示。半導體膜20b形成在覆蓋膜20a之側表面及曝露源極層SL之記憶體MH之底部上。
覆蓋膜20a及半導體膜20b形成為(例如)非晶矽膜且接著藉由熱處理結晶成多晶矽膜。覆蓋膜20a與半導體膜20b組合構成前述半導體膜20之一部分。
如圖10中所展示，在半導體膜20b之內部形成一核心膜50。記憶體膜30、半導體膜20及核心膜50之堆疊膜構成一柱狀部分CL。
藉由化學機械拋光(CMP)或回蝕刻移除圖10中展示之沈積於絕緣膜42上之膜。接著，如圖11中所展示，在絕緣膜42上形成一絕緣膜43。絕緣膜43覆蓋構成柱狀部分CL之堆疊膜之上端。
接著，藉由RIE技術使用一遮罩(未展示)在包含絕緣膜43、絕緣膜42、複數個第一犧牲膜71及複數個第二犧牲膜72之堆疊本體100中形成複數個狹縫ST。
如圖11中所展示，狹縫ST在柱狀部分CL附近穿透堆疊本體100且 延伸至源極層SL。如在形成記憶體洞MH中，藉由RIE技術使用(例如)含氟氣體連續蝕刻複數個第一犧牲膜(氮化矽膜)71及複數個第二犧牲膜(氧化矽膜)72。
接著，藉由透過狹縫ST供應之蝕刻溶液移除第一犧牲膜71。藉由第一犧牲膜71之移除，如圖12中所展示，在堆疊方向上鄰近之第二犧牲膜72之間形成一氣隙44。
舉例而言，藉由含有磷酸之蝕刻溶液移除由氮化矽膜製成之第一犧牲膜71。第一犧牲膜(氮化矽膜)71具有對第二犧牲膜72、絕緣膜42、43及源極層SL之一足夠高的蝕刻選擇比率。即，第二犧牲膜72、絕緣膜42、43及源極層SL具有對磷酸之高蝕刻抗性且被留下而不經蝕刻。
圖3中所展示之提供於柱狀部分CL之最外周邊處之區塊膜35亦抗磷酸。此抑制柱狀部分CL之側表面藉由透過氣隙44滲透之磷酸之蝕刻。
此外，使用絕緣膜43覆蓋柱狀部分CL之上端。因此，亦可抑制自柱狀部分CL之上端側之蝕刻。
經由氣隙44堆疊之複數個第二犧牲膜72由柱狀部分CL支撐。柱狀部分CL之下端由源極層SL及基板10支撐。柱狀部分CL之上端由絕緣膜42、43支撐。
如圖13中所展示，在藉由第一犧牲膜71之移除而形成之氣隙44中形成一電極膜70。舉例而言，藉由化學氣相沈積(CVD)技術而將鎢膜或鉬膜形成為電極膜70。一源極氣體透過狹縫ST滲透至氣隙44中。因此，在氣隙44中沈積電極膜70。
如圖13中所展示，在第二犧牲膜72之間形成電極膜70。形成處理本體。處理本體包含堆疊本體100，該堆疊本體100包含交替堆疊之複數個電極膜70及複數個第二犧牲膜72。處理本體進一步包含穿透堆 疊本體100之柱狀部分CL及穿透堆疊本體100之狹縫ST。此時，各電極膜70可形成為包含鎢膜或鉬膜之上表面及下表面上之一障壁金屬膜之一堆疊結構。
接著，藉由透過狹縫ST供應之蝕刻溶液移除圖13中所展示之處理本體中之第二犧牲膜72。藉由第二犧牲膜72之移除，如圖14中所展示，在堆疊方向上鄰近之電極膜70之間形成一氣隙40。
舉例而言，藉由含有氫氟酸之蝕刻溶液移除由氧化矽膜製成之第二犧牲膜72。
第二犧牲膜72具有對電極膜70、絕緣膜42、43及源極層SL之一足夠高的蝕刻選擇比率。即，電極膜70、絕緣膜42、43及源極層SL具有對氫氟酸之高蝕刻抗性且被留下而不經蝕刻。
提供於柱狀部分CL之最外周邊處之區塊膜35亦抗氫氟酸。此抑制柱狀部分CL之側表面藉由透過氣隙40滲透之氫氟酸之蝕刻。
此外，使用絕緣膜43覆蓋柱狀部分CL之上端。因此，亦可抑制自柱狀部分CL之上端側之蝕刻。
經由氣隙40堆疊之複數個電極膜70由柱狀部分CL支撐。柱狀部分CL之下端由源極層SL及基板10支撐。柱狀部分CL之上端由絕緣膜42、43支撐。
在形成氣隙40之後，如圖2中所展示，在絕緣膜43上形成一絕緣膜48以便覆蓋狹縫ST之上端。使用絕緣膜48堵塞狹縫ST之上端。舉例而言，藉由CVD技術將氧化矽膜形成為絕緣膜48。狹縫ST之開口足夠窄。因此，CVD之源氣體較少可能進入狹縫ST。此防止絕緣膜48延伸至電極膜70之間之氣隙40之位置。
替代地，如圖17中所展示，絕緣膜49稍微延伸至上端側上狹縫ST中，且不延伸至電極膜70之間之氣隙40之位置。
不限於藉由替換犧牲膜而形成電極膜70。可在形成記憶體洞MH 之前在基板10上堆疊電極膜70。
即，如圖15中所展示，在源極層SL上交替堆疊犧牲膜(氧化矽膜)72及電極膜70。在最上電極膜70上形成一絕緣膜42。
在此堆疊本體100中形成一記憶體洞MH及一柱狀部分CL。此外，如圖16中所展示，在絕緣膜42上形成一絕緣膜43以便覆蓋柱狀部分CL之上端。此外，在堆疊本體100中形成延伸至源極層SL之一狹縫ST。
接著，藉由透過狹縫ST供應之蝕刻溶液移除第二犧牲膜72。藉由第二犧牲膜72之移除，如圖14中所展示，在堆疊方向上鄰近之電極膜70之間形成一氣隙40。
接著，使用上文中描述之絕緣膜48或絕緣膜49堵塞狹縫ST之上端。
接著，描述一第二實施例。使用相似元件符號標記與上文中第一實施例中之元件相同之元件，且可省略其等之描述。
圖18係第二實施例之一記憶體單元陣列2之一示意性透視圖。
記憶體單元陣列2包含一基板10、提供於基板10之主表面上之一堆疊本體100、複數個柱狀部分CL、複數個互連件部分LI及提供於堆疊本體100上方之一上互連件。圖18將(例如)一位元線BL及一源極層SL展示為上互連件。
柱狀部分CL經形成如同在堆疊本體100中之堆疊方向(Z方向)上延伸之一圓柱或橢圓柱。柱狀部分CL之上端透過一接觸部分Cb連接至位元線BL。
互連件部分LI在堆疊本體100之堆疊方向(Z方向)及X方向上在互連件與基板10之間延展。互連件部分LI在Y方向上分離堆疊本體100。
圖19係記憶體單元陣列2之一示意性截面圖。
堆疊本體100包含堆疊於基板10之主表面上之複數個電極膜70。該等電極膜70經由一氣隙40以一規定間距堆疊在垂直於基板10之主表面之方向(Z方向)上。
在基板10之主表面與最下電極膜70之間提供一絕緣膜41。絕緣膜41與基板10之主表面(前表面)及最下電極膜70接觸。
在最上電極膜70上提供一絕緣膜42。在絕緣膜42上提供一絕緣膜43。最上電極膜70與絕緣膜42接觸。
圖20係圖19之一部分放大截面圖。
如在第一實施例中，柱狀部分CL係包含一記憶體膜30、一半導體膜20及一核心膜50之一堆疊膜。半導體膜20之上端透過圖18中所展示之接觸部分Cb而連接至位元線BL。
半導體膜20、記憶體膜30及電極膜70構成一記憶體單元MC。在圖20中，藉由一虛線示意性展示一記憶體單元MC。記憶體單元MC具有其中電極膜70經由記憶體膜30包圍半導體膜20之一垂直電晶體結構。
如圖18中所展示，在柱狀部分CL之上端部分處提供一汲極側選擇電晶體STD。在柱狀部分CL之下端部分處提供一源極側選擇電晶體STS。舉例而言，最下電極膜70用作源極側選擇電晶體STS之一控制閘極。舉例而言，最上電極膜70用作汲極側選擇電晶體STD之一控制閘極。
在汲極側選擇電晶體STD與源極側選擇電晶體STS之間提供複數個記憶體單元MC。記憶體單元MC、汲極側選擇電晶體STD及源極側選擇電晶體STS透過半導體膜20串聯連接且構成一記憶體串。此等記憶體串在平行於X-Y平面之平面方向上配置成(例如)一交錯配置。因此，在X方向、Y方向及Z方向上三維提供複數個記憶體單元MC。
在Y方向上分離堆疊本體100之互連件部分LI之兩個Y方向側表面 鄰近一狹縫(第二氣隙)STa，如圖18及圖19中所展示。在互連件部分LI之側表面與堆疊本體100之間提供狹縫STa。狹縫STa在堆疊方向(Z方向)上延伸至基板10。此外，狹縫STa在X方向上沿著互連件部分LI之側表面延伸。
互連件部分LI係主要含有(例如)鎢之一金屬膜。互連件部分LI之上端連接至提供於堆疊本體100上方之源極層SL(圖18中所展示)。互連件部分LI之下端與基板10接觸，如圖19中所展示。半導體膜20之下端與基板10接觸。基板10係(例如)摻雜有雜質且具有導電性之矽基板。因此，半導體膜20之下端可透過基板10及互連件部分LI而電連接至源極層SL。
如圖19中所展示，在與互連件部分LI之下端接觸之基板10之表面中形成一半導體區域81。對應於複數個互連件部分LI提供複數個半導體區域81。複數個半導體區域81包含一p型半導體區域81及一n型半導體區域81。p型半導體區域81在擦除操作時透過基板10將電洞供應至半導體膜20。在讀取操作時，透過n型半導體區域81及基板10將電子自互連件部分LI供應至半導體膜20。
在經由絕緣膜41而提供於基板10之表面(主表面)上之最下電極膜70上執行潛在控制。此引發基板10之表面中半導體區域81與半導體膜20之下端之間之一通道。因此，可使一電流在半導體區域81與半導體膜20之下端之間通過。
最下電極膜70用作用於引發基板10之表面中之一通道之一控制閘極。絕緣膜41用作一閘極絕緣膜。基板10之表面與最下電極膜70之間之位置不係一氣隙，而係具有比空氣更高之介電常數之絕緣膜41。此實現藉由最下電極膜70與基板10之表面之間之電容耦合之快速驅動。
另一方面，在堆疊方向(Z方向)上鄰近之記憶體單元MC之控制閘 極(電極膜70)之間形成氣隙40。此可減少垂直鄰近電極膜70之間之互連件電容且實現記憶體單元MC之快速操作。因此，此可抑制鄰近單元之間歸因於垂直鄰近電極膜70之間之電容耦合之干擾(諸如臨限值變動)。
亦在互連件部分LI之側表面與堆疊本體100之間形成一氣隙。在互連件部分LI之側表面與堆疊本體100之間形成狹縫STa。狹縫STa與電極膜70之間之氣隙40連通。
在絕緣膜43上提供一絕緣膜47。絕緣膜47之一部分堵塞狹縫STa之上端。舉例而言，藉由CVD技術將具有低覆蓋率之氧化矽膜形成為絕緣膜47。此可防止狹縫STa填充有絕緣膜47。
在使與電極膜70之間之氣隙40連通之一氣隙留在最上電極膜70下方之狀態堵塞狹縫STa之上端。未使用絕緣膜47覆蓋電極膜70之間之氣隙40之狹縫STa側上之開口。
狹縫STa亦延伸至最上電極膜70之上表面上方之絕緣膜中。在圖19中所展示之實例中，將狹縫STa之上端與絕緣膜47之間之邊界描繪為在絕緣膜42與絕緣膜43之間之邊界附近。然而，狹縫STa可延伸至絕緣膜43上方之絕緣膜47中。
狹縫STa之Y方向寬度等效於互連件部分LI之側表面與跨狹縫STa對置於互連件部分LI之側表面之電極膜70之間之間隔d1(圖20中所展示)。狹縫STa之Y方向寬度大於經由氣隙40在堆疊方向(Z方向)上鄰近之電極膜70之間之間隔d2。
亦在第二實施例中，如在第一實施例中，絕緣膜未形成於氣隙40之狹縫STa側上之端部分中。電極膜70之間之氣隙40一體地連接至狹縫STa。即使在堆疊方向上鄰近之電極膜70之間之間隔d2變窄之情況下，此仍可確保電極膜70之間之高崩潰電壓。
此外，狹縫STa之上端延伸至最上電極膜70之上表面上方之絕緣 膜中。因此，最上電極膜70與跨狹縫STa對置之互連件部分LI之側表面之間沿著絕緣膜之表面之爬行距離大於狹縫STa之Y方向寬度。此可減少最上電極膜70與跨狹縫STa對置之互連件部分LI之側表面之間透過狹縫STa上之絕緣膜之表面短路之可能性。
此外，狹縫STa之Y方向寬度大於經由氣隙40在堆疊方向上鄰近之電極膜70之間之間隔。堵塞狹縫STa之上端之絕緣膜47之部分之表面(下表面)可定位於最上電極膜70之上表面附近。甚至在此情況下，可將沿著絕緣膜47之表面之最上電極膜70與互連件部分LI之側表面之間之爬行距離製成大於垂直鄰近電極膜70之間之間隔。此可防止最上電極膜70與互連件部分LI之側表面之間透過絕緣膜47之表面之短路。
接著，參考圖21至圖30B描述用於製造第二實施例之記憶體單元陣列2之一方法。
在一基板10上交替堆疊電極膜70之一者及犧牲膜72之一者以形成一堆疊本體100。如圖21中所展示，在基板10之主表面上形成一絕緣膜41。在絕緣膜41上形成一最下電極膜70。在最下電極膜70上交替堆疊犧牲膜72及電極膜70。在最上電極膜70上形成一絕緣膜42。電極膜70係(例如)鎢膜或鉬膜。犧牲膜72係(例如)氧化矽膜。
如在第一實施例中，在堆疊本體100中形成圖22中所展示之柱狀部分CL。接著，在絕緣膜42上形成一絕緣膜43。絕緣膜43覆蓋柱狀部分CL之上端。
在堆疊本體100中形成一狹縫ST。狹縫ST在柱狀部分CL附近穿透堆疊本體100且延伸至基板10。在狹縫ST之底部處在基板10之表面中形成一n型半導體區域81或一p型半導體區域81。在圖22中所展示之堆疊本體100中，可如在第一實施例中般藉由透過狹縫ST替換犧牲膜而形成電極膜70。
如在圖23中所展示，在狹縫ST之底部及側表面上保形形成一犧 牲膜64。藉由(例如)RIE技術移除狹縫ST之底部處之犧牲膜64。如圖24中所展示，在犧牲膜64內部狹縫ST中埋入一互連件部分LI。在狹縫ST中互連件部分LI之側表面上形成犧牲膜64。
互連件部分LI含有(例如)鎢。犧牲膜64係(例如)硼矽酸鹽玻璃(BSG)膜或氮化矽膜。替代地，犧牲膜64係形成於互連件部分LI之側表面上之氧化矽膜及形成於氧化矽膜之側表面上之氮化矽膜之一堆疊膜。
如圖25B中所展示，在堆疊本體100之上表面上形成一覆蓋膜110。圖25A係圖25B之一俯視圖。覆蓋膜110覆蓋互連件部分LI之上端及犧牲膜64之上端。互連件部分LI之上端及犧牲膜64之上端與覆蓋膜110接觸。
如圖26A中所展示，在覆蓋膜110上形成一光阻膜111。在光阻膜111中選擇性形成一狹縫111a。在狹縫111a之底部處曝露覆蓋膜110之一部分。
圖26B係沿著圖26A中之A-A’獲取之一橫截面圖。
狹縫111a在與互連件部分LI之延伸方向(圖18中之X方向)相交之一方向(圖18中之Y方向)上延伸。
使用光阻111作為一遮罩蝕刻覆蓋膜110。接著，移除光阻膜111。將光阻膜111之狹縫111a轉印至覆蓋膜110。因此，如圖27A中所展示，在覆蓋膜110中形成一狹縫110a。
圖27B係沿著圖27A中之A-A’獲取之一橫截面圖。
狹縫110a在與互連件部分LI之延伸方向(圖18中之X方向)相交之一方向(圖18中之Y方向)上延伸。配置在互連件部分LI之延伸方向上彼此間隔之複數個狹縫110a。在狹縫110a之底部處曝露互連件部分LI之一部分及犧牲膜64之一部分。
接著，藉由蝕刻移除犧牲膜64。藉由蝕刻溶液之蝕刻自曝露至 狹縫110a之犧牲膜64之上端開始。
在其中犧牲膜64係氮化矽膜之情況下，可使用含有磷酸之蝕刻溶液移除氮化矽膜。在其中犧牲膜64係氧化矽膜或BSG膜之情況下，可使用含有氫氟酸之蝕刻溶液移除膜。
犧牲膜64具有對互連件部分LI、電極膜70、絕緣膜41、42、43、覆蓋膜110及基板10之一足夠高的蝕刻選擇比率。即，互連件部分LI、電極膜70、絕緣膜41、42、43、覆蓋膜110及基板10具有對磷酸及氫氟酸之高蝕刻抗性且被留下而不經蝕刻。
移除犧牲膜64。因此，如圖28B中所展示，在互連件部分LI之側表面與堆疊本體100之間形成一狹縫STa。
圖28B係沿著圖28A中之A-A’獲取之一橫截面圖。圖28B展示在狹縫110a下方無覆蓋膜110之堆疊本體100之一橫截面。
圖29係沿著圖28A中之B-B’獲取之一橫截面圖。圖29展示在使用覆蓋膜110覆蓋之區域中之堆疊本體100之一橫截面。
蝕刻在深度方向上自曝露至覆蓋膜110之狹縫110a之犧牲膜64之上端側開始。此外，犧牲膜64藉由蝕刻溶液之腐蝕亦在互連件部分LI之延伸方向(X方向)上進行。
如圖28A及圖29中所展示，互連件部分LI之上表面之一部分與選擇性剩餘之覆蓋膜110接觸。互連件部分LI藉由狹縫STa之形成而失去來自堆疊本體100之支撐。然而，互連件部分LI之上端及下端分別由覆蓋膜110及基板10支撐。因此，互連件部分LI不倒塌。
電極膜70之間之犧牲膜72可由與互連件部分LI之側表面上之犧牲膜64相同之材料製成。在此情況下，當蝕刻犧牲膜64時，可連續移除犧牲膜72。在此情況下，可藉由長時間曝露至蝕刻溶液而蝕刻柱狀部分CL之上側表面。然而，可藉由調整用於蝕刻犧牲膜64之時間而使電極膜70之間之犧牲膜72至少留在柱狀部分CL周圍。
在形成狹縫STa之後，可藉由透過狹縫STa供應之蝕刻溶液移除電極膜70之間之犧牲膜72。藉由犧牲膜72之移除，如圖30B中所展示，在垂直鄰近之電極膜70之間形成與狹縫STa連通之一氣隙40。
圖30B係沿著圖30A中之A-A’獲取之一橫截面圖。
舉例而言，藉由含有氫氟酸之蝕刻溶液移除由氧化矽膜製成之犧牲膜72。使覆蓋膜110、電極膜70、絕緣膜41、42、43及基板10留下而不經蝕刻。
在形成氣隙40之後，如圖19中所展示，在覆蓋膜110上且在絕緣膜43上形成具有低覆蓋率之一絕緣膜47。使用絕緣膜47之一部分堵塞狹縫STa之上端。
接著，描述第三實施例至第五實施例。第三實施例至第五實施例可應用至上文中描述之第一實施例及第二實施例兩者。
圖31係第三實施例之一半導體裝置之一記憶體單元MC之一示意性截面圖。
區塊絕緣膜33及電荷儲存膜32並非連續但在堆疊本體100之堆疊方向上分離。穿隧絕緣膜31、半導體膜20及核心膜50在堆疊方向上連續延伸。
區塊絕緣膜33及電荷儲存膜32提供在電極膜70與穿隧絕緣膜31之間。區塊絕緣膜33及電荷儲存膜32未提供在穿隧絕緣膜31與電極膜70之間之氣隙40之間。氣隙40延伸至穿隧絕緣膜31。
電荷儲存膜32在堆疊方向上分離。因此，儲存於電荷儲存膜32中之電荷未在堆疊方向上釋放。因此，記憶體單元MC在電荷保留特性方面優越。
藉由蝕刻電極膜70之間之犧牲膜而形成氣隙40。在蝕刻且移除犧牲膜之後，將第二區塊膜35曝露至氣隙40。藉由透過狹縫ST(或STa)及氣隙40供應之蝕刻溶液蝕刻第二區塊膜35。
藉由第二區塊膜35之蝕刻，在堆疊方向上分割第二區塊膜35。因此，將第一區塊膜34曝露至氣隙40。藉由透過狹縫ST(或STa)及氣隙40供應之蝕刻溶液蝕刻第一區塊膜34。
藉由第一區塊膜34之蝕刻，在堆疊方向上分割第一區塊膜34。因此，將電荷儲存膜32曝露至氣隙40。藉由經供應通過狹縫ST(或STa)及氣隙40之蝕刻溶液蝕刻電荷儲存膜32。因此，在堆疊方向上分割電荷儲存膜32。
藉由區塊絕緣膜33及電荷儲存膜32之蝕刻，使對置於氣隙40之記憶體膜30之側表面後退至半導體膜20側。
因此，將沿著鄰近氣隙40之記憶體膜30之表面之垂直鄰近電極膜70之間之爬行距離製成大於垂直鄰近電極膜70之間之間隔。此防止垂直鄰近電極膜70之間透過記憶體膜30之表面之短路。
圖32係第四實施例之一半導體裝置之一階梯區段3之一示意性截面圖。
在前述記憶體單元陣列1(或2)外部之區域中提供階梯區段3。在相同基板10上提供記憶體單元陣列1(或2)及階梯區段3。
階梯區段3亦包含經由氣隙40堆疊之複數個電極膜70。例如在圖1中展示之記憶體單元陣列1或圖18中展示之記憶體單元陣列2之電極膜70之X方向端部分中提供階梯區段3。電極膜70之端部分以一階梯形狀形成在階梯區段3中。
一絕緣膜83覆蓋電極膜70之階梯狀端部分。在階梯區段3中提供複數個接觸通孔85。各接觸通孔85穿透絕緣膜83至對應階之電極膜70。
接觸通孔85由含有金屬之一導電膜形成。各接觸通孔85電連接至對應階之電極膜70。各接觸通孔85連接至提供於絕緣膜83上之上互連件(未展示)。
階梯區段3之各電極膜70一體地連接至記憶體單元陣列1(或2)之對應電極膜70。因此，記憶體單元陣列1(或2)之電極膜70透過階梯區段3之接觸通孔85而連接至上互連件。上互連件連接至(例如)形成於基板10之表面上之一控制電路。控制電路控制記憶體單元陣列1(或2)之操作。
在用於形成氣隙40之蝕刻期間或之後，亦蝕刻鄰近氣隙40之絕緣膜83之表面83a。藉由蝕刻溶液各向同性蝕刻絕緣膜83之表面83a。藉由此蝕刻，使鄰近氣隙40之絕緣膜83之表面83a在遠離電極膜70之階梯狀端之方向上後退。
因此，將沿著鄰近氣隙40之絕緣膜83之表面83a之垂直鄰近電極膜70之間之爬行距離製成大於垂直鄰近之電極膜70之間之間隔。此防止垂直鄰近電極膜70之間透過絕緣膜83之表面83a之短路。
圖33係第五實施例之一半導體裝置之一記憶體單元MC之一示意性截面圖。
在對置於氣隙40及狹縫ST(或STa)之電極膜70之表面上提供由不同於電極膜70之材料之一材料製成之一保護膜86。
保護膜86為絕緣或疏水性。此一保護膜86防止跨氣隙40對置之電極膜70之間之短路或圖19中所展示之互連件部分LI與電極膜70之間之短路。此外，保護膜86保護電極膜70之表面免受腐蝕及氧化。
保護膜86係(例如)氧化矽膜。替代地，使用(例如)烴或氟碳化合物使電極膜70之表面疏水，且保護膜86包含(例如)碳、氟及氫之至少一者。替代地，保護膜86包含鈦。鈦在水分吸收及氧吸收方面優越。含有鈦之保護膜86減少氣隙40中之濕度及氧濃度。此防止電極膜70之間透過水分之短路及電極膜70之表面之氧化。
雖然已描述某些實施例，但此等實施例僅藉由實例呈現且不意欲限制本發明之範疇。實際上，可以多種其他形式體現本文中描述之 新穎實施例；此外，可做出本文中描述之實施例之形式之多種省略、取代及改變而不脫離本發明之精神。隨附申請專利範圍及其等效物意欲涵蓋如將落於本發明之範疇及精神內之此等形式或修改。
1‧‧‧記憶體單元陣列
10‧‧‧基板
20‧‧‧半導體膜
20a‧‧‧覆蓋膜
20b‧‧‧半導體膜
30‧‧‧記憶體膜
40‧‧‧氣隙
42‧‧‧絕緣膜
43‧‧‧絕緣膜
48‧‧‧絕緣膜
50‧‧‧絕緣核心膜
70‧‧‧電極膜
100‧‧‧堆疊本體
d1‧‧‧間隔
d2‧‧‧間隔
CL‧‧‧柱狀部分
SL‧‧‧源極層
ST‧‧‧狹縫

Claims (20)

  1. 一種半導體裝置，其包括：一基板；一堆疊本體，其設置(provided)於該基板上方且包含經由一第一氣隙(air gap)堆疊之複數個電極膜；一第二氣隙，其在該堆疊本體之一堆疊方向上延伸，在與該堆疊方向相交之一第一方向上分離該堆疊本體，且與該第一氣隙連通(communicate)；一第一絕緣膜，其設置於該堆疊本體上方且覆蓋該第二氣隙之一上端；一半導體膜，其在該堆疊本體中之該堆疊方向上延伸；及一堆疊膜，其包含一電荷儲存部分，該堆疊膜設置於該電極膜之一側表面與對置於該電極膜之該側表面之該半導體膜之一側表面之間，且該堆疊膜與該電極膜之該側表面及該半導體膜之該側表面接觸。
  2. 如請求項1之裝置，其中在該第一方向上跨該第二氣隙對置之該等電極膜之間之一間隔大於經由該第一氣隙在該堆疊方向上相鄰之該等電極膜之間之一間隔。
  3. 如請求項1之裝置，其中該第二氣隙在一最上電極膜之一上表面上方延伸。
  4. 如請求項3之裝置，其中在跨該第二氣隙對置之該等最上電極膜之間沿著該第一絕緣膜之一表面之一爬行距離(creepage distance)大於該第二氣隙之該第一方向上之一寬度。
  5. 如請求項1之裝置，其中由不同於該電極膜之一材料之一材料製成之一保護膜設置於對置於該第一氣隙及該第二氣隙之該電極 膜之一表面上。
  6. 如請求項5之裝置，其中該保護膜係氧化矽膜。
  7. 如請求項5之裝置，其中該保護膜包含鈦、碳、氟及氫之至少一者。
  8. 如請求項1之裝置，其中沿著相鄰於該第一氣隙之該堆疊膜之一表面之該等電極膜之間之一爬行距離大於在該堆疊方向上相鄰之該等電極膜之間之一間隔。
  9. 如請求項1之裝置，其中在相鄰於該第一氣隙之該堆疊膜之一部分處於該堆疊方向上分割該電荷儲存部分。
  10. 如請求項1之裝置，其進一步包括：一第二絕緣膜，其覆蓋該等電極膜之端部分，其中沿著相鄰於該第一氣隙之該第二絕緣膜之一表面之該等電極膜之間之一爬行距離大於在該堆疊方向上相鄰之該等電極膜之間之一間隔。
  11. 如請求項10之裝置，其中該等電極膜之該等端部分以一階梯形狀(staircase shape)形成，且該裝置進一步包括在該第二絕緣膜中於該堆疊方向上延伸至該等電極膜之該等階梯狀端部分之複數個接觸通孔。
  12. 如請求項1之裝置，其進一步包括：一互連件部分，其在該堆疊方向上延伸，與該基板接觸且在該第一方向上分離該堆疊本體，其中該第二氣隙係相鄰於該互連件部分之一側表面，而於該堆疊方向上延伸。
  13. 如請求項12之裝置，其中該半導體膜與該基板接觸。
  14. 如請求項12之裝置，其中該堆疊本體包含設置於該基板之一表 面與一最下電極膜之間之一絕緣膜。
  15. 如請求項1之裝置，其中該堆疊膜包含設置於該電荷儲存部分與該半導體膜之間，與該半導體膜之該側表面接觸且在該堆疊方向上延伸之一絕緣膜。
  16. 如請求項1之裝置，其中該半導體膜之該第一氣隙側上之該側表面係被該堆疊膜覆蓋且未曝露至該第一氣隙。
  17. 一種用於製造一半導體裝置之方法，其包括：在包含於基板設置之一堆疊本體、一柱狀部分及一狹縫之一處理本體中藉由蝕刻穿過該狹縫而移除複數個犧牲膜且在複數個電極膜之間形成一第一氣隙，該堆疊本體包含該複數個電極膜及該複數個犧牲膜，交替堆疊該等電極膜之一者及該等犧牲膜之一者，該柱狀部分穿入(penetrate in)該堆疊本體中以便在該堆疊本體之一堆疊方向上延伸，且包含一半導體膜及一堆疊膜，該堆疊膜包含一電荷儲存膜，且位於該堆疊本體與該半導體膜之間，且該狹縫在該柱狀部分附近在該堆疊方向上穿入該堆疊本體中；及使用一絕緣膜堵塞(occude)該狹縫之一上端並留下與該狹縫中之該第一氣隙連通之一第二氣隙。
  18. 如請求項17之方法，其進一步包括：藉由蝕刻曝露至該第一氣隙之該堆疊膜之一側表面之一部分而在該堆疊方向上分割該電荷儲存膜。
  19. 一種用於製造一半導體裝置之方法，其包括：在包含於一基板設置之一堆疊本體、一柱狀部分及一狹縫之一處理本體中藉由蝕刻而移除該狹縫中之一犧牲膜及該堆疊本體中之複數個犧牲膜，該堆疊本體包含交替堆疊之複數個電極膜及該複數個犧牲膜，該柱狀部分穿入該堆疊本體中以便在該 堆疊本體之一堆疊方向上延伸，且包含一半導體膜及一堆疊膜，該堆疊膜包含一電荷儲存膜，且位於該堆疊本體與該半導體膜之間，且該狹縫在該柱狀部分附近在該堆疊方向上穿入該堆疊本體中，該狹縫內設有在該狹縫中在該堆疊方向上延伸且與該基板接觸之一互連件部分且犧牲膜形成於該狹縫中之該互連件部分之一側表面上；及使用一絕緣膜堵塞該狹縫之一上端並留下該等電極膜之間之一第一氣隙及該狹縫內之該互連件部分之該側表面與該堆疊本體之間之一第二氣隙，該第二氣隙與該第一氣隙連通。
  20. 如請求項19之方法，其進一步包括：藉由蝕刻曝露至該第一氣隙之該堆疊膜之一側表面之一部分而在該堆疊方向上分割該電荷儲存膜。
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