JP2022133126A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】選択ゲートを適切に制御できる半導体記憶装置を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、第１絶縁膜と第１導電膜とを第１方向に交互に積層する第１積層体を備える。第１積層体内に、第１方向に延伸する第１柱状体と第２柱状体とを含む。第２導電膜は、第１積層体の上方に設けられ、第１方向および第２方向と交差する第３方向に延伸する。第３絶縁体は、第２導電膜の第２方向に設けられ、第３方向に延伸する。第３導電膜は、第４絶縁体の第２方向に設けられ、第３方向に延伸する。第３柱状体は、第１柱状体上に設けられる。第４柱状体は、第２柱状体上に設けられる。第３柱状体の第３半導体部の略第１方向の厚みは、第２導電膜の略第１方向の厚みよりも厚い。【選択図】図３

Description

本実施形態は、半導体記憶装置及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルアレイを３次元配置した立体型メモリセルアレイを有する場合がある。このような立体型メモリセルアレイの上には、メモリストリングを選択するために選択ゲートが設けられている。
選択ゲートは、メモリセルのメモリホールとは別に、メモリホール上に設けられた柱状の半導体領域に形成される場合がある。この場合、選択ゲートのゲート電極は、柱状の半導体領域の周囲の一部分に設けられていた。従って、選択ゲートのチャネル幅は比較的狭く、セル電流が制限されるおそれがあった。また、ゲート電極が設けられていない半導体領域は、電圧を制御することができないので、オフリーク電流が流れてしまう懸念があった。
特開２０２０－０３８９３０号公報
選択ゲートを適切に制御することができる半導体記憶装置及びその製造方法を提供する。
一の実施形態によれば、半導体記憶装置は、第１絶縁膜と第１導電膜とを第１方向に交互に積層する第１積層体を備える。第１柱状体は、第１積層体内を第１方向に延伸し、第１半導体部、および、複数の第１導電膜と第１半導体部との間に設けられた第１絶縁体を含む。第２柱状体は、第１柱状体の、第１方向と交差する第２方向に設けられ、第１積層体内を第１方向に延伸し、第２半導体部、および、複数の第１導電膜と、第２半導体部との間に設けられた第２絶縁体を含む。第２導電膜は、第１積層体の上方に設けられ、第１方向および第２方向と交差する第３方向に延伸する。第３絶縁体は、第２導電膜の第２方向に設けられ、第３方向に延伸する。第３導電膜は、第４絶縁体の第２方向に設けられ、第３方向に延伸する。第３柱状体は、第１柱状体上に設けられ、第３半導体部、および、第２導電膜と第３半導体部との間と、第３絶縁体と第３半導体部との間とに設けられた第４絶縁体を含む。第４柱状体は、第２柱状体上に設けられ、第４半導体部、および、第３導電膜と第４半導体部との間と、第３絶縁体と第４半導体部との間とに設けられた第５絶縁体を含む。第３半導体部の略第１方向の厚みは、第２導電膜の略第１方向の厚みよりも厚い。
図１（ａ）は、第１実施形態に係る半導体記憶装置の一例を図示する模式斜視図である。図１（ｂ）は、第１積層体を示す模式平面図である。 図２（ａ）及び図２（ｂ）は、３次元構造のメモリセルの一例を図示する模式断面図である。 図３（ａ）は、第１実施形態に係る半導体記憶装置の一例を図示する模式断面図である。図３（ｂ）は、第１実施形態に係る半導体記憶装置の一例を図示する模式平面図である。 図４は、図３（ａ）に図示されている配線層及びゲート電極膜の部分に係る領域拡大図である。 図５（ａ）は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。図５（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。 図６（ａ）は、図５（ａ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。図６（ｂ）は、図５（ｂ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。 図７（ａ）は、図６（ａ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。図７（ｂ）は、図６（ｂ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。 図８は、図７（ａ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図９は、図８に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１０は、図９に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１１（ａ）は、図１０に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。図１１（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法を示す平面図であり、図１１（ａ）に図示する半導体記憶装置の製造工程における平面図である。 図１２（ａ）は、図１１（ａ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。図１２（ｂ）は、図１１（ｂ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。 図１３（ａ）は、図１２（ａ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。図１３（ｂ）は、図１２（ｂ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。 図１４は、図１３（ａ）に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１５は、図１４に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１６は、図１５に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１７Ａは、図１６に続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１７Ｂは、図１７Ａに続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１７Ｃは、図１７Ｂに続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１８Ａは、図１７Ｃに続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１８Ｂは、図１８Ａに続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１８Ｃは、図１８Ｂに続く第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
〔第１実施形態〕
（半導体記憶装置の構造）
第１実施形態に係る半導体記憶装置１００の全体構造を、図１（ａ）～図２（ｂ）に図示する。図１（ａ）は、第１実施形態に係る半導体記憶装置１００の一例を図示する模式斜視図である。図１（ｂ）は、第１積層体１の一例を図示する模式平面図である。本明細書では、この第１積層体１の積層方向をＺ軸方向とする。図２（ａ）及び図２（ｂ）のそれぞれは、３次元構造のメモリセルの一例を図示する模式断面図である。
図１（ａ）で図示している半導体記憶装置１００は、３次元構造のメモリセルを有する不揮発性メモリである。この半導体記憶装置１００は、第１積層体１と、第２積層体２と、基体部３と、複数の第１柱状体ＣＬ１（図２（ａ）及び（ｂ）参照）と、複数の第２柱状体ＣＬ２と、複数の第３柱状体ＣＬ３と、複数の第４柱状体ＣＬ４を含む。なお、複数の第１柱状体ＣＬ１および第２柱状体ＣＬ２は、第１積層体１の内部に設けられており、複数の第３柱状体ＣＬ３および第４柱状体ＣＬ４は、第２積層体２の内部に設けられている。
第１積層体１は、複数の第１導電膜１１と複数の第１絶縁膜１２とが第１方向に交互に積層されて構成される。なお、本明細書では、Ｚ軸方向を、第１方向とする。また、Ｚ軸に垂直なＹ軸方向を第２方向とし、Ｚ軸とＹ軸に垂直なＸ軸方向を第３方向とする。第１積層体１は後述する基体部３の上方に設けられる。第１導電膜１１は、導電性金属により構成され、例えば、タングステンなどを含む。第１絶縁膜１２は、例えば、シリコン酸化物を含む。この第１絶縁膜１２は、Ｚ軸方向の上下に隣接する第１導電膜１１同士を絶縁する。なお、第１導電膜１１及び第１絶縁膜１２は、任意の積層数でよい。第１絶縁膜１２は、例えば、シリコン酸化物（ＳｉＯ２）であってもよい。第１積層体１と、基体半導体部３３との間には、例えば、絶縁膜１ｇが設けられている。絶縁膜１ｇは、例えば、シリコン酸化物を含む。
第２積層体２は、第１積層体１の上方に積層された、配線層２１と、第２絶縁膜２２と、第３絶縁膜２３とを含む。配線層２１は、第２絶縁膜２２の上に設けられ、第３絶縁膜２３の下に設けられている。また、配線層２１は、第２導電膜２１Ａと、第３導電膜２１Ｂを含む。第２積層体２は、配線層２１が第２絶縁膜２２及び第３絶縁膜２３とで挟み込まれるようにして構成される。配線層２１は、導電性金属、例えば、タングステン（Ｗ）でよい。第２絶縁膜２２及び第３絶縁膜２３は、例えば、シリコン酸化物（ＳｉＯ２）でよい。第２積層体２と、第１積層体１の間には層間絶縁膜２０が設けられている。層間絶縁膜２０は、例えば、シリコン炭窒化物（ＳｉＮＣ）などでよい。
基体部３は、第１積層体１の下方に設けられ、基板３０と、基体絶縁膜３１と、基体導電膜３２と、基体半導体部３３とを含む。基板３０は、第１面及び第２面を有しており、第１方向であるＺ軸方向を第１面とする。基体絶縁膜３１は、基板３０の第１面の上に設けられている。基体導電膜３２は、基体絶縁膜３１の上に設けられている。基体半導体部３３は、基体導電膜３２の上に設けられている。基板３０は、半導体基板で構成され、例えば、シリコン基板でよい。シリコン（Ｓｉ）の導電形は、例えば、ｐ形でよい。基板３０の表面領域には、例えば、素子分離領域３０ｉが設けられている。素子分離領域３０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板３０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路を構成する。基体絶縁膜３１は、例えば、シリコン酸化物（ＳｉＯ２）を含み、トランジスタＴｒを絶縁する。基体絶縁膜３１内には、配線３１ａが設けられている。配線３１ａは、トランジスタＴｒと電気的に接続された配線である。基体導電膜３２は、導電性金属、例えば、タングステン（Ｗ）を含む。基体半導体部３３は、例えば、シリコンを含む。シリコンの導電形は、例えば、ｎ型でよい。基体半導体部３３の一部は、アンドープのシリコンを含んでいてもよい。
なお、図１（ａ）に図示しているように、本実施形態に係る半導体記憶装置１００においては、第１積層体１の上方に第２積層体２が積層され、一の積層体となるように構成されている。このため、第１積層体１の基体部３に近い下部領域の導電膜１４に、ソース側選択ゲートＳＧＳが含まれ、基体部３から遠い上部領域の第２積層体２に、ドレイン側選択ゲートＳＧＤが含まれる。なお、ワード線ＷＬは、このソース側選択ゲートＳＧＳ及びドレイン側選択ゲートＳＧＤとの間に設けられる。また、ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。
上記のメモリセルＭＣについては、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続されている。この様に、ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造はメモリストリング又はＮＡＮＤストリングと呼ばれる。このメモリストリングは、例えば、コンタクトＣＨおよびＶＹを介してビット線ＢＬに接続される。ビット線ＢＬは、第２積層体２の上方に設けられ、第２方向に延びる。
第１積層体１及び第２積層体２を貫通する深いスリットＳＴ、及び、第２積層体２の上方領域を貫通する浅いスリットＳＨＥが設けられている。深いスリットＳＴは、第３方向に延び、第２積層体２の上端から基体部３にかけて、第２積層体２及び第１積層体１を貫通しつつ、第２積層体２及び第１積層体１内に設けられている（図１（ｂ））。板状部４は、第１絶縁物を含む。第１絶縁物は、例えば、シリコン酸化物である。板状部４は、第１絶縁物によって、第１積層体１及び第２積層体２と電気的に絶縁されつつ、基体半導体部３３と電気的に接続された導電物を含んでいてもよい。浅いスリットＳＨＥは、図１（ｂ）に示すように、第３方向に延び、第２積層体２の上端から第２積層体２の途中まで設けられている。詳細には、図３（ａ）に図示しているように、第２積層体２の第３絶縁膜２３及び配線層２１を貫通して、配線層２１を分離している。この浅いスリットＳＨＥには、第３絶縁体４０が設けられており、第２絶縁物を含む。第２絶縁物は、例えば、シリコン酸化物である。
次に、図１（ｂ）に図示しているように、第１積層体１及び第２積層体２からなる積層体は、階段部分１ｓと、メモリセルアレイ１ｍとを含む。階段部分１ｓは、積層体の縁部に設けられている。メモリセルアレイ１ｍは、階段部分１ｓによって挟まれ、又は、囲まれている。深いスリットＳＴは、積層体の一端の階段部分１ｓから、メモリセルアレイ１ｍを経て、積層体の多端の階段部分１ｓまで設けられている。２つの板状部４によって挟まれた積層体の部分は、フィンガー（Ｆｉｎｇｅｒ）と呼ばれている。このフィンガーを単数または複数合わせたものをブロック（Ｂｌｏｃｋ）と呼ぶ。フィンガー内には、浅いスリットＳＨＥで挟んで区画する、または、ドレイン側選択ゲートＳＧＤを結線する、ことによるストリング（Ｓｔｒｉｎｇ）が設けられている。本実施形態では、２本のドレイン側選択ゲートＳＧＤを結線することでストリングが設けられ、それぞれのストリングには４つのメモリホールＭＨが属しており、これらは異なるビット線ＢＬにつながっている。
複数の第１柱状体ＣＬ１および複数の第２柱状体ＣＬ２のそれぞれは、第１積層体１内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、第１方向に沿って第１積層体１の上端から第１積層体１を貫通し、基板３０にかけて設けられている（図３（ａ））。このため、第１積層体１の第１導電膜１１と第１柱状体ＣＬ１との交点、および、第１導電膜１１と第２柱状体ＣＬ２の交点に対応して複数のメモリセルＭＣが設けられる。複数の第１柱状体ＣＬ１は、それぞれ、第１積層体１内を第１方向に延伸している第１絶縁体柱１０１、第１絶縁体柱１０１の外周に設けられた第１半導体部１０２Ａ、及び、第１半導体部１０２Ａの外周に設けられた第１絶縁体１０３Ａを含む。複数の第２柱状体ＣＬ２は、それぞれ、第１積層体１内を第１方向に延伸している第１絶縁体柱１０１、第１絶縁体柱１０１の外周に設けられた第２半導体部１０２Ｂ、及び、第２半導体部１０２Ｂの外周に設けられた第２絶縁体１０３Ｂを含む。第１半導体部１０２Ａ及び第２半導体部１０２Ｂは、基体部３の基体半導体部３３と電気的に接続される。なお、第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂは、複数のメモリセルＭＣのカバー絶縁膜１０３ａ、電荷捕獲膜１０３ｂ、トンネル絶縁膜１０３ｃを含む。
次に、図２（ａ）及び図２（ｂ）に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は略円形である。言い換えると、第１柱状体ＣＬ１及び第２柱状体ＣＬ２の第１方向に対して略垂直方向の断面は、略円形である。第１導電膜１１と第１絶縁膜１２との間には、第１絶縁体１０３Ａ及び第２絶縁体１０３Ｂの一部を構成するブロック絶縁膜１１ａが設けられてもよい。ブロック絶縁膜１１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物膜は、例えば、アルミニウム酸化物であってもよい。第１導電膜１１と第１絶縁膜１２との間、及び第１導電膜１１と第１絶縁体１０３Ａ／第２絶縁体１０３Ｂの間には、バリア膜１１ｂが設けられてもよい。バリア膜１１ｂは、例えば、第１導電膜１１がタングステンである場合は、例えば、窒化チタンとチタンとの積層構造膜であってもよい。ブロック絶縁膜１１ａは、第１導電膜１１から第１絶縁体１０３Ａ／第２絶縁体１０３Ｂ側への電荷のバックトンネリングを抑制する。バリア膜１１ｂは、第１導電膜１１とブロック絶縁膜１１ａとの密着性を向上させる。
第１半導体部１０２Ａおよび第２半導体部１０２Ｂの形状は、例えば、底を有した筒状である。第１半導体部１０２Ａおよび第２半導体部１０２Ｂは、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンであってもよい。第１半導体部１０２Ａおよび第２半導体部１０２Ｂは、例えば、アンドープシリコンである。また、第１半導体部１０２Ａおよび第２半導体部１０２Ｂは、ｐ型シリコンであってもよい。第１半導体部１０２Ａおよび第２半導体部１０２Ｂは、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのチャネル領域として機能する。
第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂは、ブロック絶縁膜１１ａ以外の部分が、メモリホールＭＨの内壁と第１半導体部１０２Ａおよび第２半導体部１０２Ｂとの間に設けられている。第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂは、例えば、筒状である。複数のメモリセルＭＣは、第１半導体部１０２Ａおよび第２半導体部１０２Ｂと、ワード線ＷＬとなる第１導電膜１１との間に記憶領域を有し、Ｚ軸方向に積層されている。第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂは、例えば、カバー絶縁膜１０３ａ、電荷捕獲膜１０３ｂ及びトンネル絶縁膜１０３ｃを含む。第１半導体部１０２Ａ、電荷捕獲膜１０３ｂ及びトンネル絶縁膜１０３ｃのそれぞれは、第１方向に延びている。
カバー絶縁膜１０３ａは、第１絶縁膜１２と電荷捕獲膜１０３ｂとの間に設けられている。カバー絶縁膜１０３ａは、例えば、シリコン酸化物を含む。カバー絶縁膜１０３ａは、後述する、半導体記憶装置の製造工程において、第１犠牲層５を第１導電膜１１にリプレースするリプレース工程において、電荷捕獲膜１０３ｂがエッチングされないように保護する。カバー絶縁膜１０３ａは、リプレース工程において、第１導電膜１１と第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂとの間から除去されてもよい。図２（ａ）及び図２（ｂ）に示すように、第１導電膜１１と電荷捕獲膜１０３ｂとの間には、例えば、ブロック絶縁膜１１ａが設けられる。また、第１導電膜１１の形成に、リプレース工程を行わない場合は、このカバー絶縁膜１０３ａは設けられなくてもよい。
電荷捕獲膜１０３ｂは、ブロック絶縁膜１１ａ及びカバー絶縁膜１０３ａと、トンネル絶縁膜１０３ｃとの間に設けられる。電荷捕獲膜１０３ｂは、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜１０３ｂのうち、ワード線ＷＬとなる第１導電膜１１と第１半導体部１０２Ａおよび第２半導体部１０２Ｂとの間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。このようにして、メモリセルＭＣは情報を保持する。
トンネル絶縁膜１０３ｃは、第１半導体部１０２Ａおよび第２半導体部１０２Ｂと電荷捕獲膜１０３ｂとの間に設けられている。トンネル絶縁膜１０３ｃは、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜１０３ｃは、第１半導体部１０２Ａと電荷捕獲膜１０３ｂとの間の電位障壁である。例えば、第１半導体部１０２Ａおよび第２半導体部１０２Ｂから電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、第１半導体部１０２Ａおよび第２半導体部１０２Ｂから電荷捕獲部へ正孔を注入するとき（消去動作）、電子及び正孔が、それぞれトンネル絶縁膜１０３ｃの電位障壁を通過（トンネリング）する。
上記の様にして、第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂが、カバー絶縁膜１０３ａ、電荷捕獲膜１０３ｂ、トンネル絶縁膜１０３ｃから構成される。したがって、第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂは、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜によって構成される。
第１絶縁体柱１０１は、筒状の第１半導体部１０２Ａおよび第２半導体部１０２Ｂの内部スペースを埋め込む。第１絶縁体柱１０１の形状は、例えば、柱状である。第１絶縁体柱１０１は、例えば、シリコン酸化物を含み、絶縁性である。
次に、図３（ａ）、（ｂ）及び図４を参照して、第１実施形態に係る半導体記憶装置１００のドレイン側選択ゲートＳＧＤ領域（第２積層体２および第３柱状体ＣＬ３、第４柱状体ＣＬ４の部分）について詳細に説明する。
図３（ａ）に示すように、第３柱状体ＣＬ３および第４柱状体ＣＬ４のそれぞれは、第２積層体２内に設けられている。具体的には、第３柱状体ＣＬ３および第４柱状体ＣＬ４は、第１方向に沿って第２積層体２の上端から第２積層体２及び層間絶縁膜２０を貫通し、第１積層体１にかけて設けられている。なお、図３（ａ）に示すように、第３柱状体ＣＬ３は第１柱状体ＣＬ１の上方に設けられてもよく、第４柱状体ＣＬ４は第２柱状体ＣＬ２の上方に設けられてもよい。また、第３柱状体ＣＬ３の下面の面積は第１柱状体ＣＬ１の上面の面積よりも小さくてもよく、第４柱状体ＣＬ４の下面の面積は第２柱状体ＣＬ２の上面の面積よりも小さくてもよい。また、図３（ｂ）が図示しているように、第３柱状体ＣＬ３および第４柱状体ＣＬ４の積層方向に対しての略垂直方向の断面は、略円形であってもよい。そして、第２積層体２の配線層２１と第３柱状体ＣＬ３および第４柱状体ＣＬ４の交点に対応してドレイン側選択ゲートＳＧＤが設けられている。すなわち、第１積層体１の下方領域に設けられているソース側選択ゲートＳＧＳに対応するドレイン側選択ゲートＳＧＤが、第２積層体２の領域に設けられている。具体的には、第２導電膜２１Ａと第３半導体部２０２Ａの交点、および、第３導電膜２１Ｂと第４半導体部２０２Ｂの交点に対応してドレイン側選択ゲートＳＧＤがそれぞれ設けられている。
複数の第３柱状体ＣＬ３は、それぞれ、第２絶縁体柱２０１と、第３半導体部２０２Ａと、第４絶縁体２０３Ａと、ゲート電極膜２０４と、キャップシリコン層２０５とを含む。複数の第４柱状体ＣＬ４は、それぞれ、第２絶縁体柱２０１と、第４半導体部２０２Ｂと、第５絶縁体２０３Ｂと、ゲート電極膜２０４と、キャップシリコン層２０５とを含む。第２絶縁体柱２０１は、第１絶縁体柱１０１上に設けられ第２積層体２内を第１方向に延伸している。第３半導体部２０２Ａおよび第４半導体部２０２Ｂは、それぞれ第２絶縁体柱２０１の外周上に設けられている。第４絶縁体２０３Ａは第３半導体部２０２Ａの外周上に設けられ、第５絶縁体２０３Ｂは第４半導体部２０２Ｂの外周上に設けられている。ゲート電極膜２０４は、第４絶縁体２０３Ａおよび第５絶縁体２０３Ｂの外周上に設けられている。キャップシリコン層２０５は、第２絶縁体柱２０１の上方に設けられている。
第３半導体部２０２Ａおよび第４半導体部２０２Ｂの形状は、例えば、筒状である。第３半導体部２０２Ａおよび第４半導体部２０２Ｂは、ドレイン側選択ゲートＳＧＤのチャネル領域として機能する。
なお、第３半導体部２０２Ａは第１半導体部１０２Ａと連続しており同一構成を有していてもよく、第４半導体部２０２Ｂは第２半導体部１０２Ｂと連続しており同一構成を有していてもよい。第３半導体部２０２Ａおよび第４半導体部２０２Ｂには、例えば、シリコンが用いられてもよい。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンであってもよい。第３半導体部２０２Ａおよび第４半導体部２０２Ｂは、例えば、アンドープドシリコンである。また、第１半導体部１０２Ａは、ｐ型シリコンであってもよい。
第４絶縁体２０３Ａは第３半導体部２０２Ａの外周上に設けられ、第５絶縁体２０３Ｂは第４半導体部２０２Ｂの外周上に設けられる。なお、第４絶縁体２０３Ａは第１絶縁体１０３Ａと連続しており同一構成を有し、第５絶縁体２０３Ｂは第２絶縁体１０３Ｂと連続しており同一構成を有していてもよい。
第４絶縁体２０３Ａおよび第５絶縁体２０３Ｂは、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜を積層した積層膜（ＯＮＯ膜）によって構成されてもよい。第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂは、メモリセルアレイとしての第１積層体１に設けられており、メモリセルの電荷蓄積膜として機能する。すなわち、第１導電膜１１と第１柱状体ＣＬ１の交点、第１導電膜１１と第２柱状体ＣＬ２の交点に対応して複数のメモリセルが設けられる。
ゲート電極膜２０４は、第４絶縁体２０３Ａおよび第５絶縁体２０３Ｂの外周上に設けられており、ドレイン側選択ゲートＳＧＤを構成する。ゲート電極膜２０４は、例えば、シリコンを含む。シリコンは、アモルファスシリコンを結晶化させたリン（Ｐ）ドープドポリシリコンであってもよい。また、ゲート電極膜２０４は、ｎ型シリコンであってもよい。さらに、ゲート電極膜２０４は、窒化チタン（ＴｉＮ）でよい。
キャップシリコン層２０５は、第２絶縁体柱２０１の上方に設けられており、第３半導体部２０２Ａおよび第４半導体部２０２Ｂに接続されている。さらに、キャップシリコン層２０５の上方に設けられた配線構造５１及び５２とも接続されている。キャップシリコン層２０５は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたドープドポリシリコンであってもよい。また、キャップシリコン層２０５は、ｎ型シリコンであってもよい。
上述のようにして、第３柱状体ＣＬ３および第４柱状体ＣＬ４がそれぞれ構成される。なお、図３（ａ）に図示しているように、隣接する第３柱状体ＣＬ３および第４柱状体ＣＬ４の間に配線層２１（第２導電膜２１Ａおよび第３導電膜２１Ｂ）が設けられており、ゲート電極膜２０４に接続されている。また、第３柱状体の下面の面積は、第１柱状体の上面の面積よりも小さく、第４柱状体の下面の面積は、第２柱状体の上面の面積よりも小さくてもよい。
ここで図４を参照して、第２導電膜２１Ａ及びゲート電極膜２０４との関係について詳述する。なお、図４は、図３（ａ）における破線部分ＩＶに囲われた領域を拡大して図示している。図４に示すように、ドレイン側選択ゲートＳＧＤのチャネル長方向におけるゲート電極膜２０４の厚み（長さ）は、該チャネル長方向における第２導電膜２１Ａの厚みよりも厚い（長い）。ここでチャネル長方向とは、ドレイン側選択ゲートＳＧＤとして用いられるトランジスタのチャネル長方向であり、略第１方向のホールＳＨの内壁に沿った方向である。チャネル長方向におけるゲート電極膜２０４の厚みＴ２０４（上端Ｅ２０４ｔと下端Ｅ２０４ｂとの距離）は、第２導電膜２１Ａの厚みＴ２１よりも厚くなる。このため、第２導電膜２１Ａの厚みＴ２１がドレイン側選択ゲートＳＧＤのチャンネル長より小さくても、ゲート電極膜２０４を、ドレイン側選択ゲートＳＧＤのチャンネル長のほぼ全域に亘って設けることができる。これにより、十分なセル電流を、ゲート電極膜２０４ごとに選択的に流すことができる。
また、図４では、第２導電膜２１Ａの上端とゲート電極膜２０４の上端Ｅ２０４ｔのレベルが同等である様に図示している。一方で、本実施形態においては、第２導電膜２１Ａの上端よりもゲート電極膜２０４の上端Ｅ２０４ｔが低いレベルでもよい。ただし、第２導電膜２１Ａの下端よりもゲート電極膜２０４の上端Ｅ２０４ｔは高いレベルである。言い換えると、第２導電膜２１Ａにゲート電極膜２０４が電気的に接続されていればよい。第２導電膜２１Ａとゲート電極膜２０４が電気的に接続されていることにより、第２導電膜２１Ａに電圧を印加すればゲート電極膜２０４にも電圧がかかり、セル電流を流すことができる。
再び図３（ａ）を参照する。第２絶縁体柱２０１は、筒状の第３半導体部２０２Ａの内部スペースを埋め込む。なお、第２絶縁体柱２０１は、第１絶縁体柱１０１と連続しており同一材料で構成されていてもよい。第２絶縁体柱２０１の形状は、例えば、柱状であってもよい。第２絶縁体柱２０１は、例えば、シリコン酸化物を含み、絶縁性である。
第４絶縁体２０３Ａは、第１絶縁体１０３Ａと連続しており同一材料で構成され、第３半導体部２０２Ａは、第１半導体部１０２Ａと連続しており同一材料で構成され、さらに、第２絶縁体柱２０１は、第１絶縁体柱１０１と連続しており同一材料で構成されている。これにより、第４絶縁体２０３Ａおよび第２絶縁体柱２０１と、第１半導体部１０２Ａ及び第３半導体部２０２Ａは、第１積層体１側の１柱状体ＣＬ１とドレイン側選択ゲートＳＧＤ側の第３柱状体ＣＬ３とで共通であり、同時に形成可能である。
以上のようにして、複数の第３柱状体ＣＬ３および第４柱状体ＣＬ４と、第２導電膜２１Ａおよび第３導電膜２１Ｂ（配線層２１）とを含む選択ゲート部が構成される。すなわち、ドレイン側選択ゲートＳＧＤが構成される。
第３柱状体ＣＬ３および第４柱状体ＣＬ４の上方には、配線構造５１、５２が設けられていてもよい。例えば、配線構造５１はチタン（Ｔｉ）、窒化チタン（ＴｉＮ）又はタングステン（Ｗ）、配線構造５２はＴｉＮ又はＷなどの導電性の物質により構成される。さらに、配線構造５１、５２は、上方に図示しないビット線ＢＬと接続されている。この様にして、ビット線ＢＬ、配線構造５１、５２、キャップシリコン層２０５、第３半導体部２０２Ａおよび第４半導体部２０２Ｂが電気的に接続される。なお、第３柱状体ＣＬ３、第４柱状体ＣＬ４及び第２積層体２の上方には、層間絶縁膜６０が設けられている。層間絶縁膜６０は、例えば、シリコン酸化物でよい。
次に、第３柱状体ＣＬ３および第４柱状体ＣＬ４の平面レイアウトにおける配列について説明する。
図３（ｂ）は、本実施形態に係る半導体記憶装置１００における、第３柱状体ＣＬ３および第４柱状体ＣＬ４の配列を図示している模式平面図である。すなわち、図３（ａ）に図示している半導体記憶装置１００をＺ軸方向から見た図である。なお、第３柱状体ＣＬ３および第４柱状体ＣＬ４の配列を図示するため、層間絶縁膜６０は図示していない。
複数の第３柱状体ＣＬ３および第４柱状体ＣＬ４は、Ｘ－Ｙ平面（第２方向および第３方向）に二次元的に配列されている。すなわち、積層方向から見た平面視において、複数の第３柱状体ＣＬ３および第４柱状体ＣＬ４は二次元的に配列されている。第３柱状体ＣＬ３および第４柱状体ＣＬ４の配列は、例えば、千鳥配列であってもよい。
同様に、配線層２１（第２導電膜２１Ａおよび第３導電膜２１Ｂ）及び第３絶縁体４０もＸ－Ｙ平面に二次元的に配列されている。具体的には、配線層２１及び第３絶縁体４０は、Ｘ軸方向に交互に設けられている。すなわち、配線層２１と第３絶縁体４０とがＸ軸方向に交互にストライプ状に配置されている。一方で、Ｙ方向には、配線層２１及び第３絶縁体４０は、それぞれ直線的に延伸している。配線層２１は、隣接する第３柱状体ＣＬ３および第４柱状体ＣＬ４の配列間に設けられている。言い換えると、配線層２１及び第３絶縁体４０の境界線上に第３柱状体ＣＬ３および第４柱状体ＣＬ４が設けられており、第３柱状体ＣＬ３および第４柱状体ＣＬ４の半円程度の側面が配線層２１に接続されている。第３柱状体ＣＬ３および第４柱状体ＣＬ４の外周を覆うゲート電極膜２０４の半分程度が配線層２１に接するように設けられている。しかし、ゲート電極膜２０４自体は、第３半導体部２０２Ａおよび第４半導体部２０２Ｂの全周に亘って設けられている。これにより、セル電流を流すためのドレイン側選択ゲートＳＧＤ部分を第３半導体部２０２Ａおよび第４半導体部２０２Ｂの全周に亘って確保することができ、セル電流を向上させることができる。また、ドレイン側選択ゲートＳＧＤ部分を第３半導体部２０２Ａおよび第４半導体部２０２Ｂの全周に亘って設けることによって、ドレイン側選択ゲートＳＧＤのオフリークの発生を抑制できる。
一方で、第３絶縁体４０は、隣接する第３柱状体ＣＬ３および第４柱状体ＣＬ４の配列間に設けられている。この場合の隣接する第３柱状体ＣＬ３および第４柱状体ＣＬ４は、配線構造５１、５２によって接続されている。言い換えると、第３柱状体ＣＬ３および第４柱状体ＣＬ４の上方に設けられている配線構造５１、５２によって、第３絶縁体４０を挟んで隣接する複数の第３柱状体ＣＬ３および第４柱状体ＣＬ４を電気的に接続する。具体的には、配線構造５１、５２は、第３柱状体ＣＬ３および第４柱状体ＣＬ４のキャップシリコン層２０５に接続されている。キャップシリコン層２０５は第３半導体部２０２Ａおよび第４半導体部２０２Ｂに接続されている。このため、配線構造５１、５２を通じて、隣接する第３柱状体ＣＬ３の第３半導体部２０２Ａおよび第４柱状体ＣＬ４の第４半導体部２０２Ｂが電気的に接続される。
ビット線ＢＬは、Ｘ方向に延伸しており、配線構造５１、５２のうちビアコンタクトである配線構造５２上に設けられている。ビット線ＢＬは、配線構造５１、５２を介して、第３柱状体ＣＬ３の第３半導体部２０２Ａ、さらには第１柱状体ＣＬ１の第１半導体部１０２Ａに、電気的に接続される。
以上のように、本実施形態に係る半導体記憶装置１００によれば、ドレイン側選択ゲートＳＧＤにおいて、チャネル長方向におけるゲート電極膜２０４の厚みは、配線層２１（第２導電膜２１Ａおよび第３導電膜２１Ｂ）の厚みよりも厚い。このため、ゲート電極膜２０４をドレイン側選択ゲートＳＧＤのチャネル領域のほぼ全域に亘って設けることができるので、十分なセル電流を、ゲート電極膜２０４ごとに選択的に流すことができる。また、ゲート電極膜２０４が第３半導体部２０２Ａおよび第４半導体部２０２Ｂの全周に亘って設けられているので、ドレイン側選択ゲートＳＧＤにおけるオフリーク電流を低減することができる。
なお、キャップシリコン層２０５の上方に配線構造５１、５２を設けることにより、隣接する第３柱状体ＣＬ３および第４柱状体ＣＬ４を電気的に接続することができる。すなわち、第３絶縁体４０の両側に隣接する第３柱状体ＣＬ３および第４柱状体ＣＬ４についても、配線構造５１、５２とキャップシリコン層２０５を通じて接続することができる。このように配線構造５１、５２を設けることで、配置する配線構造５２の所要数は、配置されている第３柱状体ＣＬ３および第４柱状体ＣＬ４の数の略半分とすることができる。
（半導体記憶装置の製造方法）
次に、図５（ａ）～図１８Ｃを参照して、本実施形態に係る半導体記憶装置１００の製造方法を説明する。
図５（ａ）が示すように、周知の方法によって形成された基板３０を含む基体部３上に、複数の材料膜１１ｃ及び第１絶縁膜１２を交互に積層した第１積層体１ａを形成する。材料膜１１ｃは、例えば、シリコン窒化物（ＳｉＮ）でよく、第１絶縁膜１２は、例えば、シリコン酸化物（ＳｉＯ２）でよい。なお、半導体記憶装置１００の製造方法の説明においても、Ｚ軸方向を第１方向とし、Ｙ軸方向を第２方向とし、Ｘ軸方向を第３方向とする。
次に、第１積層体１ａの上方から、リソグラフィ技術及びエッチング技術等を用いて、第１積層体１ａの複数のメモリホールＭＨを形成する。なお、複数のメモリホールＭＨは、千鳥配列に形成してもよい（図５（ｂ））。また、メモリホールＭＨの径及び隣接するメモリホールＭＨとの距離は任意である。さらに、形成された複数のメモリホールＭＨに第１犠牲層５を充填する。これにより、第１積層体１ａ内を第１積層体１ａの積層方向であるＺ軸方向へ延伸している柱状の複数の第１犠牲層５が形成される。第１犠牲層５には、例えば、カーボン（carbon）を用いてよい。
カーボンは、比較的柔軟性が高く、反りを発生させない。また、カーボンは、後の工程におけるアッシャー（Asher）にて比較的容易に剥離できる。すなわち、カーボンを用いることで第１犠牲層５の除去が容易となる。また、上述のように、ゲート電極膜２０４にアモルファスシリコンを用いる場合がある。この場合に、アッシャーを用いて容易に第１犠牲層５の選択的な除去ができる。すなわち、ゲート電極膜２０４は、第１犠牲層５を除去するアッシャーの際に残置させることができる。従って、第１犠牲層５にカーボンを用いることで、容易かつ選択的にメモリホールＭＨの第１犠牲層５を除去することができる。
次に、第１積層体１ａ及び第１犠牲層５の上に、層間絶縁膜２０を形成する。層間絶縁膜２０は、後の工程における、第２積層体２での酸化膜加工を行う際のエッチングストッパである。従って、加工選択比及びエッチングで用いられるリン酸溶液などで溶解しない材質を用いる。このため、層間絶縁膜２０は、例えば、シリコン炭窒化物（ＳｉＮＣ）などでよい。
次に、層間絶縁膜２０の上に、第２積層体２を形成する。第２積層体２は、層間絶縁膜２０側である下から、第２絶縁膜２２、配線層２１、第３絶縁膜２３の順番で積層されている。なお、配線層２１は、導電性金属、例えば、タングステン（Ｗ）でよい。第２絶縁膜２２及び第３絶縁膜２３は、例えば、シリコン酸化物（ＳｉＯ２）でよい。第２積層体２のように、予め導電性金属を含む配線層２１を形成しておくことにより、後の第２積層体２におけるリプレース工程を省略することができる。
例えば、配線層２１を形成するために、第２絶縁膜２２と第３絶縁膜２３との間に犠牲膜（図示せず）を予め設け、この犠牲膜を配線層２１の材料にリプレースすることによって、配線層２１を形成する方法がある。このような方法では、第２積層体２におけるリプレース工程が追加で必要になる上に、リプレース工程によって、配線層２１内にボイドが発生するおそれもある。
これに対し、本実施形態では、予め、配線層２１は第２絶縁膜２２および第３絶縁膜２３とともに積層されているので、ゲート電圧の伝達機能を有する配線層２１の厚さを調整することが容易となる。さらに、配線層２１の形成には、リプレース工程が不要である。従って、配線層２１内にボイドが発生することを抑制することができる。これにより、配線層２１の配線抵抗を低減することができ、セル選択動作の際のＲＣ遅延を抑制することができる。
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法等を用いて、第２積層体２に、浅いスリットＳＨＥを形成する（図６（ａ））。図６（ｂ）に示すように、浅いスリットＳＨＥは、第２方向に延伸する複数のラインパターン（ストライプ状）に形成される。第１犠牲層は、第１方向から見た平面視において、第２方向に配列され、ライン状に配列される。浅いスリットＳＨＥのＸ方向の配列間隔は、第１犠牲層のラインのＸ方向の配列間隔を１ピッチとすると、２ピッチ分に相当する。すなわち、図６（ｂ）が図示しているように、第１方向から第２積層体２を見た場合、浅いスリットＳＨＥは、第１犠牲層５の第２方向の配列の間に２ピッチごとに間欠的に位置するように設けられ、かつ、第１犠牲層５に半円程度重なるように設けられている。図６（ｂ）は、説明のため第１犠牲層５が見えるように図示している。なお、浅いスリットＳＨＥは、図６（ａ）に示すように、第３絶縁膜２３及び配線層２１を貫通する深さまで形成する。また、浅いスリットＳＨＥは、矩形加工されていてもよい。この様にして、浅いスリットＳＨＥが配線層２１を貫通する深さまで形成されることで、配線層２１を分離することができる。そして、配線層２１と第３絶縁体４０とがＸ軸方向に交互にストライプ状に配置される。形成された浅いスリットＳＨＥに第３絶縁体４０を充填する。第３絶縁体４０は、例えば、シリコン酸化物でよい。
次に、リソグラフィ技術およびＲＩＥ法等を用いて、第２積層体２に貫通孔としてのホールＳＨを形成する（図７（ａ））。ホールＳＨは、第１積層体１ａに形成されている第１犠牲層５の上方に相当する部分に形成される。すなわち、図７（ｂ）が図示しているように、Ｘ－Ｙ平面においては、ホールＳＨと第１犠牲層５は略同一の箇所に設けられ、Ｚ軸方向に重なるように、ホールＳＨを形成する。このホールＳＨの形成により、第１犠牲層５の上方に位置している第３絶縁体４０の一部が除去される。図７（ｂ）においても、説明のため、第１犠牲層５が見えるように図示している。なお、ホールＳＨは、第２絶縁膜２２を貫通して層間絶縁膜２０に至るまで深く形成される。すなわち、エッチングストッパである層間絶縁膜２０に至るまで、ホールＳＨが形成される。また、ホールＳＨは、第１犠牲層５のメモリホールと同様に真円度を確保するように形成される。
次に、第２積層体２の上面と、ホールＳＨの内壁であって第３絶縁膜２３、配線層２１、第２絶縁膜２２の側面と、ホールＳＨの底面である層間絶縁膜２０上に、ゲート電極膜２０４の材料を堆積させる（図８）。ゲート電極膜２０４の材料は、例えば、シリコンを含む。シリコンは、アモルファスシリコンを結晶化させたリン（Ｐ）ドープドポリシリコンであってもよい。また、ゲート電極膜２０４の材料は、ｎ型シリコンであってもよい。さらに、ゲート電極膜２０４の材料は、窒化チタン（ＴｉＮ）でもよい。
次に、ホールＳＨ内に、第２犠牲層６を堆積させる（図９）。第２犠牲層６は、例えば、カーボン（carbon）でよい。第２犠牲層６は、堆積後、エッチングバックにより、配線層２１に到達する高さまで形成される。具体的には、第２犠牲層６の高さが、配線層２１の下面以上（下限）であり、第３絶縁膜２３の上面以下（上限）となるように形成する。
後述の工程において、ゲート電極膜２０４を加工した後も、ゲート電極膜２０４が配線層２１に接触するために下限の高さが規定される。また、ゲート電極膜２０４と配線構造５１とが、耐圧を含む電気的絶縁性を保てる距離を確保するために上限の高さが規定される。
次に、堆積させた第２犠牲層６をマスクとして、反応性ドライエッチング（ＣＤＥ：Chemical Dry Etching）又はウェットエッチング（Wet Etching）により、堆積されたゲート電極膜２０４の材料を加工する（図１０）。すなわち、第２犠牲層６によってマスクされていないゲート電極膜２０４の材料を除去する。除去されるゲート電極膜２０４の材料は、第３絶縁膜２３の上面に堆積された部分、および、第２積層体２の上面部分にあるホールＳＨの内壁であって第３絶縁膜２３の側面に堆積された部分である。したがって、第２犠牲層６によりマスクされ残置されているゲート電極膜２０４の材料が、ゲート電極膜２０４として機能する。ゲート電極膜２０４は、配線層２１及び第２絶縁膜２２の側面に残置されている。なお、この加工の際には、サイドエッチが入る場合がある。すなわち、第２犠牲層６の上面部分の一部も除去され、配線層２１の側面に堆積されたゲート電極膜２０４の材料の一部も除去される場合がある。従って、ゲート電極膜２０４の上端Ｅ２０４ｔ（図３（ａ）又は図４参照）は、配線層２１の上面と同じ高さにあることが好ましいが、必ずしも同じ高さである必要はない。上述のように、ゲート電極膜２０４の上端Ｅ２０４ｔは、配線層２１の上面よりも高くてもよく、それよりも低くてもよい。ただし、ゲート電極膜２０４の上端Ｅ２０４は、配線層２１と電気的に接続するために、配線層２１の底面よりも高い位置にある必要がある。
次に、ホールＳＨの内壁であって第３絶縁膜２３の側面部分に、絶縁膜２１３の材料を堆積させる（図１１（ａ）及び（ｂ））。絶縁膜２１３の材料には、例えば、シリコン酸化膜が用いられている。なお、前の工程でサイドエッチが発生した場合は、この絶縁膜２１３の材料で発生したサイドエッチを埋めるように堆積させる。これにより、サイドエッチの発生した部分を介して第３半導体部２０２Ａおよび第４半導体部２０２Ｂから配線層２１へのリーク電流を抑制する。
次に、アッシャー（Asher）により第２犠牲層６を除去する。さらに、エッチバックすることによって、ホールＳＨの底面かつ層間絶縁膜２０上に堆積しているゲート電極膜２０４の材料を除去し（図１２（ａ）及び（ｂ））、ホールＳＨが層間絶縁膜２０を貫通して第１犠牲層５に至るように形成する。（図１３（ａ）及び（ｂ））。この工程においては、ホールＳＨの側壁に堆積されているゲート電極膜２０４が除去されないように留意する。
次に、アッシャーにより第１犠牲層５を除去する。これにより、ホールＳＨ及びメモリホールＭＨが連通する（図１４）。すなわち、貫通孔が第１積層体１ａ及び第２積層体２を連通する。
次に、図１５に示すように、ホールＳＨ及びメモリホールＭＨが連通した貫通孔の内壁に、第４絶縁体２０３Ａおよび第５絶縁体２０３Ｂの材料を堆積させる。なお、第４絶縁体２０３Ａおよび第５絶縁体２０３Ｂの材料は、メモリホールＭＨにおいては、第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂとして機能する。言い換えると、第４絶縁体２０３Ａは、第１積層体１ａにおける第１絶縁体１０３Ａと連続しており同一材料を有していてもよく、第５絶縁体２０３Ｂは第２絶縁体１０３Ｂと連続しており同一材料を有していてもよい。第４絶縁体２０３Ａおよび第５絶縁体２０３Ｂと、第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂとは、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を積層した積層膜（ＯＮＯ膜）で構成されてもよい。
次に、ホールＳＨ及びメモリホールＭＨ内における第４絶縁体２０３Ａおよび第５絶縁体２０３Ｂの材料の上面に、第３半導体部２０２Ａおよび第４半導体部２０２Ｂの材料を堆積させる。なお、第３半導体部２０２Ａおよび第４半導体部２０２Ｂの材料は、メモリホールＭＨにおいては、第１半導体部１０２Ａおよび第２半導体部１０２Ｂとして機能する。第１半導体部１０２Ａおよび第２半導体部１０２Ｂは、第１積層体１ａにおいてはメモリセルのチャネルとして機能する。第３半導体部２０２Ａおよび第４半導体部２０２Ｂは、ドレイン側選択ゲートＳＧＤのチャネル部として機能する。このように、第３半導体部２０２Ａは、第１積層体１ａにおける第１半導体部１０２Ａと連続しており同一材料で構成されていてもよく、第４半導体部２０２Ｂは第２半導体部１０２Ｂと連続しており同一材料で構成されていてもよい。第３半導体部２０２Ａおよび第４半導体部２０２Ｂと、第１半導体部１０２Ａおよび第２半導体部１０２Ｂとは、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンであってもよい。第３半導体部２０２Ａおよび第４半導体部２０２Ｂと、第１半導体部１０２Ａおよび第２半導体部１０２Ｂとは、例えば、アンドープシリコンであり、ｐ型シリコンであってもよい。
次に、ホールＳＨ及びメモリホールＭＨが連通した貫通孔であって、残されている空間に、第２絶縁体柱２０１の材料を充填する。さらに、ホールＳＨの上部にある第２絶縁体柱２０１をエッチングバックする。第２絶縁体柱２０１の高さは、第２積層体２の配線層２１の上面の高さとほぼ同じでもよい。第２絶縁体柱２０１の材料は、メモリホールＭＨにおいては、第１絶縁体柱１０１として機能する。第２絶縁体柱２０１は、第１積層体１ａにおける第１絶縁体柱１０１と連続しており同一材料で構成されていてもよい。第２絶縁体柱２０１及び第１絶縁体柱１０１には、例えば、シリコン酸化物を含む絶縁性材料が用いられる。なお、ホールＳＨが存在する以外の領域での、第２積層体２の上面に、第３半導体部２０２Ａおよび第４半導体部２０２Ｂ、又は、第４絶縁体２０３Ａおよび第５絶縁体２０３Ｂが残存していた場合は、エッチングバックにより除去する。
以上のようにして、第１積層体１ａ部分には、第１柱状体ＣＬ１および第２柱状体ＣＬ２が設けられ、第２積層体２部分には、第３柱状体ＣＬ３および第４柱状体ＣＬ４が設けられる。
次に、ホールＳＨの上部の貫通孔であって、上記の工程により充填した第２絶縁体柱２０１の上面にキャップシリコン層２０５を堆積する。キャップシリコン層２０５は、第３半導体部２０２Ａおよび第４半導体部２０２Ｂと接続するように堆積させる。キャップシリコン層２０５は、例えば、ｎ型シリコンであってもよい。キャップシリコン層２０５は、第３半導体部２０２Ａおよび第４半導体部２０２Ｂと電気的に接続される。なお、ホールＳＨが存在する以外の領域での、第２積層体２の上面におけるキャップシリコン層２０５は、エッチングバックにより除去する。
次に、リソグラフィ技術およびＲＩＥ法等を用いて、第１積層体１ａ及び第２積層体２を貫通し、基体部３に至る深いスリットＳＴを形成する（図示せず）。次に、この深いスリットＳＴを介して、第１積層体１ａの複数の材料膜１１ｃを除去して第１絶縁膜１２間に空間を形成する。そして、この複数の空間に第１導電膜１１を埋め込むリプレース工程を行う（図１６）。第１導電膜１１は、導電性金属により構成され、例えば、タングステンなどを含む。
上記のリプレース工程により、第１導電膜１１と第１柱状体ＣＬ１および第２柱状体ＣＬ２との交点に対応して複数のメモリセルＭＣが形成される。そして、第１絶縁体１０３Ａおよび第２絶縁体１０３Ｂは、図２（ａ）、図２（ｂ）の電荷捕獲膜１０３ｂとして機能する。電荷捕獲膜１０３ｂは、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜でよい。
次に、隣接する第３柱状体ＣＬ３および第４柱状体ＣＬ４のキャップシリコン層２０５の上方に配線構造５１、５２を設ける。例えば、配線構造５１は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）又はタングステン（Ｗ）であり、配線構造５２は、ＴｉＮ又はＷなどの導電性の物質により構成されてもよい。
配線構造５１、５２の製造について以下で説明する。まず、図１７Ａが示すように、第２積層体２の上面に層間絶縁膜５９を成膜する。次に、図１７Ｂが示すように、第３絶縁体４０を挟んで隣接する第３柱状体ＣＬ３および第４柱状体ＣＬ４の上方であり、配線構造５１を設ける部分をエッチングしてホールＨ１を形成する。このホールＨ１は、第３柱状体ＣＬ３および第４柱状体ＣＬ４のキャップシリコン層２０５の上面に到達する深さまで形成し、第１方向からの平面視では略楕円形に形成してもよい。次に、図１７Ｃが示すように、ホールＨ１に、Ｔｉ、ＴｉＮ又はＷを充填し上面をＣＭＰ（Chemical Mechanical Polishing）して、配線構造５１を形成する。
次に、図１８Ａが示すように、層間絶縁膜５９の上面に層間絶縁膜５８を成膜する。次に、図１８Ｂが示すように、配線構造５１の上方であり、配線構造５２を設ける部分をエッチングしてホールＨ２を形成する。このホールＨ２は、配線構造５２の上面に到達する深さまで形成し、第１方向からの平面視では略楕円形に形成してもよい。なお、ホールＨ２の平面積は、上述のホールＨ１の平面積よりも小さいように形成する。次に、図１８Ｃが示すように、ホールＨ２に、ＴｉＮ又はＷを充填し上面をＣＭＰして、配線構造５２を形成する。
なお、層間絶縁膜５８と層間絶縁膜５９は、同様の材質から構成されてもよく、例えば、シリコン酸化膜でよい。
上述の工程により、図３に示す、半導体記憶装置１００が製造される。
以上のように、本実施形態に係る半導体記憶装置１００の製造方法によれば、ゲート電極膜２０４は、チャネル長方向における厚みにおいて、配線層２１（第２導電膜２１Ａおよび第３導電膜２１Ｂ）よりも厚く形成することができる。すなわち、配線層２１のチャネル長方向（略第１方向）の厚みよりも、ゲート電極膜２０４のチャネル長方向（略第１方向）の厚みの方が厚い。これにより、選択ゲートトランジスタのカットオフ特性を向上させることができる。
加えて、ゲート電極膜２０４は、第３半導体部２０２Ａおよび第４半導体部２０２Ｂの全周に亘って設けられている。これにより、セル電流を流すためのドレイン側選択ゲートＳＧＤ部分を第３半導体部２０２Ａおよび第４半導体部２０２Ｂの全周に亘って確保することができ、さらに同様にして、選択ゲートトランジスタのカットオフ特性を向上させることができる。即ち、ドレイン側選択ゲートＳＧＤのオフリークの発生を抑制することができる。
さらに、隣接する２つの第３柱状体ＣＬ３および第４柱状体ＣＬ４の上方に設けられているキャップシリコン層２０５の上方に配線構造５１を、それぞれの第２柱状体ＣＬ２に架橋するように設け、配線構造５１の上方に配線構造５２を設けている。このため、隣接する第３柱状体ＣＬ３および第４柱状体ＣＬ４を電気的に接続することができ、配線構造５２の所要数は、配置されている第３柱状体ＣＬ３および第４柱状体ＣＬ４の数の略半分にすることができる。このことから、本実施形態に係る半導体記憶装置１００の製造プロセスがより効率化される。
また、本実施形態においては第２積層体２を形成する際に、予め導電性を有する配線層２１（例えば、タングステン（Ｗ））を第２絶縁膜２２と第３絶縁膜２３との間に積層している。このため、第２積層体２では、犠牲層から配線層２１へ置換するリプレース工程を省略することができる。したがって、半導体記憶装置１００の製造工程を短縮することができるとともに、配線層２１内にボイドが発生することを抑制することができる。また、予め任意の厚みの配線層２１の積層することができるため、配線層２１の厚さ調整が容易となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００…半導体記憶装置、１…第１積層体、１ｇ…絶縁膜、２…第２積層体、３…基体部、４…板状部、５…第１犠牲層、６…第２犠牲層、１１…第１導電膜、１１ａ…ブロック絶縁膜、１１ｂ…バリア膜、１１ｃ…材料膜、１２…第１絶縁膜、１４…導電膜、２０、６０…層間絶縁膜、３０…基板、３０ｉ…素子分離領域、３１…基体絶縁膜、３１ａ…配線、３２…基体導電膜、３３…基体半導体部、４０…第３絶縁体、５１、５２…配線構造、２１…配線層、２１Ａ…第２導電膜、２１Ｂ…第３導電膜、２２…第２絶縁膜、２３…第３絶縁膜、１０１…第１絶縁体柱、１０２Ａ…第１半導体部、１０２Ｂ…第２半導体部、１０３Ａ…第１絶縁体、１０３Ｂ…第２絶縁体、１０３ａ…カバー絶縁膜、１０３ｂ…電荷捕獲膜、１０３ｃ…トンネル絶縁膜、２０１…第２絶縁体柱、２０２Ａ…第３半導体部、２０２Ｂ…第４半導体部、２０３Ａ…第４絶縁体、２０３Ｂ…第５絶縁体、２０４…ゲート電極膜、２０５…キャップシリコン層、１ｓ…階段部分、１ｍ…メモリセルアレイ、ＡＡ…アクティブエリア、ＢＬ…ビット線、ＣＨ、ＶＹ…コンタクト、ＣＬ１…第１柱状体、ＣＬ２…第２柱状体、ＣＬ３…第３柱状体、ＣＬ４…第４柱状体、ＭＣ…メモリセル、ＭＨ…メモリホール、ＳＨ…ホール、ＳＴ、ＳＨＥ…スリット、Ｔｒ…トランジスタ、ＳＧＳ…ソース側選択ゲート、ＳＧＤ…ドレイン側選択ゲート

Claims (12)

  1. 第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体と、
    前記第１積層体内を前記第１方向に延伸し、第１半導体部、および、複数の前記第１導電膜と前記第１半導体部との間に設けられた第１絶縁体、を含む第１柱状体と、
    前記第１柱状体の、前記第１方向と交差する第２方向に設けられ、前記第１積層体内を前記第１方向に延伸し、第２半導体部、および、複数の前記第１導電膜と、前記第２半導体部との間に設けられた第２絶縁体、を含む第２柱状体と、
    前記第１積層体の上方に設けられ、前記第１方向および前記第２方向と交差する第３方向に延伸する第２導電膜と、
    前記第２導電膜の前記第２方向に設けられ、前記第３方向に延伸する第３絶縁体と、
    第４絶縁体の前記第２方向に設けられ、前記第３方向に延伸する第３導電膜と、
    前記第１柱状体上に設けられ、第３半導体部、および、前記第２導電膜と前記第３半導体部との間と、前記第３絶縁体と前記第３半導体部との間とに設けられた第４絶縁体を含む第３柱状体と、
    前記第２柱状体上に設けられ、第４半導体部、および、前記第３導電膜と前記第４半導体部との間と、前記第３絶縁体と前記第４半導体部との間とに設けられた第５絶縁体を含む第４柱状体とを備え、
    前記第３半導体部の略前記第１方向の厚みは、前記第２導電膜の略前記第１方向の厚みよりも厚い、半導体記憶装置。
  2. 前記第１積層体の上方に積層された第２絶縁膜と、前記第２導電膜および前記第３導電膜を含む配線層と、第３絶縁膜と、によって構成される第２積層体を、
    さらに備える、請求項１に記載の半導体記憶装置。
  3. 前記第１積層体は、第１面と第２面を有する基板のいずれか一方の面の上方に形成される、
    請求項１又は２に記載の半導体記憶装置。
  4. 前記第１絶縁体は前記第４絶縁体と連続しており同一構成を有し、前記第２絶縁体は前記第５絶縁体と連続しており同一構成を有する、
    請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記第１導電膜と前記第１柱状体との交点と、前記第１導電膜と前記第２柱状体との交点に対応して複数のメモリセルが設けられ、
    前記第１絶縁体および前記第２絶縁体は、前記複数のメモリセルの電荷蓄積膜として機能し、
    前記第１絶縁体と前記第４絶縁体、および、前記第２絶縁体と前記第５絶縁体は、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を積層した積層膜である、
    請求項４に記載の半導体記憶装置。
  6. 前記第１半導体部は、前記第３半導体部と連続しており同一構成を有し、
    前記第２半導体部は、前記第４半導体部と連続しており同一構成を有する、
    請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  7. 前記第１導電膜と前記第１柱状体との交点と、前記第１導電膜と前記第２柱状体との交点に対応して複数のメモリセルが設けられ、
    前記第１半導体部および前記第２半導体部は、前記複数のメモリセルのボディ領域として機能し、
    前記第３半導体部および前記第４半導体部は、選択ゲート部のチャネル領域として機能する、
    請求項６に記載の半導体記憶装置。
  8. 前記第３絶縁体は、前記第３柱状体と前記第４柱状体の間に、前記配線層の前記第１方向の略下面の深さまで設けられ、前記配線層を分離する分離部として機能し、
    前記第１方向から見た平面視において、前記配線層と前記第３絶縁体とが交互にストライプ状に配置される、請求項２に記載の半導体記憶装置。
  9. 前記第３柱状体および前記第４柱状体の上方に設けられ、前記第３半導体部と前記第４半導体部を電気的に接続する配線構造をさらに備える、
    請求項８に記載の半導体記憶装置。
  10. 前記第１方向から見た平面視において、第３柱状体および第４柱状体はそれぞれ複数設けられ、二次元的に配列されており、
    前記配線層は、前記第３柱状体と前記第４柱状体の間に設けられている、
    請求項８又は９に記載の半導体記憶装置。
  11. 第１絶縁膜を含む複数の材料膜が積層された第１積層体、及び、前記第１積層体内を前記第１積層体の積層方向へ延伸している柱状の複数の第１犠牲層を形成し、
    前記第１積層体上に第２絶縁膜、配線層、および、第３絶縁膜をこの順番で積層して第２積層体を形成し、
    前記複数の第１犠牲層間の前記第１積層体の上方にある前記第３絶縁膜および前記配線層を貫通して前記配線層を分離する第３絶縁体を形成し、
    前記複数の第１犠牲層の上方に前記第２積層体を貫通する貫通孔を形成し、
    前記貫通孔の内壁にゲート電極膜を形成し、前記貫通孔内に上面が前記配線層に到達する第２犠牲層を形成し、
    前記第２犠牲層をマスクとして前記ゲート電極膜を加工し、
    前記第２犠牲層および前記第１犠牲層を除去して、前記貫通孔を前記第１積層体および前記第２積層体に連通させ、
    前記貫通孔の内壁および前記ゲート電極膜上に第４絶縁体および第３半導体部を形成する、半導体記憶装置の製造方法。
  12. 前記第４絶縁体および前記第３半導体部の形成にあわせて、前貫通孔と別の貫通孔に第５絶縁体および第４半導体部を形成される、
    ことをさらに含む請求項１１に記載の半導体記憶装置の製造方法。
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