TWI731611B - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。 實施形態之半導體記憶裝置具備積層體，該積層體介隔絕緣層而積層複數個導電層，且具有配置複數個記憶胞之記憶體部、及複數個導電層之端部成階梯狀之階梯部，階梯部具有向與朝著記憶體部之方向相反之方向升階之3個以上第1子階梯部，3個以上第1子階梯部中之至少1個第1子階梯部係由較第1子階梯部各階之階差更大之階差而至少被分割為上層階梯與下層階梯。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
本發明之實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
於三維非揮發性記憶體中，為了將所積層之複數個導電層拉出，設置有導電層之端部成為階梯狀之階梯部。理想的是降低階梯部之階梯長度。
本發明之實施形態提供一種可降低階梯部之階梯長度之半導體記憶裝置及半導體記憶裝置之製造方法。
實施形態之半導體記憶裝置具備積層體，該積層體介隔絕緣層而積層複數個導電層，且具有配置複數個記憶胞之記憶體部、及上述複數個導電層之端部成階梯狀之階梯部，上述階梯部具有向與朝著上述記憶體部之方向相反之方向升階之3個以上第1子階梯部，上述3個以上第1子階梯部中之至少1個第1子階梯部係由較上述第1子階梯部各階之階差更大之階差而至少被分割為上層階梯與下層階梯。
以下，參照圖式對本發明詳細地進行說明。再者，本發明並不由下述實施形態限定。又，下述實施形態中之構成要素包含業者能夠容易地設想之構成要素或者實質上相同之構成要素。
(半導體記憶裝置之構成例)
圖1係表示實施形態之半導體記憶裝置1之構成例之剖視圖。於本說明書中，上下方向根據下述階梯部SR之形狀來規定。具體而言，將階梯部SR之階面部分，即階梯部SR之各階中之絕緣層OL之露出面所朝向之方向設為上方向。
如圖1所示，半導體記憶裝置1具備三維地配置有複數個記憶胞MC之記憶體部MEM、將與記憶胞MC連接之字元線WL拉出之階梯部SR、及有助於記憶胞MC之動作之周邊電路CUA。
周邊電路CUA包含配置於矽基板等基板SB上之電晶體TR、連接於電晶體TR之接點、及配線等。包含周邊電路CUA之基板SB整體由層間絕緣層LIL覆蓋。於層間絕緣層LIL上配置有源極線SL。源極線SL例如係多晶矽層等。
於源極線SL上，配置有作為導電層之字元線WL與絕緣層OL交替地積層複數個而成之積層體LM。字元線WL例如係鎢層或鉬層等。絕緣層OL例如係SiO 2層等。
再者，積層體LM中所包含之字元線WL之層數為任意。又，積層體LM可以於最下層之字元線WL之下方配置選擇閘極線(未圖示)而構成，亦可以於最上層之字元線WL之上方配置選擇閘極線(未圖示)而構成。
於積層體LM配置有複數個柱PL。柱PL於積層方向貫通積層體LM，且矩陣狀地配置於積層體LM之記憶體部MEM。
各個柱PL自柱PL之外周側起依次具有記憶體層ME、通道層CN、及核心層CR。通道層CN亦配置於柱PL之底部。記憶體層ME例如係SiO 2層/SiN層/SiO 2層積層而成之層，通道層CN例如係非晶矽層或多晶矽層等，核心層CR例如係SiO 2層等。
於積層體LM上配置有層間絕緣層UIL。各個柱PL之通道層CN利用貫通層間絕緣層UIL之插塞CH而與位線等上層配線(未圖示)連接。
根據上述構成，於柱PL與字元線WL之各個交叉部形成複數個記憶胞MC。藉由經由處於相同高度位置之字元線WL施加規定電壓，而將資料寫入至各個記憶胞MC。藉由經由字元線WL施加規定電壓，自各個記憶胞MC讀出資料。
於記憶體部MEM外側之積層體LM之端部附近配置有階梯部SR。階梯部SR藉由使字元線WL及絕緣層OL成為階梯狀而終止來構成。階梯部SR整體由層間絕緣層UIL覆蓋。
階梯部SR具有作為子階梯部之階梯部SRa～SRg。階梯部SRa～SRg自接近記憶體部MEM之一側向遠離記憶體部MEM之一側依次配置。階梯部SRa～SRg之1階除了階梯部SRd之規定階以外，包括1條字元線WL及字元線WL上層之1個絕緣層OL。
階梯部SRa、SRc、SRe、SRg朝向記憶體部MEM不斷升階。階梯部SRa包括包含最上層字元線WL之上層之複數條字元線WL。階梯部SRc包括構成階梯部SRa之字元線WL之下層之複數條字元線WL。階梯部SRe包括構成階梯部SRc之字元線WL之下層之複數條字元線WL。階梯部SRg包括構成階梯部SRe之字元線WL之下層之字元線WL且包含最下層字元線WL之複數條字元線WL。
於階梯部SRa、SRc、SRe、SRg之各階配置有接點CC。各個接點CC貫通構成配置有自身之階之階面部分之絕緣層OL，連接於下層之字元線WL。接點CC貫通層間絕緣層UIL而延伸，其上端例如與自周邊電路CUA接收信號之上層配線(未圖示)連接。
根據上述構成，積層體LM中所包含之所有字元線WL被階梯狀地拉出，利用接點CC與上層配線連接。如此，階梯部SRa、SRc、SRe、SRg包括與接點CC及記憶胞MC連接之字元線WL。有時亦將階梯部SRa、SRc、SRe、SRg稱為正階梯。
階梯部SRb、SRf朝向與記憶體部MEM相反之方向不斷升階。階梯部SRb包括與構成階梯部SRa之字元線WL為同一階層之字元線WL，且介隔平台部LDa而與階梯部SRa對向。階梯部SRf包括與構成階梯部SRe之字元線WL為同一階層之字元線WL，且介隔平台部LDe而與階梯部SRe對向。
階梯部SRd朝向與記憶體部MEM相反之方向不斷升階。階梯部SRd包含各自包括1對字元線WL及絕緣層OL之複數個階。又，階梯部SRd具有至少1階包括複數條字元線WL與複數個絕緣層OL之階。因此，該階具有較其他各階所具有之階差大之階差SRdc。
階梯部SRd包含利用該階差SRdc分割之上層階梯SRdu與下層階梯SRdl。又，階梯部SRd包含由階差SRdc及上層階梯SRdu構成之突起部EX。突起部EX之頭頂部TP具有上層階梯SRdu之階差。
階梯部SRd包括與構成階梯部SRa、SRc之字元線WL為同一階層之字元線WL，階梯部SRd之至少下層階梯SRdl介隔平台部LDc而與階梯部SRc對向。
構成階梯部SRb、SRd、SRf之字元線WL自記憶胞MC分離。構成階梯部SRb、SRd、SRf之字元線WL成為電浮動之狀態，階梯部SRb、SRd、SRf係不利於半導體記憶裝置1之功能之無效區域。有時亦將階梯部SRb、SRd、SRf稱為虛設階梯。
(半導體記憶裝置之製造方法)
接下來，使用圖2A～圖8，對實施形態之半導體記憶裝置1之製造方法之示例進行說明。圖2A～圖8係表示實施形態之半導體記憶裝置1之製造方法之順序之一例之流程圖。
如圖2A所示，於矽基板等基板SB上形成包含電晶體TR等之周邊電路CUA。由層間絕緣層LIL覆蓋周邊電路CUA。
如圖2B所示，於層間絕緣層LIL上形成源極線SL。
如圖2C所示，於源極線SL上，形成複數個作為絕緣層之犧牲層NL與複數個絕緣層OL交替地積層而成之積層體LMs。犧牲層NL例如係SiN層等，且係之後能夠置換成字元線WL之層。
於積層體LMs之端部附近形成階梯部SR。關於階梯部SR之形成方法將於下文敍述。
如圖3A所示，形成貫通積層體LMs到達源極線SL之複數個記憶體孔MH。
如圖3B所示，於各個記憶體孔MH之內壁積層記憶體層ME。更具體而言，自記憶體孔MH之內壁側起，形成SiO 2層等阻擋絕緣層BK、SiN層等電荷蓄積層CT、及SiO 2層等隧道絕緣層TN。利用該等阻擋絕緣層BK、電荷蓄積層CT、及隧道絕緣層TN構成記憶體層ME。
如圖3C所示，於隧道絕緣層TN之內壁形成通道層CN。通道層CN亦形成於記憶體孔MH之底面。利用核心層CR填充通道層CN內側之空隙。根據以上，形成柱PL。
接下來，對階梯部SR之形成方法進行說明。再者，於圖4A～圖5B中，省略了包含部分積層體LMs之下層構造。
如圖4A所示，於積層體LMs上形成複數個島狀之遮罩圖案MKa。遮罩圖案MKa例如係包括感光性樹脂之抗蝕劑圖案等。
如圖4B所示，利用O 2等離子體等進行細化，以使遮罩圖案MKa之寬度逐漸變窄。又，每當將遮罩圖案MKa細化時，自積層體LMs之上層朝向下層，將1對絕緣層OL及犧牲層NL逐漸去除。藉此，自遮罩圖案MKa之麓部朝向積層體LMs之下層形成階梯狀之形狀。即，形成加工中途之階梯部SRas～SRgs。
該等階梯部SRas～SRgs於積層體LMs中全部處於相同之階層位置，階梯部SRas、SRbs、階梯部SRcs、SRds、及階梯部SRes、SRfs分別介隔平台部LDas、LDcs、LDes而對向。
接下來，進行多階加工之陷落，以使該等階梯部SRas～SRgs位於互不相同之階層。
如圖4C所示，於積層體LMs上形成複數個島狀之遮罩圖案MKb。遮罩圖案MKb例如係包括感光性樹脂之抗蝕劑圖案等。
遮罩圖案MKb之1個島以覆蓋階梯部SRas、SRbs及平台部LDas之方式形成。遮罩圖案MKb之一端部配置於階梯部SRbs、SRcs間之平坦部FTbs。
遮罩圖案MKb之其他島以覆蓋階梯部SRds之一部分、階梯部SRes、SRfs、及平台部LDes之方式形成。遮罩圖案MKb之一端部配置於階梯部SRfs、SRgs間之平坦部FTfs。遮罩圖案MKb之另一端部覆蓋階梯部SRds、SRes間之平坦部FTds，且配置於階梯部SRds之中途。
如圖4D所示，將遮罩圖案MKb作為遮罩，保持階梯形狀之狀態，將露出之階梯部SRcs、SRds、SRgs及平台部LDcs向下挖掘。藉此，階梯部SRcs、SRds、SRgs由較構成階梯部SRas、SRbs、SRes、SRfs之絕緣層OL及犧牲層SL為下層之絕緣層OL及犧牲層SL構成。
此時，平坦部FTbs、FTfs之一部分被削除而分別屬於下層之階梯部SRcs、SRgs。
又，此時，階梯部SRds下層之階被削除，階梯部SRds具有階差SRdcs以及由階差SRdcs分割之上層階梯SRdus及下層階梯SRdls。平坦部FTds受到遮罩圖案MKb保護而原狀保留。
如圖4C及圖4D所示，有時將一次加工多階而使階梯部SRcs、SRds、SRgs位於下層階層之步驟稱為多階加工之陷落等。
如圖5A所示，形成遮罩圖案MKc。遮罩圖案MKc例如為由感光性樹脂構成之抗蝕劑圖案等。
遮罩圖案MKc覆蓋階梯部SRas～SRds及平台部LDas、LDcs。遮罩圖案MKc之一端部配置於階梯部SRds、SRes間之平坦部FTds。
如圖5B所示，以遮罩圖案MKc為遮罩，保持階梯形狀之狀態，使露出之階梯部SRes～SRgs及平台部LDes藉由多階加工而陷落。藉此，階梯部SRes～SRgs由較構成階梯部SRas～SRds之絕緣層OL及犧牲層SL更為下層之絕緣層OL及犧牲層SL構成。
此時，平坦部FTds之一部分被削除而變成屬於下層之階梯部SRes。藉此，於階梯部SRds中形成具有頭頂部TPs之突起部EXs。突起部EXs之頭頂部TPs具有由階梯部SRds之上層階梯SRdus所致之階差。
根據以上，結束階梯部SRas～SRgs之形成。如上所述，藉由進行2次多階加工之陷落，而形成分別屬於不同階層之階梯部SRas～SRgs。
如圖6所示，如上所述於形成柱PL之後，形成覆蓋包含階梯部SRas～SRgs之積層體LMs整體之層間絕緣層UIL。又，形成未圖示之狹縫。狹縫係沿著圖6之截面方向貫通積層體LMs之槽狀構成。
如圖7所示，經由狹縫將積層體LMs之犧牲層NL去除。藉此，形成絕緣層OL間具有空隙之積層體LMg。又，此時，形成包含空隙之階梯部SRag～SRgg、平台部LDag、LDcg、LDeg、及包含空隙之突起部EXg。
如圖8所示，經由狹縫於積層體LMg之空隙填充鎢或鉬等導電材料而形成字元線WL。藉此，形成具有階梯部SRa～SRg、平台部LDa、LDc、LDe、及突起部EX之積層體LM。
再者，如圖7及圖8所示，有時將用字元線WL置換犧牲層NL之處理稱為替換(replace)。
此後，將插塞CH連接於柱PL，將接點CC連接於階梯部SRa～SRg，進而，形成其等之上層配線。
根據以上，製造實施形態之半導體記憶裝置1。
於三維非揮發性記憶體等半導體記憶裝置之製造方法中，為了將積層為多層之字元線拉出，通常會形成階梯構造。此時，於積層體之端部，自最上層到最下層依次形成階差之方法需要複數個步驟且製造負荷較高。因此，考慮以下方法：於同一階層形成複數個子階梯部，藉由多階加工之陷落，形成為分別屬於不同階層之子階梯部。
於進行陷落時，各子階梯部間之平坦部用於遮罩圖案之微影法及其後之蝕刻加工用之範圍確保。例如，於比較例之半導體記憶裝置之製造方法中，於2次陷落步驟中，進行位置對準以使遮罩圖案之端部配置於各子階梯部間之平坦部。於該等平坦部中之後成為突起部之頭頂部之平坦部，2次都配置遮罩圖案之端部。此時，由於將平坦部較寬地形成以充分地獲得2次所需之範圍，故而存在階梯部整體之階梯長度變長之傾向。
再者，亦利用比較例之半導體記憶裝置之製造方法形成突起部，但具有突起部之子階梯部不被分割，突起部之頭頂部不具有階差。
根據實施形態之半導體記憶裝置1，於2次陷落步驟中之第1次中，不於階梯部SRds、SRes間之平坦部FTds配置遮罩圖案MKb之端部。取而代之的是，將作為虛設階梯之階梯部SRds利用於微影法之位置對準。藉此，平坦部FTds只要具有於使用遮罩圖案MKc之1次微影法及蝕刻中可獲得範圍之相應寬度即可，可將平坦部FTds設計得較小。因此，可降低階梯部SR整體之階梯長度。
(變化例1)
上述構成即便於子階梯部之數量增加之情形時亦能夠應用。使用圖9A～圖11B，對實施形態之變化例1之半導體記憶裝置之階梯部SRax～SRkx之形成方法進行說明。圖9A～圖11B係表示實施形態之變化例1之半導體記憶裝置之階梯部SRax～SRkx之形成方法之順序之一例之流程圖。
如圖9A所示，利用相當於上述實施形態之圖4A及圖4B之處理，於積層體LMx，於相同之階層位置形成階梯部SRax～SRkx。於該積層體LMx上形成島狀之遮罩圖案MKbx。
島狀之遮罩圖案MKbx各自之一端部配置於規定之階梯部SRax～SRkx間之平坦部FTbx、FTfx、FTjx。遮罩圖案MKbx各自之另一端部覆蓋平坦部FTdx、FThx而配置於階梯部SRdx、SRhx之中途。
如圖9B所示，利用將遮罩圖案MKbx設為遮罩之多階加工，使露出之階梯部SRcx、SRgx、SRkx陷落至下層之階層位置。又，使階梯部SRdx、SRhx之下層部分亦陷落，將階梯部SRdx、SRhx分別分割成2個部分。
如圖10A所示，形成遮罩圖案MKcx。遮罩圖案MKcx之一端部配置於階梯部SRdx、SRex間之平坦部FTdx。
如圖10B所示，利用將遮罩圖案MKcx設為遮罩之多階加工，使露出之階梯部SRex～SRkx陷落至更下層之階層位置。又，藉此，於階梯部SRdx，形成具有存在階差之頭頂部TPdx之突起部EXdx。
如圖11A所示，形成遮罩圖案MKdx。遮罩圖案MKdx之一端部配置於階梯部SRhx、SRix間之平坦部FThx。
如圖11B所示，藉由將遮罩圖案MKdx設為遮罩之多階加工，使露出之階梯部SRix～SRkx陷落至更下層之階層位置。又，藉此，於階梯部SRhx，形成具有存在階差之頭頂部TPhx之突起部EXhx。
根據以上，結束階梯部SRax～SRkx之形成。如上所述，進行3次藉由多階加工之陷落，而形成分別屬於不同階層之階梯部SRax～SRkx。又，形成分別具有突起部EXdx、EXhx之被分割成2個部分之階梯部SRdx、SRhx。
於階梯部SRax～SRkx之形成方法中，3次之陷落之中，遮罩圖案MKbx、MKcx之2次位置對準可使用平坦部FTdx。然而，藉由使用階梯部SRdx進行其中之1次遮罩圖案MKbx之位置對準，可將平坦部FTdx設計得較窄。
又，於階梯部SRax～SRkx之形成方法中，3次之陷落之中，遮罩圖案MKbx、MKdx之2次位置對準可使用平坦部FThx。然而，藉由使用階梯部SRhx進行其中之1次遮罩圖案MKbx之位置對準，可將平坦部FThx設計得較窄。
(變化例2)
於上述實施形態及變化例1中，將2個正階梯設為1組，並且使其中之1個陷落，其後，使屬於同組之2個正階梯一併陷落。
即，於實施形態中，將階梯部SRas～SRgs分為階梯部SRas、SRcs之組與階梯部SRes、SRgs之組，使各組之1個階梯部SRcs、SRgs陷落，其後，使屬於同組之2個階梯部SRes、SRgs一併陷落。
又，於變化例1中，將階梯部SRax～SRkx分為階梯部SRax、SRcx之組、階梯部SRex、SRgx之組及階梯部SRix、SRkx之組，使各組之1個階梯部SRcx、SRgx、SRkx陷落，其後，使同組之階梯部SRex、SRgx與階梯部SRix、SRkx一併陷落，進而，使同組之階梯部SRix、SRkx陷落。
於實施形態之變化例2中，將3個正階梯設為1組，並且於該組內依次進行陷落，然後，使屬於同組之3個正階梯一併陷落。
使用圖12A～圖14B，對實施形態之變化例2之半導體記憶裝置之階梯部SRay～SRky之形成方法進行說明。圖12A～圖14B係表示實施形態之變化例2之半導體記憶裝置之階梯部SRay～SRky之形成方法之順序之一例之流程圖。
如圖12A所示，藉由相當於上述實施形態之圖4A及圖4B之處理，於積層體LMy中，於相同之階層位置形成階梯部SRay～SRky。於該積層體LMy上形成島狀之遮罩圖案MKby。
遮罩圖案MKby各自之一端部配置於規定之階梯部SRay～SRky間之平坦部FTdy、FTjy。遮罩圖案MKby之另一端部配置於階梯部SRfy之中途。
如圖12B所示，藉由將遮罩圖案MKby設為遮罩之多階加工，使露出之階梯部SRey、SRky陷落至下層之階層位置。又，階梯部SRfy之下層部分亦陷落，將階梯部SRfy分割成2個部分。
如圖13A所示，形成島狀之遮罩圖案MKcy。遮罩圖案MKcy各自之一端部配置於階梯部SRby、SRcy間之平坦部FTby、及階梯部SRhy、SRiy間之平坦部FThy。遮罩圖案MKcy之另一端部配置於階梯部SRfy之中途。
如圖13B所示，利用將遮罩圖案MKcy設為遮罩之多階加工，使露出之階梯部SRcy～SRey、SRiy～SRky陷落至更下層之階層位置。又，使分割成2個部分之階梯部SRfy之下層階梯之一部分進而陷落，將階梯部SRfy分割成3個部分。即，階梯部SRfy具有下層階梯、中層階梯、及上層階梯這3個階梯。
如圖14A所示，形成遮罩圖案MKdy。遮罩圖案MKdy之一端部配置於階梯部SRfy、SRgy間之平坦部FTfy。
如圖14B所示，利用將遮罩圖案MKdy設為遮罩之多階加工，使露出之階梯部SRgy～SRky陷落至更下層之階層位置。又，藉此，於階梯部SRfy，形成具有存在階差之頭頂部TPfy之突起部EXfy。
根據以上，結束階梯部SRay～SRky之形成。如上所述，藉由進行3次多階加工之陷落，而形成分別屬於不同階層之階梯部SRay～SRky。又，形成分割成3個部分且具有突起部EXfy之階梯部SRfy。
於階梯部SRay～SRky之形成方法中，於3次之陷落中，遮罩圖案MKby～MKdy之3次位置對準可使用平坦部FTfy。然而，藉由使用階梯部SRfy進行其中之2次遮罩圖案MKby、MKcy之位置對準，可將平坦部FTfy設計得較窄。
如以上所述，根據子階梯部之數量及陷落之方法，突起部之數量、及具有突起部之子階梯部之分割數量變化。即，與實施形態及變化例1、2之示例無關，突起部之數量及子階梯部之分割數量為任意。
再者，於上述實施形態及變化例1、2之半導體記憶裝置中，周邊電路CUA配置於記憶體部MEM之下方，但並不限定於此。亦可以係記憶體部及階梯部配置於基板之正上方，於記憶體部及階梯部之外側配置周邊電路。或者，亦可以於記憶體部及階梯部之上方配置周邊電路。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明與其均等之範圍中。 相關申請
本申請享有2019年8月30日申請之日本專利申請號2019-158388之優先權之利益，該日本專利申請之所有內容被引用於本申請中。
1:半導體記憶裝置 BK:阻擋絕緣層 CC:接點 CH:插塞 CN:通道層 CR:核心層 CT:電荷蓄積層 CUA:周邊電路 EX:突起部 EXdx:突起部 EXfy:突起部 EXg:突起部 EXhx:突起部 EXs:突起部 FTbx:平坦部 FTds:平坦部 FTdx:平坦部 FTdy:平坦部 FTfx:平坦部 FTfy:平坦部 FThx:平坦部 FThy:平坦部 FTjx:平坦部 FTjy:平坦部 LDa:平台部 LDag:平台部 LDas:平台部 LDc:平台部 LDcg:平台部 LDcs:平台部 LDe:平台部 LDeg:平台部 LDes:平台部 LIL:層間絕緣層 LM:積層體 LMs:積層體 MC:記憶胞 ME:記憶體層 MEM:記憶體部 MH:記憶體孔 MKa:遮罩圖案 MKb:遮罩圖案 MKbx:遮罩圖案 MKby:遮罩圖案 MKc:遮罩圖案 MKcx:遮罩圖案 MKcy:遮罩圖案 MKdx:遮罩圖案 MKdy:遮罩圖案 NL:犧牲層 OL:絕緣層 PL:柱 SB:基板 SL:源極線 SR:階梯部 SRa:階梯部 SRas～SRgs:階梯部 SRag～SRgg:階梯部 SRax～SRkx:階梯部 SRay～SRky:階梯部 SRb:階梯部 SRc:階梯部 SRd:階梯部 SRdc:階差 SRdcs:階差 SRdl:下層階梯 SRdls:下層階梯 SRdu:上層階梯 SRdus:上層階梯 SRe:階梯部 SRf:階梯部 SRg:階梯部 TN:隧道絕緣層 TP:頭頂部 TPdx:頭頂部 TPfy:頭頂部 TPhx:頭頂部 TPs:頭頂部 TR:電晶體 UIL:層間絕緣層 WL:字元線
圖1係表示實施形態之半導體記憶裝置之構成例之剖視圖。 圖2A～圖2C、圖3A～圖3C、圖4A～圖4D、圖5A～圖5B、圖6～圖8係表示實施形態之半導體記憶裝置之製造方法之順序之一例之剖視圖。 圖9A～圖9B、圖10A～圖10B、圖11A～圖11B係表示實施形態之變化例1之半導體記憶裝置之階梯部之形成方法之順序之一例之剖視圖。 圖12A～圖12B、圖13A～圖13B、圖14A～圖14B係表示實施形態之變化例2之半導體記憶裝置之階梯部之形成方法之順序之一例之剖視圖。
1:半導體記憶裝置 CC:接點 CH:插塞 CN:通道層 CR:核心層 CUA:周邊電路 EX:突起部 LDa:平台部 LDc:平台部 LDe:平台部 LIL:層間絕緣層 LM:積層體 MC:記憶胞 ME:記憶體層 MEM:記憶體部 OL:絕緣層 PL:柱 SB:基板 SL:源極線 SR:階梯部 SRa:階梯部 SRb:階梯部 SRc:階梯部 SRd:階梯部 SRdc:階差 SRdl:下層階梯 SRdu:上層階梯 SRe:階梯部 SRf:階梯部 SRg:階梯部 TP:頭頂部 TR:電晶體 UIL:層間絕緣層 WL:字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備積層體，該積層體介隔絕緣層而積層複數個導電層，且具有配置複數個記憶胞之記憶體部、及上述複數個導電層之端部成階梯狀之階梯部，上述階梯部具有升階之3個以上第1子階梯部，上述3個以上第1子階梯部之升階方向係與朝著上述記憶體部之方向相反之方向，上述3個以上第1子階梯部中之至少1個第1子階梯部係由較上述第1子階梯部各階之階差更大之階差而至少被分割為上層階梯與下層階梯。
  2. 如請求項1之半導體記憶裝置，其中上述第1子階梯部之各階具有互為相同數量之上述導電層，分割上述第1子階梯部之上述階差具有比上述第1子階梯部之各階更多之上述導電層。
  3. 如請求項1之半導體記憶裝置，其中於上述3個以上之第1子階梯部之間，各配置有1個向朝著上述記憶體部之方向升階之第2子階梯部。
  4. 如請求項3之半導體記憶裝置，其中上述第2子階梯部屬於各不相同之階層。
  5. 如請求項3之半導體記憶裝置，其中 於上述第2子階梯部配置與構成上述第2子階梯部之上述導電層連接之接點。
  6. 如請求項3之半導體記憶裝置，其中構成上述第2子階梯部之上述導電層與上述記憶胞連接。
  7. 如請求項1之半導體記憶裝置，其中構成上述3個以上第1子階梯部之上述導電層不與上述記憶胞連接。
  8. 如請求項1之半導體記憶裝置，其中由上述階差分割之上述第1子階梯部之上述下層階梯屬於與其他上述第1子階梯部不同之階層。
  9. 如請求項1之半導體記憶裝置，其中上述階梯部具有5個以上之上述第1子階梯部，上述5個以上之第1子階梯部中之至少2個第1子階梯部由分割上述第1子階梯部之上述階差至少分割成2個部分。
  10. 如請求項1之半導體記憶裝置，其中上述階梯部具有5個以上之上述第1子階梯部，上述5個以上之第1子階梯部中之至少1個第1子階梯部具有2個以上之分割上述第1子階梯部之上述階差，且至少被分割成3個部分。
  11. 一種半導體記憶裝置，其具備積層體，該積層體介隔絕緣層而積層複數個導電層，且具有配置複數個記憶胞之記憶體部、及上述複數個導電層之端部成階梯狀之階梯部，上述階梯部具備：第1階梯部，其向朝著上述記憶體部之第1方向升階；以及第2階梯部，其與上述第1階梯部於上述第1方向側相鄰，且向與上述第1方向相反方向之第2方向升階；上述第2階梯部係形成為於上述第1階梯部側包含突起部，且上述突起部之頭頂部具有階差。
  12. 如請求項11之半導體記憶裝置，其中上述頭頂部之上述階差面向上述第1方向。
  13. 如請求項12之半導體記憶裝置，其中上述第2階梯部於上述突起部之中段亦具有面向上述第1方向之階差。
  14. 如請求項11之半導體記憶裝置，其中上述第1階梯部與上述第2階梯部屬於不同之階層。
  15. 如請求項11之半導體記憶裝置，其中上述第1階梯部屬於較上述第2階梯部為下層之階層。
  16. 如請求項11之半導體記憶裝置，其中於上述第1階梯部配置與構成上述第1階梯部之上述導電層連接之接點。
  17. 如請求項11之半導體記憶裝置，其中構成上述第1階梯部之上述導電層與上述記憶胞連接。
  18. 如請求項11之半導體記憶裝置，其中構成上述第2階梯部之上述導電層不與上述記憶胞連接。
  19. 一種半導體記憶裝置之製造方法，形成介隔第2層而積層複數個第1層之積層體，藉由配置於上述積層體上之第1遮罩圖案之細化，形成向第1方向升階之第1階梯部、及與上述第1階梯部於上述第1方向側相鄰且向與上述第1方向相反方向之第2方向升階之第2階梯部，以第2遮罩圖案一面覆蓋上述第1階梯部之整體、上述第1階梯部及上述第2階梯部間之平坦部之整體、以及上述第2階梯部之一部分，一面使上述第2階梯部陷落，且以第3遮罩圖案一面覆蓋上述第2階梯部之整體與上述平坦部之一部分，一面使上述第1階梯部陷落，而使上述第1階梯部與上述第2階梯部位於互不相同之階層，並且於上述第2階梯部之上述第1階梯部側形成頭頂部具有階差之上述第2階梯部之突起部。
  20. 如請求項19之半導體記憶裝置之製造方法，其中於以上述第2遮罩圖案為遮罩使上述第2階梯部陷落之後，且以上述第3遮罩圖案為遮罩使上述第1階梯部陷落之前，以與上述第2遮罩圖案不同圖案之第4遮罩圖案，一面覆蓋上述第1階梯部之整體、上述平坦部之整體、以及上述第2階梯部之一部分，一面使上述第2階梯部進而陷落。
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