CN108389786B - 用于三维存储器件的存储区制作过程的硬掩模处理方法 - Google Patents

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Abstract

本发明涉及一种硬掩模处理方法，用于三维存储器件的存储区制作过程，所述方法包括以下步骤：提供半导体结构，所述半导体结构包括堆叠层、位于所述堆叠层中的沟道孔，以及位于所述堆叠层上的硬掩模层；填充所述沟道孔；在所述沟道孔中形成凹槽；在所述堆叠层上覆盖接触层，所述接触层的一部分嵌入所述凹槽；进行平坦化处理，一并去除所述硬掩模层和所述接触层，直至露出所述堆叠层表面；其中所述硬掩模层的材料适于在同一平坦化处理步骤中与所述接触层一并被去除。本发明只需要经过一次平坦化处理即可去除多余的硬掩模层和接触层，步骤更为简单；其次，一次平坦化处理显著缓解了嵌入沟道孔内的接触层和周围的堆叠层高度不同的问题。

Description

用于三维存储器件的存储区制作过程的硬掩模处理方法
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种用于三维存储器件的存储区制作过程的硬掩模处理方法。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
在半导体制程中，硬掩模(Hard Mask，HM)主要运用于多重光刻工艺中，首先把光阻(Photo Resist，PR)图像转移到硬掩模上，然后通过硬掩模将最终图形刻蚀转移到衬底(Substrate)上。举例来说，在三维存储器的制造过程中，用于形成存储区的沟道孔需要与其他区域(例如堆叠层)经历不同的制程，因而有时需要硬掩模将沟道孔以外的区域覆盖，而单独对沟道孔内进行至少一些制程。
已知的三维存储器件的制作方法中，在堆叠层上沉积一层氮化硅作为硬掩模层。在沉积嵌入沟道孔中的多晶硅层后，需要先进行一次平坦化处理步骤以去除硬掩模层上的多晶硅层，然后使用磷酸去除硬掩模层(例如，氮化硅)。例如，平坦化处理可包括化学机械研磨(Chemical Mechanical Polishing，CMP)、机械研磨、回蚀(etch back)等。此时沟道孔中的多晶硅层的高度高出周围去除硬掩模层后的堆叠层表面，需再进行一次平坦化处理以去除沟道孔中的多晶硅层。这一制作过程有如下缺点，首先，制作步骤繁琐，在沉积多晶硅层后需要3个步骤；其次，两次平坦化处理会引起嵌入沟道孔内的多晶硅和周围的堆叠层高度不同；再者，使用磷酸去除氮化硅材料的硬掩模层的过程中，容易将沟道孔中作为电子俘获层的氮化硅也部分去除，从而损伤存储器件，影响存储器件性能。
发明内容
本发明所要解决的技术问题是提供一种用于三维存储器件的存储区制作过程的硬掩模处理方法，可以简化步骤且提升所制作的存储器件质量。
本发明为解决上述技术问题而采用的技术方案是提出一种硬掩模处理方法，用于三维存储器件的存储区制作过程，所述方法包括以下步骤：提供半导体结构，所述半导体结构包括堆叠层、位于所述堆叠层中的沟道孔，以及位于所述堆叠层上的硬掩模层；填充所述沟道孔；在所述沟道孔中形成凹槽；在所述堆叠层上覆盖接触层，所述接触层的一部分嵌入所述凹槽；进行平坦化处理，一并去除所述硬掩模层和所述接触层，直至露出所述堆叠层表面；其中所述硬掩模层的材料适于在同一平坦化处理步骤中与所述接触层一并被去除。
在本发明的一实施例中，所述硬掩模层和所述接触层的材料是多晶硅。
在本发明的一实施例中，所述平坦化处理具有多晶硅对氧化硅的高选择比。
在本发明的一实施例中，填充所述沟道孔的步骤包括形成底部外延层。
在本发明的一实施例中，填充所述沟道孔的步骤包括在所述沟道孔的侧壁形成阻挡绝缘层、隧穿绝缘层和电荷俘获层。
在本发明的一实施例中，所述电荷俘获层的材料为氮化硅。
在本发明的一实施例中，填充所述沟道孔的步骤包括形成沟道层。
在本发明的一实施例中，填充所述沟道孔的步骤包括形成填充层。
在本发明的一实施例中，所述凹槽形成于所述填充层。
本发明由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：
1)覆盖接触层后，只需要经过一次平坦化处理即可去除多余的硬掩模层和接触层，步骤更为简单；
2)一次平坦化处理显著缓解了嵌入沟道孔内的接触层和周围的堆叠层高度不同的问题；
3)由于无需使用磷酸去除氮化硅材料的硬掩模层，不会将沟道孔中作为电子俘获层的氮化硅也部分去除，从而不会影响存储器件性能。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是本发明一实施例的硬掩模处理方法的流程图。
图2A-2D是本发明一实施例的硬掩模处理方法的示例性过程中的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1是本发明一实施例的硬掩模处理方法的流程图。图2A-2D是本发明一实施例的硬掩模处理方法的示例性过程示意图。下面参考图1-2D所示描述本实施例的硬掩模处理方法。
在步骤102，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构。半导体结构可包括堆叠层、位于堆叠层中的沟道孔，以及位于堆叠层上的硬掩模层。在图2A所示例的半导体结构的剖面图中，半导体结构200a可包括衬底210、堆叠层220、沟道孔230以及硬掩模层240。衬底210典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。堆叠层220为第一材料层221和第二材料层222交替层叠的叠层。例如，第一材料层221和第二材料层222是氮化硅和氧化硅的组合、氧化硅与(未掺杂)多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底210上交替沉积氮化硅(例如，第一材料层221)和氧化硅(例如，第二材料层222)，形成该堆叠层220。在本实施例中，堆叠层220表面为第二材料层222，例如氧化硅。沟道孔230用于容纳存储器件所需的存储区。举例来说，可以在堆叠层220上形成硬掩模层240，而后采用合适的刻蚀技术刻蚀堆叠层220来形成沟道孔230。
硬掩模层240覆盖在堆叠层220上，可以在刻蚀沟道孔230时保护堆叠层220的其他区域。与常规选择的氮化硅材料不同，本实施例的硬掩模层240考虑后续步骤中的去除，而选用适合与嵌入的接触层一并通过平坦化处理去除的材料，这将在后文一起讨论。
在步骤104中，填充沟道孔。
沟道孔中需要形成最终的存储器件所需的存储区。为此，沟道孔需要包括隧穿绝缘层、电荷俘获层以及沟道层等。例如，在图2A所示例的半导体结构200a的剖面图中，沟道孔230内可包括沿着其侧壁从外到内设置的阻挡绝缘层231、电荷俘获层232和隧穿绝缘层233。层231、232和233构成存储层。另外，沟道孔230内可包括垂直的沟道层234。沟道层234作为存储层与外部的电性导通。在图2A的示例中，阻挡绝缘层231和隧穿绝缘层233的示例性材料为氧化硅，电荷俘获层232的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层234示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡绝缘层231的材料可以包括高K氧化层；电荷俘获层232是浮置栅极结构，例如包括多晶硅材料；沟道层234的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。沟道孔230内还可包括填充层235。填充层235的示例性材料为氧化硅。在沟道孔230的底部可具有外延区238，层231-235位于外延区238上。
在此步骤104中，可以在沟道孔中填充上述结构的至少一部分。例如填充阻挡绝缘层231、电荷俘获层232、隧穿绝缘层233、垂直的沟道层234和填充层235中的一种或几种。填充的方式可以是沉积，可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺。举例来说，在步骤104中，可以通过ALD方式沉积垂直的填充层235。填充层235可以为如图2A所示的具有空气隙的中空柱，也可以为实心柱。
在步骤106中，在沟道孔中形成凹槽。
在沟道孔中形成的凹槽将被嵌入接触层。
例如在图2B的示例性半导体结构200b的剖面图中，在填充层235中形成凹槽236。可以采用合适的刻蚀技术刻蚀填充层235来形成凹槽236。
在步骤108，在堆叠层上覆盖接触层，接触层的一部分嵌入凹槽。
例如在图2C的示例性半导体结构200c的剖面图中，在堆叠层220上覆盖接触层237。接触层237的材料例如是多晶硅。覆盖多晶硅的工艺例如可以是沉积。可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺。
在步骤110，进行平坦化处理，一并去除硬掩模层和接触层，直至露出堆叠层表面。
在此步骤中，平坦化处理可以去除接触层和硬掩模层，而在堆叠层的表面停止。
例如在图2C的的示例性半导体结构200c的剖面图中，平坦化处理可以去除接触层237和硬掩模层240，而在堆叠层220表面的第二材料层222处停止，得到图2D的的示例性半导体结构200d。
相应于接触层237的材料，硬掩模层240的材料也可以选择近似的材料，以便适于在同一平坦化处理中与接触层237一并被去除。举例来说，硬掩模层240也可以是多晶硅。当第二材料层222选择氧化硅时，平坦化处理具有多晶硅对氧化硅的高选择比，从而让研磨在第二材料层222处停止。经过平坦化处理后，可以露出堆叠层220表面的第二材料层222。同时沟道孔230内的接触图案237a及其周围的材料，例如ONO结构等也被研磨掉一部分，以降至与第二材料层222表面相同的高度。
在本实施例中，平坦化处理可包括化学机械研磨(Chemical MechanicalPolishing，CMP)、机械研磨、回蚀(etch back)等。
与已知的方法相比，本实施例的硬掩模处理方法中，覆盖接触层237后，只需要经过一次平坦化处理即可去除多余的硬掩模层和接触层，步骤更为简单；其次，一次平坦化处理显著缓解了嵌入沟道孔内的接触层和周围的堆叠层高度不同的问题；再者，由于无需使用磷酸去除氮化硅材料的硬掩模层，不会将沟道孔中作为电子俘获层的氮化硅也部分去除，从而不会影响存储器件性能。
在本发明的上下文中，三维存储器可以是三维非易失性存储器，例如3D NAND存储器。
本申请中使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (9)

1.一种硬掩模处理方法，用于三维存储器件的存储区制作过程，所述方法包括以下步骤：
提供半导体结构，所述半导体结构包括堆叠层、位于所述堆叠层中的沟道孔，以及位于所述堆叠层上的硬掩模层；
填充所述沟道孔；
在所述沟道孔中形成凹槽；
在所述堆叠层和硬掩模层上覆盖接触层，所述接触层的一部分嵌入所述凹槽；
进行平坦化处理，一并去除所述硬掩模层和所述接触层，直至露出所述堆叠层表面；
其中所述硬掩模层的材料适于在同一平坦化处理步骤中与所述接触层一并被去除。
2.如权利要求1所述的方法，其特征在于，所述硬掩模层和所述接触层的材料是多晶硅。
3.如权利要求2所述的方法，其特征在于，所述平坦化处理具有多晶硅对氧化硅的高选择比。
4.如权利要求1所述的方法，其特征在于，填充所述沟道孔的步骤包括在所述沟道孔的底部形成外延区。
5.如权利要求1所述的方法，其特征在于，填充所述沟道孔的步骤包括在所述沟道孔的侧壁从外到内依次形成阻挡绝缘层、电荷俘获层和隧穿绝缘层。
6.如权利要求5所述的方法，其特征在于，所述电荷俘获层的材料为氮化硅。
7.如权利要求1所述的方法，其特征在于，填充所述沟道孔的步骤包括形成沟道层。
8.如权利要求1所述的方法，其特征在于，填充所述沟道孔的步骤包括形成填充层。
9.如权利要求8所述的方法，其特征在于，所述凹槽形成于所述填充层顶部。
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