CN108231789A - 包括突起焊盘的半导体存储器装置 - Google Patents

包括突起焊盘的半导体存储器装置 Download PDF

Info

Publication number
CN108231789A
CN108231789A CN201711307949.6A CN201711307949A CN108231789A CN 108231789 A CN108231789 A CN 108231789A CN 201711307949 A CN201711307949 A CN 201711307949A CN 108231789 A CN108231789 A CN 108231789A
Authority
CN
China
Prior art keywords
pad
protrusion
semiconductor memory
memory system
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711307949.6A
Other languages
English (en)
Inventor
金光洙
张世美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108231789A publication Critical patent/CN108231789A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了一种半导体存储器装置，该半导体存储器装置可包括：衬底，其包括单元阵列区和接触区；和堆叠结构，其包括交替地堆叠在衬底上的多个绝缘层和多个栅电极。堆叠结构在接触区中可包括阶梯式结构。所述多个栅电极中的每一个可包括包含阶梯式结构中的阶梯的对应的焊盘单元。焊盘单元中的至少一个可包括基础焊盘和基础焊盘上的突起焊盘。突起焊盘可位于基础焊盘的表面的垂直于对应的栅电极的延伸方向的两条边之间并且与所述两条边间隔开。

Description

包括突起焊盘的半导体存储器装置
相关申请的交叉引用
本申请要求于2016年12月9日在韩国知识产权局提交的韩国专利申请No.10-2016-0167935的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本发明构思的实施例涉及半导体存储器装置，并且更具体地说，涉及包括阶梯式结构的半导体存储器装置。
背景技术
可提高半导体存储器装置的集成度以满足消费者对性能和价格的需求。就2D或平面半导体存储器装置而言，由于主要通过单位存储器单元占据的面积来确定集成度，因此集成度可极大地受到微图案形成技术的水平的影响。
为了实现微图案，可使用高价设备，并且作为结果，2D半导体存储器装置的集成度会受限。为了提高集成度，3D半导体存储器装置可包括按照3D排列的存储器单元。
该背景技术部分中公开的以上信息仅用于增强对本发明的背景的理解，因此，其可包含不构成现有技术的信息。
发明内容
本发明构思的实施例可提供具有提高的可靠性的半导体存储器装置。
根据本发明构思的一些实施例，提供了半导体存储器装置。一种半导体存储器装置可包括：衬底，其包括单元阵列区和接触区；和堆叠结构，其包括交替地堆叠在衬底上的多个绝缘层和多个栅电极。堆叠结构在接触区中可包括阶梯式结构。所述多个栅电极中的每一个可包括包含阶梯式结构中的阶梯的对应的焊盘单元。焊盘单元中的至少一个可包括基础焊盘和基础焊盘上的突起焊盘。突起焊盘可位于基础焊盘的表面的与对应的栅电极的延伸方向垂直的两条边之间并且与所述两条边间隔开。
根据本发明构思的一些实施例，提供了半导体存储器装置。一种半导体存储器装置可包括：衬底，其包括单元阵列区和接触区；和堆叠结构，其包括交替地堆叠在衬底上的多个绝缘层和多个栅电极。堆叠结构可包括接触区中的阶梯式结构。所述多个栅电极中的每一个可包括包含阶梯式结构中的阶梯的对应的焊盘单元。焊盘单元中的至少一个可包括基础焊盘和基础焊盘上的突起焊盘。基础焊盘的最上表面可包括与突起焊盘重叠的第一区和不与突起焊盘重叠的第二区。第一区和第二区可在栅电极的延伸方向上排列。
根据本发明构思的一些实施例，提供了半导体存储器装置。一种半导体存储器装置可包括：衬底，其包括衬底的上表面中的单元阵列区和接触区。所述半导体存储器装置可包括在垂直于衬底的上表面的竖直方向上堆叠在衬底的上表面上的多个栅电极。所述多个栅电极可在平行于衬底的上表面的延伸方向上从单元阵列区延伸至接触区，并且可包括接触区中的按照阶梯式结构暴露出来的对应的基础焊盘区。所述基础焊盘区可包括与对应的栅电极的上表面共面的对应的上表面。所述半导体存储器装置可包括在竖直方向上从至少一个对应的基础焊盘区延伸的至少一个突起焊盘。所述至少一个突起焊盘的垂直于延伸方向的边可在延伸方向上相对于所述至少一个对应的基础焊盘区的对应的边偏离，以暴露出所述至少一个对应的基础焊盘区的一部分。
根据一些实施例，半导体存储器装置可提高接触区中的可靠性。
附图说明
图1是示出根据本发明构思的一些实施例的半导体存储器装置的平面图的示意性构造的框图。
图2是根据本发明构思的一些实施例的半导体存储器装置的框图。
图3是示出根据本发明构思的一些实施例的半导体存储器装置的单元阵列的电路图。
图4A是根据本发明构思的一些实施例的半导体存储器装置的部分区的平面图，图4B是沿着图4A的线b-b’截取的剖视图，并且图4C是示出图4B的部分C的放大图。
图5、图6和图7是示出根据本发明构思的一些实施例的半导体存储器装置的接触区的部分组件的透视图。
图8和图9是示出根据本发明构思的一些实施例的半导体存储器装置的剖视图。
图10、图11、图12、图13、图14、图15、图16、图17和图18是示出根据本发明构思的一些实施例的制造半导体存储器装置的方法的中间操作的剖视图。
图19是示意性地示出包括根据本发明构思的一些实施例的半导体存储器装置的电子系统的框图。
具体实施方式
在下文中将参照其中示出了本发明构思的示例性实施例的附图更加全面地描述本发明构思。本发明构思及其实现方法将从以下将参照附图更详细地描述的示例性实施例中变得清楚。然而，本发明构思的实施例可按照不同形式实施，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域技术人员。
如本文所用，除非上下文清楚地另有指示，否则单数形式“一个”、“一”和“该”旨在同样包括复数形式。应该理解，当元件被称作“连接”或“耦接”至另一元件时，其可直接连接至或结合至另一元件，或者可存在中间元件。如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。还应该理解，术语“包括”、“包括……的”、“包含”和/或“包含……的”，在本文中使用时，指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
相似地，应该理解，当诸如层、区或衬底的元件被称作“连接至”另一元件或者“位于”另一元件“上”时，其可直接连接至所述另一元件或者直接位于所述另一元件上，或者可存在中间元件。相反，术语“直接”意指不存在中间元件。另外，可通过作为本发明构思的理想示意图的剖视图来描述在具体实施方式中描述的实施例。因此，可根据制造技术和/或可允许的误差修改示意图的形状。因此，本发明构思的实施例不限于示意图中示出的特定形状，而是可包括可根据制造工艺生成的其它形状。
本文中解释和示出的本发明构思的实施例可包括它们的互补对应部分。相同的附图标记或者相同的参考指示符在说明书中始终指示相同的元件。
图1是示出根据本发明构思的一些实施例的半导体存储器装置的平面图的示意性构造的框图。图2是根据本发明构思的一些实施例的半导体存储器装置的框图。下文中，将参照图1和图2描述根据本发明构思的一些实施例的半导体存储器装置的示意性构造。
参照图1，根据本发明构思的一些实施例的半导体存储器装置可包括单元阵列区(CAR)和外围电路区。外围电路区可包括行解码器区ROW DCR、页缓冲器区PBR、列解码器区COL DCR和接触区CTR。接触区CTR可位于单元阵列区CAR与行解码器区ROW DCR之间。
参照图1和图2，包括多个存储器单元的存储器单元阵列1可在单元阵列区CAR中。存储器单元阵列1还可包括与多个存储器单元电连接的多条字线和位线。存储器单元阵列1可包括作为数据擦除单元的多个存储器块BLK0至BLKn。稍后可更详细地描述存储器单元阵列1。
用于选择存储器单元阵列1的字线的行解码器2可在行解码器区ROW DCR中。将存储器单元阵列1与行解码器2电连接的布线结构可在接触区CTR中。行解码器2可根据地址信息来选择存储器单元阵列1的存储器块BLK0至BLKn之一并且选择所选择的存储器块的字线之一。
用于读取存储在存储器单元中的信息的页缓冲器3可在页缓冲器区PBR中。页缓冲器3可根据操作模式临时存储将被存储在存储器单元中的数据或者感测存储在存储器单元中的数据。页缓冲器3可在编程操作模式中作为写驱动器电路进行操作，并且在读操作模式中作为读出放大器电路进行操作。
与存储器单元阵列1的位线连接的列解码器4可在列解码器区COL DCR中。列解码器4可提供页缓冲器3与外部装置(例如，存储器控制器)之间的数据传输路径。
下文中，将参照图3描述半导体存储器装置的单元阵列区。图3是示出根据本发明构思的一些实施例的半导体存储器装置的单元阵列的电路图。
存储器单元阵列可包括可在竖直方向上延伸的多个单元串CS11、CS12、CS21和CS22。多个单元串可具有竖直结构，其中多个单元串在与衬底的平面垂直的方向(z方向)上延伸。
多个单元串CS11、CS12、CS21和CS22中的每一个可包括串联连接的地选择晶体管GST、多个存储器单元晶体管MC1、MC2、……、MC6和串选择晶体管SST。在图3中，单元串CS11、CS12、CS21和CS22中的每一个具有一个串选择晶体管SST和一个地选择晶体管GST，但是在一些实施例中，单元串CS11、CS12、CS21和CS22中的每一个可不限于此，并且可包括例如两个或更多个串选择晶体管和/或两个或更多个地选择晶体管。此外，在图3中，单元串CS11、CS12、CS21和CS22中的每一个包括6个存储器单元晶体管MC1、MC2、……、MC6，但是在一些实施例中，单元串CS11、CS12、CS21和CS22中的每一个可不限于此，并且可包括例如至少8个存储器单元晶体管。
多个单元串CS11、CS12、CS21和CS22可在矩阵方向上排列和连接。单元串CS11、CS12、CS21和CS22的串选择晶体管SST可与对应的位线BTL1和BTL2连接。例如，单元串CS11和CS21可共同连接至第一位线BTL1，并且可沿着第一列排列，单元串CS12和CS22可共同连接至第二位线BTL2，并且可沿着第二列排列。单元串CS11、CS12、CS21和CS22的串选择晶体管SST可与串选择线SSL1和SSL2连接。例如，共同连接至第一串选择线SSL1的单元串CS11和CS12可沿着第一行排列，共同连接至第二串选择线SSL2的单元串CS21和CS22可沿着第二行排列。
单元串CS11、CS12、CS21和CS22的地选择晶体管GST可与地选择线GSL连接。共源极线CSL可与单元串CS11、CS12、CS21和CS22的地选择晶体管GST连接。
位于相同高度的各个存储器单元晶体管MC1、MC2、……、MC6可连接至字线WL1、WL2、……、WL6中的位于相同高度的对应的一条字线。例如，与地选择晶体管GST连接的第一存储器单元晶体管MC1可通过第一字线WL1与相邻列的第一存储器单元晶体管MC1连接。
共源极线CSL可共同连接至地选择晶体管GST的源极。另外，共源极线CSL与位线BTL1和BTL2之间的地选择线GSL、多个字线WL1、WL2、……、WL6和串选择线SSL可分别用作地选择晶体管GST、存储器单元晶体管MC1、MC2、……、MC6和串选择晶体管SST的栅电极。此外，存储器单元晶体管MC1、MC2、……、MC6可包括对应的数据存储元件。
下文中，将参照图4A、图4B、图4C和图5描述根据本发明构思的一些实施例的半导体存储器装置。图4A是根据本发明构思的一些实施例的半导体存储器装置的局部区域的平面图，图4B是沿着图4A的线b-b’截取的剖视图，图4C是示出图4B的部分C的放大图，并且图5是示出根据本发明构思的一些实施例的半导体存储器装置的接触区的部分组件的透视图。
参照图4A和图4B，根据本发明构思的一些实施例的半导体存储器装置的衬底100可包括单元阵列区CAR和位于单元阵列区CAR的周边的接触区CTR。竖直图案结构VS、堆叠结构SS和位线BTL可位于衬底100上。
衬底100可包括半导体材料，并且可为例如硅衬底、锗衬底、硅-锗衬底或绝缘体上硅(SOI)衬底。在一些实施例中，衬底100可包括p型杂质。
衬底100可包括掺有杂质的多个共源极区280。共源极区280中的每一个可具有在平行于衬底100的最上表面的x方向上延伸的线形。多个共源极区280可在y方向上按照线形排列。在一些实施例中，共源极区280可包括注入到衬底100中的n型杂质。
衬底100上的堆叠结构SS可包括交替地堆叠的多个绝缘层110和多个栅电极300。可设置多个堆叠结构SS，在下文中，将主要描述一个堆叠结构SS。
堆叠结构SS可具有在x方向上延伸的线形，并且共源极区280可位于堆叠结构SS的两侧。堆叠结构SS和共源极区280可在y方向上交替地布置。
共源极线CSL可位于邻近的堆叠结构SS之间，并且可在垂直于衬底100的最上表面的竖直方向(z方向)上穿过多个栅电极300和多个绝缘层110。
共源极线CSL可接触衬底100。具体地说，共源极线CSL可接触共源极区280。共源极线CSL与栅电极300之间的沟槽间隔件285可使在y方向上邻近的共源极线CSL与栅电极300电绝缘。
堆叠结构SS还可包括在最下端的栅电极300G与衬底100之间的下绝缘层105。在一些实施例中，下绝缘层105可包括诸如氮化硅层、氧化铝层或氧化铪层的高介电层。下绝缘层105可具有比另一绝缘层110更小的厚度。
多个栅电极300可在垂直于衬底100的最上表面的z方向上堆叠。多个栅电极300可通过它们之间的绝缘层110在z方向上间隔开。
多个栅电极300中的位于最下端的栅电极300G可为参照图3描述的地选择晶体管GST的地选择线。多个栅电极300中的位于最上端的栅电极300S可为参照图3描述的串选择晶体管SST的串选择线。位于最下端的栅电极300G与位于最上端的栅电极300S之间的多个栅电极300可为参照图3描述的存储器单元晶体管的字线。
多个栅电极300可包括掺杂的硅、金属(例如，钨、铜和铝)、金属氮化物(例如，氮化钛、氮化钽等)、金属硅化物或者它们的组合。例如，多个绝缘层110可为氧化硅层。
下半导体图案140可从衬底100的最上表面突出。下半导体图案140可为与衬底100具有相同导电类型(例如，p型)的半导体，或者可为本征半导体。氧化物层270可位于下半导体图案140与栅电极300G之间。
多个竖直图案结构VS可通过穿过堆叠结构SS来位于下半导体图案140上并且连接至下半导体图案140。竖直图案结构VS可在xy方向平面上被堆叠结构SS包围。
竖直图案结构VS中的每一个可包括与下半导体图案140连接的竖直沟道图案220、位于竖直沟道图案220与堆叠结构SS之间的竖直绝缘图案210、填充竖直沟道图案220的内表面的填充绝缘图案230和导电焊盘240。
位线接触插塞315可通过穿过盖层245而将导电焊盘240与位线BTL彼此连接。位线接触插塞315可为连接线接触插塞。位线BTL可在跨越堆叠结构SS的y方向上延伸。
参照图4C，将详细描述竖直图案结构VS。
竖直绝缘图案210可包括在堆叠结构SS的内表面上按次序堆叠的阻挡绝缘层BL、电荷存储层CL和隧道绝缘层TL。
电荷存储层CL可包括氮化硅层、氧氮化硅层、富硅(Si)氮化物层、纳米晶体硅(Si)和/或层合的陷阱层。隧道绝缘层TL可包含带隙比电荷存储层CL更大的材料。例如，隧道绝缘层TL可为氧化硅层。阻挡绝缘层BL可包含能带隙比电荷存储层CL更大的材料。例如，阻挡绝缘层BL可包括氧化硅层、氧氮化硅层、氧化铝层和/或氧化铪层。
竖直沟道图案220可包括连接至下半导体图案140的第一半导体图案SP1和第一半导体图案SP1与竖直绝缘图案210之间的第二半导体图案SP2。
第一半导体图案SP1可具有一端封闭的管形、一端封闭的空心圆柱形或者换句话说，杯形。第二半导体图案SP2可具有敞开的空心圆柱形，或者换句话说，通心粉形。
竖直沟道图案220可包括单晶硅、多晶硅或非晶硅。竖直沟道图案220可处于未掺杂状态或者可掺有导电类型与衬底100相同的杂质。
填充绝缘图案230可填充竖直沟道图案220的内部。填充绝缘图案230可包括氧化硅、氧氮化硅和/或氮化硅。
参照图4B和图5，将详细描述半导体存储器装置的接触区CTR。图5是透视图，其中为了描述省略了一些组件。
参照图5，多个堆叠结构SS中的邻近的堆叠结构SS可通过第一狭缝SL1彼此间隔开。多个堆叠结构SS中的每一个可包括单元阵列区CAR中的第二狭缝SL2。第一狭缝SL1和第二狭缝SL2可与共源极区280重叠，并且可根据本发明构思的一些实施例进行改变。第一狭缝SL1和第二狭缝SL2可填充有绝缘材料。
如图4B和图5所示，位于单元阵列区CAR中的堆叠结构SS可延伸直到接触区CTR，以与外围电路电连接。多个栅电极300和多个绝缘层110可从单元阵列区CAR延伸至接触区CTR中。
接触区CTR中的多个栅电极300和多个绝缘层110可具有阶梯式结构。阶梯式结构可为其中多个栅电极300和绝缘层110朝着衬底100伸长至接触区CTR的形式。在接触区CTR中，堆叠结构SS的竖直厚度可随着堆叠结构接近单元阵列区CAR而呈阶梯式增大。
通过阶梯式结构暴露的栅电极300的一端可为焊盘单元PAD。多个焊盘单元PAD中的一个或多个可包括基础焊盘PAD_B和接触基础焊盘PAD_B的表面的突起焊盘PAD_P。
基础焊盘PAD_B可为栅电极300在接触区CTR中的一部分。基础焊盘PAD_B可通过在焊盘单元PAD上堆叠的邻近的焊盘单元PAD而暴露出来。焊盘单元PAD和邻近的焊盘单元PAD可彼此不重叠。
基础焊盘PAD_B可具有与位于单元阵列区CAR中的栅电极300的厚度相同的厚度。
突起焊盘PAD_P可接触基础焊盘PAD_B的表面，例如，基础焊盘PAD_B的最上表面。基于衬底100位于第n行的基础焊盘PAD_B的表面可被位于第n+1行的基础焊盘PAD_B暴露出来。也就是说，突起焊盘PAD_P可接触通过邻近的基础焊盘PAD_B暴露出来的基础焊盘PAD_B的最上表面。
基础焊盘PAD_B的表面可包括与突起焊盘PAD_P重叠的第一区S1和除第一区S1以外的第二区S2。基础焊盘PAD_B的表面可包括在栅电极300的延伸方向(x方向)上布置的第二区S2、第一区S1和另一第二区S2。基础焊盘PAD_B的表面的端部可包括不与突起焊盘PAD_P重叠的区。因此，突起焊盘PAD_P接触基础焊盘PAD_B的面积可小于基础焊盘PAD_B的表面的整体面积。
突起焊盘PAD_P可从基础焊盘PAD_B的一个表面延伸。突起焊盘PAD_P可具有相对于基础焊盘PAD_B的该一个表面的岛形。突起焊盘PAD_P可包括相对于基础焊盘PAD_B的表面的阶梯。
示出了其中突起焊盘PAD_P具有长方体形的本发明构思的实施例，但是突起焊盘PAD_P不限于此，并且在一些实施例中，其可具有基于实质长方体形的包括曲面的形状、圆柱形或任何形状。
参照图5，基础焊盘PAD_B的表面可包括四条边E1、E2、E3和E4。四条边E1、E2、E3和E4中的两条边E1和E2可为垂直于栅电极300的延伸方向(x方向)的边，并且其余的两条边E3和E4可为平行于栅电极300的延伸方向的边。边E1和E2可垂直于延伸方向并且彼此相对。边E3和E4可平行于延伸方向并且彼此相对。换句话说，边E1和E2可平行于栅电极300的宽度方向(y方向)。
相对于垂直于栅电极300的延伸方向的边E1和E2，突起焊盘PAD_P可位于内部。换句话说，突起焊盘PAD_P可不与垂直于x方向的边E1和E2对齐或重叠。突起焊盘PAD_P可具有其中突起焊盘PAD_P位于内部并且与边E1和E2间隔开的形状。换句话说，突起焊盘PAD_P可包括垂直于延伸方向并且彼此相对的两条边，它们各自在延伸方向上相对于对应的基础焊盘PAD_B的对应的边E1和E2偏离，以暴露出对应的基础焊盘PAD_B的部分S2。
此外，突起焊盘PAD_P可包括与平行于栅电极300的延伸方向(x方向)的边E3和E4共面的侧部。换句话说，如图5所示，突起焊盘PAD_P的xz方向的侧部可与边E3和E4对齐。
同时，多个焊盘单元PAD中的两个邻近的焊盘单元PAD之间的z方向上的最小距离可小于位于两个邻近的焊盘单元PAD之间的绝缘层110的z方向厚度。多个焊盘单元PAD中的两个邻近的焊盘单元PAD之间的z方向上的最小距离可为基于衬底100位于第n行的突起焊盘PAD_P与位于第n+1行的基础焊盘PAD_B之间的距离。绝缘层110的z方向厚度可大于两个邻近的焊盘单元PAD之间的z方向上的最小距离，以有效地防止两个邻近的焊盘单元PAD之间的短路。
参照图4B和图5，辅助绝缘层122可接触接触区CTR中的基础焊盘PAD_B的最上表面和侧表面。辅助绝缘层122可接触基础焊盘PAD_B的侧表面和绝缘层110的侧表面。
辅助绝缘层122可具有沿着多个栅电极300和绝缘层110的阶梯式结构。
辅助绝缘层122可具有开口122_O，并且突起焊盘PAD_P可位于开口122_O内。辅助绝缘层122的最上表面可与突起焊盘PAD_P的最上表面基本上共面，或者突起焊盘PAD_P的最上表面可位于比辅助绝缘层122的最上表面更低的水平处。
辅助绝缘层122可包括与绝缘层110的材料相同或相似的材料，并且可为例如氧化物层。换句话说，辅助绝缘层122和绝缘层110可包括共同的绝缘材料。当辅助绝缘层122包括与绝缘层110的材料相同的材料时，辅助绝缘层122与绝缘层110之间的边界可不明显，并且辅助绝缘层122和绝缘层110可形成一个结构。
根据本发明构思的一些实施例的半导体存储器装置可包括突起焊盘PAD_P，以防止在制造工艺中可能发生的基础焊盘PAD_B的蚀刻。可设置具有预定厚度的焊盘单元PAD以稳定地接触连接线CTL和焊盘单元PAD。
此外，半导体存储器装置可包括相对于基础焊盘PAD_B的表面的边缘位于内部的突起焊盘PAD_P，以防止位于不同行的焊盘单元PAD之间发生短路。
此外，可通过在位于不同行的邻近的突起焊盘PAD_P之间的辅助绝缘层122有效地防止焊盘单元PAD之间发生短路。根据本发明构思的一些实施例的半导体存储器装置可具有提高的可靠性。
埋置绝缘层125和盖层245可位于辅助绝缘层122上。埋置绝缘层125可位于接触区CTR上，覆盖突起焊盘PAD_P的最上表面并且覆盖辅助绝缘层122。盖层245可位于埋置绝缘层125上。盖层245和埋置绝缘层125各自可包括氮化物层和/或氧化物层。
字线接触插塞415可通过穿过盖层245和埋置绝缘层125而将栅电极300的焊盘单元PAD电连接和物理连接至连接线CTL。字线接触插塞415可为连接线接触插塞。字线接触插塞415的竖直长度可随着字线接触插塞415接近单元阵列区CAR而减小。
下文中，将参照图6至图9描述根据另一些实施例的半导体存储器装置。图6和图7是示出根据本发明构思的一些实施例的半导体存储器装置的接触区的部分组件的透视图，并且图8和图9是示出根据本发明构思的一些实施例的半导体存储器装置的剖视图。根据图6至图9所示的实施例的半导体存储器装置的一些元件可与以上参照图1至图5描述的对应的元件相同或相似。因此，可简单描述图6至图9所示的一些元件或者可省略对它们的描述。
参照图6，根据本发明构思的一些实施例的突起焊盘PAD_P可相对于基础焊盘PAD_B的表面的四条边E1、E2、E3和E4位于内部。
详细地说，基础焊盘PAD_B的接触突起焊盘PAD_P的表面可包括四条边E1、E2、E3和E4。突起焊盘PAD_P可位于基础焊盘PAD_B的所述表面上，同时不与四条边E1、E2、E3和E4重叠或对齐。突起焊盘PAD_P可相对于四条边E1、E2、E3和E4位于内部并且与四条边E1、E2、E3和E4间隔开。
基础焊盘PAD_B的表面可包括接触突起焊盘PAD_P的第一区S1和除第一区S1以外的第二区S2。根据本发明构思的一些实施例的基础焊盘PAD_B的表面可包括在栅电极300的延伸方向(x方向)上布置的第二区S2、第一区S1和另一个第二区S2，与其相似，基础焊盘PAD_B的表面可包括在与栅电极300的延伸方向(x方向)垂直的方向(y方向)上布置的第二区S2、第一区S1和另一个第二区S2。基础焊盘PAD_B的表面可具有这样的形状，其中第一区S1位于表面的中心处并且第二区S2包围第一区S1。换句话说，突起焊盘PAD_P可包括平行于延伸方向并且彼此相对的两条边，它们各自相对于对应的基础焊盘PAD_B的延伸方向上的对应的边E3和E4偏离，以暴露出对应的基础焊盘PAD_B的部分S2。
辅助绝缘层122可接触基础焊盘PAD_B的表面的第二区S2和基础焊盘PAD_B在接触区CTR中的侧部。
参照图7，根据本发明构思的一些实施例的接触区CTR可包括重复地布置的第一接触子区CTR1和第二接触子区CTR2。第一接触子区CTR1和第二接触子区CTR2可彼此连接。
第一接触子区CTR1和第二接触子区CTR2中的每一个可具有阶梯式结构，其中第一接触子区CTR1和第二接触子区CTR2中的每一个在x方向上倾斜。此外，邻近的第一接触子区CTR1和第二接触子区CTR2中的每一个可包括阶梯式结构，其中邻近的第一接触子区CTR1和第二接触子区CTR2中的每一个在y方向上倾斜。位于接触区CTR中的堆叠结构SS可包括阶梯式结构，其中堆叠结构SS在x方向和y方向上倾斜。当堆叠结构SS具有其中堆叠结构SS在x方向和y方向上倾斜的阶梯式结构时，其中布置有多个焊盘单元PAD的接触区CTR的面积可减小。换句话说，阶梯式结构SS可包括平行的两行焊盘单元PAD。
示出了本发明构思的实施例，其中接触区CTR包括第一接触子区CTR1和第二接触子区CTR2，但是接触区CTR不限于此，并且一些实施例可包括两个或更多个接触子区。也就是说，接触区可分为n个接触子区CTRn。
多个焊盘单元PAD中的至少一个可包括基础焊盘PAD_B和突起焊盘PAD_P。突起焊盘PAD_P的形状可与以上例如参照图6描述的本发明构思的实施例的相同或相似，因此，可省略对其的描述。
根据本发明构思的一些实施例，包括突起焊盘PAD_P的焊盘单元PAD可避免接触在x方向上邻近的另一焊盘单元PAD，并且避免接触在y方向上邻近的另一个焊盘单元PAD。因此，半导体存储器装置可避免栅电极300之间发生短路，并且可具有提高的可靠性。
参照图8，根据本发明构思的一些实施例的多个焊盘单元PAD中的一些可仅包括基础焊盘PAD_B。例如，多个焊盘单元PAD中的一些可包括突起焊盘PAD_P，而其余焊盘单元PAD可不包括突起焊盘PAD_P。
例如，多个焊盘单元PAD中的位于相对邻近衬底100处的焊盘单元PAD和位于邻近盖层245处的焊盘单元PAD可不包括突起焊盘PAD_P并且可仅包括基础焊盘PAD_B。此外，多个焊盘单元PAD中的位于焊盘单元PAD之间的至少一个可包括基础焊盘PAD_B和突起焊盘PAD_P。突起焊盘PAD_P可具有例如如图5至图6所示的上述形状，因此，下文中可省略对突起焊盘PAD_P的描述。
突起焊盘PAD_P可防止基础焊盘PAD_B在制造用于形成字线接触插塞415的接触孔的处理中被蚀刻。蚀刻导致的损坏主要出现在位于中间水平处的焊盘单元PAD中。因此，在本发明构思的一些实施例中，不是全部的多个焊盘单元PAD而是对应的区中的仅一些焊盘单元PAD可包括突起焊盘PAD_P。
参照图9，根据本发明构思的一些实施例的多个突起焊盘PAD_P的大小可彼此不同。例如，多个突起焊盘PAD_P中的位于最上端的突起焊盘PAD_P的宽度W1可大于位于最下端的突起焊盘PAD_P的宽度W2。突起焊盘的宽度可为多个突起焊盘PAD_P中与栅电极300和绝缘层110所延伸的方向(x方向)平行的边的长度。换句话说，包括突起焊盘的第一焊盘单元可最靠近最上面的绝缘层，包括突起焊盘的第二焊盘单元可最靠近衬底，并且最靠近最上面的绝缘层的第一焊盘单元的突起焊盘的宽度可大于最靠近衬底的第二焊盘单元的突起焊盘的宽度。
例如，突起焊盘PAD_P的宽度可随着突起焊盘PAD_P变得更加远离衬底100而增大。宽度的改变可为逐渐的、阶梯式的或者不规则的。
下文中，将参照图10至图18描述根据本发明构思的一些实施例的制造方法。图10、图11、图12、图13、图14、图15、图16、图17和图18是示出根据本发明构思的一些实施例的制造半导体存储器装置的方法的中间操作的剖视图。
参照图10，下绝缘层105可形成在包括单元阵列区CAR和接触区CTR的衬底100上。此外，多个绝缘层110和多个牺牲层120可交替地形成在下绝缘层105上。
多个绝缘层110可形成为氧化硅层，多个牺牲层120可形成为氮化硅层、氧氮化硅层或硅层。
多个绝缘层110和多个牺牲层120可利用热CVD、等离子体增强的CVD、物理CVD或原子层沉积(ALD)处理来沉积。
参照图11，多个绝缘层110和牺牲层120可在接触区CTR中按照阶梯式结构进行图案化，并且可在其上形成辅助绝缘层122。
虽然下面针对本发明构思的一些实施例描述了一种处理，但是将多个绝缘层110和牺牲层120按照阶梯式结构图案化的处理不限于此。
例如，可在最上面的绝缘层110上形成掩模图案，并且可利用掩模图案作为蚀刻掩模来蚀刻最上面的绝缘层110，以暴露出次上面(second upper)的牺牲层120和次上面的绝缘层110。接着，可通过蚀刻掩模图案和次上面的牺牲层120来减小掩模图案的宽度，并且可通过利用蚀刻后的掩模图案作为蚀刻掩模来蚀刻次上面的绝缘层110。可重复地执行绝缘层110和牺牲层120的蚀刻处理和掩模图案的蚀刻处理，以在接触区CTR中按照阶梯式结构形成牺牲层120和绝缘层110。
在蚀刻处理之后可去除掩模图案。然后，可在衬底100上形成辅助绝缘层122。辅助绝缘层122可为例如氧化硅层。
参照图12，可在辅助绝缘层122上形成感光树脂图案M。辅助绝缘层122的通过感光树脂图案M暴露的区可包括区122_I。区122_I可掺有预定离子。感光树脂图案M可包括图案以暴露用于形成突起焊盘的区122_I。
可在感光树脂图案M的整个表面上执行离子注入处理。用于在离子注入处理中进行掺杂的材料可为例如硼(B)、磷(P)等。
根据离子注入处理，通过感光树脂图案M暴露的辅助绝缘层122可包括掺有预定材料的区122_I。掺杂的区122_I可相比于辅助绝缘层122的与感光树脂图案M重叠的另一区具有不同的蚀刻率。
然后，如图13所示，埋置绝缘层125可形成在辅助绝缘层122上。
可通过在去除图12的感光树脂图案M之后施加绝缘材料来形成埋置绝缘层125。可将施加的绝缘材料平面化，以与最上面的绝缘层110或辅助绝缘层122的最上表面共面。
此外，在平面化处理中，可将单元阵列区CAR中的辅助绝缘层122去除。然而，本发明构思不限于此，并且可不去除辅助绝缘层122，或者可形成与最上面的绝缘层110没有区别的一层。
接着，参照图14，竖直图案结构VS可形成在单元阵列区CAR中。
详细地说，可通过连续地图案化绝缘层110、牺牲层120和下绝缘层105来形成竖直孔130，以暴露出衬底100。多个竖直孔130可按照之字形排列，或者从平面的视角按照一个方向排列。
接着，竖直图案结构VS可形成在竖直孔130中。竖直图案结构VS可包括从衬底100的最上表面突出的下半导体图案140、位于下半导体图案140上并且沿着竖直孔130的内表面的竖直绝缘图案210、沿着竖直绝缘图案210的内表面的第二半导体图案SP2、沿着第二半导体图案SP2的内表面的第一半导体图案SP1、第一半导体图案SP1中的填充绝缘图案230和其最上表面上的导电焊盘240。
接着，参照图15，可通过图案化埋置绝缘层125、绝缘层110、牺牲层120和下绝缘层105来形成沟槽135，以暴露出衬底100。
然后，参照图16，可去除通过沟槽135暴露出的牺牲层120，以形成绝缘层110之间的间隙260。间隙260可包括其中去除了牺牲层120的区。
根据本发明构思的一些实施例的间隙260可包括被包括在辅助绝缘层122中的开口122_O。开口122_O可为其中从辅助绝缘层122中去除了掺有预定离子的区122_I的区。可与去除牺牲层120的处理同时地去除开口122_O，或者在去除牺牲层120之后通过单独的处理将其去除。由于掺杂的区122_I相比于辅助绝缘层122的另一区具有不同的蚀刻率，因此可通过利用预定的蚀刻溶液在不损坏辅助绝缘层122的情况下去除掺杂的区122_I。
在牺牲层120包括氮化硅层或者氧氮化硅层的实施例中，可通过利用包括磷酸的蚀刻溶液来执行牺牲层120的去除处理。
接着，如图17所示，可形成填充间隙260的栅电极300，并且共源极区280可形成在衬底100上。
形成栅电极300的材料在填充图16所示的间隙260的同时可不完全地填充沟槽135。可去除形成在间隙260以外的导电层。可填充在形成栅电极300的同时填充间隙260的材料，以形成构成焊盘单元PAD的基础焊盘PAD_B和突起焊盘PAD_P。换句话说，基础焊盘PAD_B和突起焊盘PAD_P可包括共同的材料组成。
共源极区280可通过离子注入处理形成，并且形成在通过沟槽135暴露出的衬底100中。共源极区280可与衬底100形成pn结。
可如图18所示地在沟槽135的侧壁上形成沟槽间隔件285，并且可形成在填充图17所示的沟槽135的同时在x方向上延伸的共源极线CSL。此外，可在堆叠结构SS上形成盖层245，并且可形成接触孔CTH以暴露出导电焊盘240和/或突起焊盘PAD_P。
共源极线CSL可通过接触共源极区280进行电连接。沟槽间隔件285可使栅电极300与共源极线CSL电绝缘。沟槽间隔件285可包括诸如氧化硅或氮化硅的绝缘材料。共源极线CSL可包括金属材料，诸如钨、钛、钽、铂和/或金属硅化物。
随后，可形成字线接触插塞415以通过穿过图18所示的接触孔CTH将焊盘单元PAD和连接线CTL电连接和物理连接。此外，可形成位线接触插塞315以连接竖直图案结构VS和位线BTL，从而形成图4B所示的半导体存储器装置。
下文中，将参照图19简要地描述包括半导体存储器装置的电子系统。图19是示意性地示出包括根据本发明构思的一些实施例的半导体存储器装置的电子系统的框图。
参照图19，根据本发明构思的一些实施例的电子系统1100可包括控制器1110、输入/输出装置(I/O)1120、存储器装置1130、接口1140和总线1150。控制器1110、输入/输出装置1120、存储器装置1130和接口1140中的至少两个可通过总线1150彼此耦接。总线1150可为数据移动的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和/或能够执行与它们的功能相似的功能的逻辑装置。输入/输出装置1120可包括键区、键盘和/或显示装置。存储器装置1130可存储数据和/或命令。存储器装置1130可包括在前述实施例中公开的半导体存储器装置。存储器装置1130还可包括相变存储器装置、磁性存储器装置、DRAM装置和/或SRAM装置。接口1140可执行将数据发送至通信网络和/或从通信网络接收数据的功能。接口1140可为有线或无线类型的。例如，接口1140可包括天线或者有线/无线收发器。在一些实施例中，电子系统1100还可包括高速DRAM装置和/或高速SRAM装置，作为用于改进控制器1110的操作的操作存储器装置。
可将电子系统1100应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡和/或可在无线环境中发送和接收信息的任何电子产品。
虽然以上已描述和示出了本发明构思的一些实施例，但是本发明构思不限于本文所述的实施例，并且可在不脱离本发明构思的精神和范围的情况下对这些实施例做出各种改变和修改。
虽然已经结合一些实施例描述了本发明构思，但是应该理解，本发明构思不限于所公开的实施例，而是相反，其旨在包括可被包括在本发明构思的精神和范围内并且可在权利要求中记载的各种修改和等同设置方式。

Claims (25)

1.一种半导体存储器装置，包括：
衬底，其包括单元阵列区和接触区；和
堆叠结构，其包括交替地堆叠在所述衬底上的多个绝缘层和多个栅电极，所述堆叠结构包括所述接触区中的阶梯式结构，
其中，所述多个栅电极中的每一个包括包含所述阶梯式结构中的阶梯的对应的焊盘单元，
其中，所述焊盘单元中的至少一个包括基础焊盘和所述基础焊盘上的突起焊盘，并且
其中，所述突起焊盘位于所述基础焊盘的表面的垂直于对应的栅电极的延伸方向的两条边之间并且与所述两条边间隔开。
2.根据权利要求1所述的半导体存储器装置，其中，所述突起焊盘接触所述基础焊盘的所述表面的面积小于所述基础焊盘的所述表面的面积。
3.根据权利要求1所述的半导体存储器装置，其中，所述突起焊盘包括位于所述基础焊盘上的岛形。
4.根据权利要求1所述的半导体存储器装置，其中，所述焊盘单元中的两个邻近的焊盘单元之间的最小距离大于位于所述两个邻近的焊盘单元之间的绝缘层的厚度。
5.根据权利要求1所述的半导体存储器装置，其中，所述突起焊盘的侧部在平行于所述栅电极的所述延伸方向的方向上与所述基础焊盘的侧部共面。
6.根据权利要求1所述的半导体存储器装置，其中，所述突起焊盘位于所述基础焊盘的所述表面的平行于所述栅电极的所述延伸方向的两条边之间并且与所述两条边间隔开。
7.根据权利要求6所述的半导体存储器装置，其中，在所述阶梯式结构中，所述焊盘单元在所述栅电极的所述延伸方向上阶梯式地倾斜，并且在垂直于所述栅电极的所述延伸方向的方向上阶梯式地倾斜。
8.根据权利要求1所述的半导体存储器装置，其中，所述焊盘单元包括不包括所述突起焊盘的至少一个焊盘单元。
9.根据权利要求8所述的半导体存储器装置，其中，不包括所述突起焊盘的所述至少一个焊盘单元包括：不包括所述突起焊盘的所述焊盘单元中的邻近于所述衬底的至少一个焊盘单元和不包括所述突起焊盘的所述焊盘单元中的邻近于最上面的绝缘层的至少一个焊盘单元。
10.根据权利要求1所述的半导体存储器装置，
其中，包括突起焊盘的所述焊盘单元中的至少一个包括邻近于最上面的绝缘层的第一焊盘单元和邻近于所述衬底的第二焊盘单元，并且
其中，邻近于最上面的绝缘层的第一焊盘单元的突起焊盘的宽度大于邻近于衬底的第二焊盘单元的突起焊盘的宽度。
11.根据权利要求1所述的半导体存储器装置，还包括所述接触区中的所述焊盘单元上的辅助绝缘层。
12.根据权利要求11所述的半导体存储器装置，其中，所述辅助绝缘层接触所述基础焊盘的所述表面和所述焊盘单元的侧表面。
13.根据权利要求11所述的半导体存储器装置，其中，所述辅助绝缘层的最上表面和所述突起焊盘的最上表面彼此共面。
14.根据权利要求11所述的半导体存储器装置，其中，所述辅助绝缘层包括第一绝缘材料，并且所述多个绝缘层包括所述第一绝缘材料。
15.根据权利要求1所述的半导体存储器装置，还包括位于所述焊盘单元中的每一个上的对应的连接线接触插塞。
16.根据权利要求1所述的半导体存储器装置，还包括穿过所述单元阵列区中的所述堆叠结构的竖直图案结构。
17.一种半导体存储器装置，包括：
衬底，其包括单元阵列区和接触区；和
堆叠结构，其包括交替地堆叠在所述衬底上的多个绝缘层和多个栅电极，所述堆叠结构包括所述接触区中的阶梯式结构，
其中，所述多个栅电极中的每一个包括包含所述阶梯式结构中的阶梯的对应的焊盘单元，
其中，所述焊盘单元中的至少一个包括基础焊盘和所述基础焊盘上的突起焊盘，
其中，所述基础焊盘的最上表面包括与所述突起焊盘重叠的第一区和不与所述突起焊盘重叠的第二区，并且
其中，所述第一区和所述第二区在所述栅电极的延伸方向上排列。
18.根据权利要求17所述的半导体存储器装置，其中，在所述栅电极的最上表面上的所述延伸方向上，与所述突起焊盘重叠的所述第一区位于所述第二区和不与所述突起焊盘重叠的第三区之间。
19.根据权利要求17所述的半导体存储器装置，
其中，所述多个栅电极包括邻近于所述衬底的至少一个第一栅电极和邻近于最上面的绝缘层的至少一个第二栅电极，
其中，所述第一栅电极和所述第二栅电极包括不包括所述突起焊盘的对应的焊盘单元，并且
其中，所述多个栅电极中的包括有所述焊盘单元中的包括所述突起焊盘的所述至少一个焊盘单元的至少一个栅电极位于所述第一栅电极与所述第二栅电极之间。
20.根据权利要求19所述的半导体存储器装置，
其中，所述焊盘单元中的包括所述突起焊盘的所述至少一个包括：第一焊盘单元，其包括最靠近所述最上面的绝缘层的突起焊盘；和第二焊盘单元，其包括最靠近所述衬底的突起焊盘，并且
其中，最靠近所述最上面的绝缘层的所述第一焊盘单元的所述突起焊盘的宽度大于最靠近所述衬底的所述第二焊盘单元的所述突起焊盘的宽度。
21.一种半导体存储器装置，包括：
衬底，其包括所述衬底的上表面中的单元阵列区和接触区；
在垂直于所述衬底的所述上表面的竖直方向上堆叠在所述衬底的所述上表面上的多个栅电极，所述多个栅电极在平行于所述衬底的所述上表面的延伸方向上从所述单元阵列区延伸至所述接触区，并且包括所述接触区中的按照阶梯式结构暴露出来的对应的基础焊盘区，所述基础焊盘区包括与对应的栅电极的上表面共面的对应的上表面；和
在所述竖直方向上从至少一个对应的基础焊盘区延伸的至少一个突起焊盘，其中，所述至少一个突起焊盘的垂直于所述延伸方向的边在所述延伸方向上相对于所述至少一个对应的基础焊盘区的对应的边偏离，以暴露出所述至少一个对应的基础焊盘区的一部分。
22.根据权利要求21所述的半导体存储器装置，其中，所述至少一个突起焊盘包括垂直于所述延伸方向并且彼此相对的两条边，所述两条边各自在所述延伸方向上相对于所述至少一个对应的基础焊盘区的对应的边偏离，以暴露出所述至少一个对应的基础焊盘区的部分。
23.根据权利要求22所述的半导体存储器装置，其中，所述突起焊盘还包括平行于所述延伸方向并且彼此相对的两条边，所述两条边在平行于所述衬底的所述上表面并且垂直于所述延伸方向的宽度方向上相对于所述对应的基础焊盘区的对应的边偏离，以暴露出所述对应的基础焊盘区的部分。
24.根据权利要求23所述的半导体存储器装置，其中，所述基础焊盘区按照平行的至少两行基础焊盘区排列。
25.根据权利要求21所述的半导体存储器装置，其中，所述至少一个突起焊盘和所述多个栅电极包括共同的材料组成。
CN201711307949.6A 2016-12-09 2017-12-11 包括突起焊盘的半导体存储器装置 Pending CN108231789A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160167935A KR20180066745A (ko) 2016-12-09 2016-12-09 반도체 메모리 장치
KR10-2016-0167935 2016-12-09

Publications (1)

Publication Number Publication Date
CN108231789A true CN108231789A (zh) 2018-06-29

Family

ID=62489703

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711307949.6A Pending CN108231789A (zh) 2016-12-09 2017-12-11 包括突起焊盘的半导体存储器装置

Country Status (3)

Country Link
US (1) US10229929B2 (zh)
KR (1) KR20180066745A (zh)
CN (1) CN108231789A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110838317A (zh) * 2018-08-16 2020-02-25 爱思开海力士有限公司 半导体存储器装置
CN111446257A (zh) * 2019-01-16 2020-07-24 爱思开海力士有限公司 半导体存储器装置
CN111755459A (zh) * 2019-03-28 2020-10-09 爱思开海力士有限公司 具有布线结构的半导体存储器装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180066745A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 메모리 장치
US10083734B1 (en) 2017-11-06 2018-09-25 Micron Technology, Inc. Memory arrays
KR102614654B1 (ko) * 2018-03-29 2023-12-19 삼성전자주식회사 3차원 반도체 메모리 장치
KR102573272B1 (ko) * 2018-06-22 2023-09-01 삼성전자주식회사 3차원 반도체 메모리 소자
KR20200007212A (ko) * 2018-07-12 2020-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법
KR102507288B1 (ko) * 2018-09-13 2023-03-08 삼성전자주식회사 패드 영역을 갖는 게이트 패턴을 포함하는 반도체 소자
CN108831886A (zh) * 2018-09-21 2018-11-16 长江存储科技有限责任公司 三维存储器
KR102661853B1 (ko) * 2018-12-14 2024-04-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210010725A (ko) 2019-07-18 2021-01-28 삼성전자주식회사 게이트 영역 및 절연 영역을 갖는 적층 구조물을 포함하는 반도체 소자
WO2021087735A1 (en) * 2019-11-05 2021-05-14 Yangtze Memory Technologies Co., Ltd. Method and structure for forming stairs in three-dimensional memory devices
KR20210073143A (ko) 2019-12-10 2021-06-18 삼성전자주식회사 반도체 소자
US11882702B2 (en) 2021-02-16 2024-01-23 Sandisk Technologies Llc Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same
US11626415B2 (en) 2021-02-16 2023-04-11 Sandisk Technologies Llc Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120306090A1 (en) * 2011-06-02 2012-12-06 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US20140217518A1 (en) * 2013-02-07 2014-08-07 Macronix International Co., Ltd. Conductor structure and method
CN104733462A (zh) * 2013-12-20 2015-06-24 爱思开海力士有限公司 半导体器件及其制造方法
US20150287710A1 (en) * 2014-04-08 2015-10-08 Tae-Hwan YUN Semiconductor devices having conductive pads and methods of fabricating the same
US20160343821A1 (en) * 2015-05-20 2016-11-24 Macronix International Co., Ltd. Contact structure for thin film semiconductor
US20180166462A1 (en) * 2016-12-09 2018-06-14 Samsung Electronics, Ltd. Semiconductor Memory Devices Including Protrusion Pads

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102168189B1 (ko) 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102154187B1 (ko) 2014-08-07 2020-09-09 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법
US10134672B2 (en) * 2016-03-15 2018-11-20 Toshiba Memory Corporation Semiconductor memory device having a stepped structure and contact wirings formed thereon

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120306090A1 (en) * 2011-06-02 2012-12-06 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US20140217518A1 (en) * 2013-02-07 2014-08-07 Macronix International Co., Ltd. Conductor structure and method
CN104733462A (zh) * 2013-12-20 2015-06-24 爱思开海力士有限公司 半导体器件及其制造方法
US20150287710A1 (en) * 2014-04-08 2015-10-08 Tae-Hwan YUN Semiconductor devices having conductive pads and methods of fabricating the same
US20160343821A1 (en) * 2015-05-20 2016-11-24 Macronix International Co., Ltd. Contact structure for thin film semiconductor
US20180166462A1 (en) * 2016-12-09 2018-06-14 Samsung Electronics, Ltd. Semiconductor Memory Devices Including Protrusion Pads

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110838317A (zh) * 2018-08-16 2020-02-25 爱思开海力士有限公司 半导体存储器装置
CN110838317B (zh) * 2018-08-16 2023-09-26 爱思开海力士有限公司 半导体存储器装置
CN111446257A (zh) * 2019-01-16 2020-07-24 爱思开海力士有限公司 半导体存储器装置
CN111446257B (zh) * 2019-01-16 2023-06-09 爱思开海力士有限公司 半导体存储器装置
CN111755459A (zh) * 2019-03-28 2020-10-09 爱思开海力士有限公司 具有布线结构的半导体存储器装置
CN111755459B (zh) * 2019-03-28 2024-03-08 爱思开海力士有限公司 具有布线结构的半导体存储器装置

Also Published As

Publication number Publication date
KR20180066745A (ko) 2018-06-19
US20180166462A1 (en) 2018-06-14
US10229929B2 (en) 2019-03-12

Similar Documents

Publication Publication Date Title
CN108231789A (zh) 包括突起焊盘的半导体存储器装置
US11706923B2 (en) Semiconductor memory device and a method of manufacturing the same
US10373975B2 (en) Memory devices
US10615173B2 (en) Three dimensional semiconductor memory devices
CN104425509B (zh) 半导体器件及其制造方法
US20190115366A1 (en) Vertical memory device
CN106601745B (zh) 存储装置
KR102128465B1 (ko) 수직 구조의 비휘발성 메모리 소자
KR101919040B1 (ko) 반도체 기억 소자
CN111613621B (zh) 半导体存储器装置
CN106469729A (zh) 非易失性存储装置和包括其的非易失性存储系统
CN106024785A (zh) 集成电路器件及其制造方法
KR20100111165A (ko) 3차원 메모리 소자
CN108231786A (zh) 垂直半导体装置
CN103367369A (zh) 半导体存储器件
US20220077182A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US11672113B2 (en) Semiconductor storage device
KR20170018996A (ko) 반도체 장치
US11705501B2 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US11778820B2 (en) Semiconductor storage device and manufacturing method for semiconductor device
JP2022126268A (ja) 半導体記憶装置及び半導体記憶装置の製造方法
US11862624B2 (en) Integrated circuit device with protective antenna diodes integrated therein
US20240057329A1 (en) Memory device including vertically stacked peripheral regions
US20220115056A1 (en) Semiconductor memory device
KR20220021328A (ko) 집적회로 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination