CN106601745B - 存储装置 - Google Patents

存储装置 Download PDF

Info

Publication number
CN106601745B
CN106601745B CN201610354031.6A CN201610354031A CN106601745B CN 106601745 B CN106601745 B CN 106601745B CN 201610354031 A CN201610354031 A CN 201610354031A CN 106601745 B CN106601745 B CN 106601745B
Authority
CN
China
Prior art keywords
active region
contact
region
storage device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610354031.6A
Other languages
English (en)
Other versions
CN106601745A (zh
Inventor
尹贤淑
尹壮根
金善煐
郑在皓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020150153275A external-priority patent/KR102450572B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106601745A publication Critical patent/CN106601745A/zh
Application granted granted Critical
Publication of CN106601745B publication Critical patent/CN106601745B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Geometry (AREA)

Abstract

提供了一种存储装置。所述存储装置包括：单元区域，包括与基底的上表面垂直地延伸的通道区域和与通道区域相邻地堆叠在基底上的多个栅电极层；以及外围电路区域，包括设置在单元区域附近的第一有源区域、面积大于第一有源区域的面积的第二有源区域、连接到第一有源区域的多个第一接触件以及连接到第二有源区域的多个第二接触件。所述多个第一接触件之间的距离小于所述多个第二接触件之间的距离。

Description

存储装置
本申请要求于2015年10月13日提交到美国专利商标局的第62/241,070号美国临时申请和于2015年11月2日提交到韩国知识产权局的第10-2015-0153275号韩国专利申请的优先权和权益，上述申请的公开通过引用被完全包含于此。
技术领域
本公开涉及一种存储装置。
背景技术
电子产品在被设计为处理高容量数据的同时，已经逐渐减小了体积。因此，在这种电子产品中使用的半导体存储装置的集成度已经提高。作为提高半导体存储装置的集成度的方法，已经提出了具有垂直晶体管结构而非具有平面晶体管结构的存储装置。
发明内容
本实施例的各方面提供一种具有垂直结构的存储装置，其中，通过防止层间绝缘层损坏，可以改善装置可靠性。
根据某些实施例，存储装置可以包括：包括存储单元的单元区域，单元区域包括均从基底的上表面垂直地延伸的多个通道结构和与所述多个通道结构相邻地堆叠在基底上的多个栅电极层。所述存储装置还可以包括外围电路区域，外围电路区域包括存储单元的外围电路，外围电路区域形成在基底上并且包括第一有源区域、面积比第一有源区域的面积大的第二有源区域、连接到第一有源区域的多个第一接触件以及连接到第二有源区域的多个第二接触件。所述多个第一接触件中的相邻的第一接触件之间的距离可以小于所述多个第二接触件中的相邻的第二接触件之间的距离。
根据某些实施例，存储装置可以包括：多个存储单元，堆叠在基底的上表面上以形成三维(3D)存储单元阵列；第一有源区域和第二有源区域，设置在存储单元阵列外部的基底上；多个第一垂直接触件，形成第一接触件的行并且连接到第一有源区域，其中，所述多个第一接触件被布置为彼此分开第一距离；以及多个第二垂直接触件，形成第二接触件的行并且连接到第二有源区域。所述多个第二接触件可以被布置为彼此分开第二距离，第二距离大于第一距离。
根据某些实施例，存储装置可以包括：基底；通道区域，从基底的上表面垂直地延伸；多个栅电极层，与通道区域相邻并且垂直地彼此堆叠在基底上；多个外围电路装置，设置在包括多个栅电极层的存储单元区域的外部的基底上；以及层间绝缘层，位于所述多个栅电极层和所述多个外围电路装置上。所述多个外围电路装置可以包括小于预定参考大小的第一外围电路装置和大于预定参考大小的第二外围电路装置，连接到第一外围电路装置的多个第一接触件的相邻接触件之间的距离小于连接到第二外围电路装置的多个第二接触件的相邻接触件之间的距离。
在这些实施例的某些之中，单元区域、存储单元，和/或通道区域可以是三维(3D)存储单元阵列的部分。例如，所述阵列可以包括柱形的有源区域和堆叠的栅极层。层间绝缘层可以覆盖3D存储单元阵列及外围装置。有源区域接触件可以按行或线布置，其中，不同的有源区域中的所述行或线在相邻的有源区域接触件之间具有不同的距离。
附图说明
通过下面结合附图进行的详细描述，本发明构思的以上和其它方面、特征及优点将更容易理解，在附图中：
图1是根据本发明构思的某些示例性实施例的存储装置的示意性框图；
图2是根据本发明构思的某些示例性实施例的存储装置的存储单元阵列的电路图；
图3是根据本发明构思的某些示例性实施例的存储装置的平面图；
图4是根据本发明构思的某些示例性实施例的沿着图3的线I-I’截取的存储装置的剖视图；
图5是根据本发明构思的某些示例性实施例的在图3中示出的存储装置的区域A的透视图；
图6A和图6B是根据本发明构思的某些示例性实施例的存储装置的平面图；
图7是根据本发明构思的某些示例性实施例的沿着图6A的线II-II’截取的存储装置的剖视图；
图8至图23是示出根据本发明构思的某些示例性实施例的制造在图3至图5中示出的存储装置的方法的图；以及
图24和图25是根据本发明构思的某些示例性实施例的电子装置的框图。
具体实施方式
在下文中，如下将参照附图来描述本发明构思的实施例。
在附图中，为了清晰起见，可以夸大层和区域的大小和相对大小。相同的标号始终表示相同的元件。尽管不同的附图示出各种示例性实施例，但是这些附图未必意图彼此互斥。相反，如将要从下面的具体实施方式的语境中看出的，当把附图和它们的描述作为整体来考虑时，在不同附图中示出和描述的某些特征可以与来自其它附图的其它特征结合以产生各种实施例。
本发明构思可以以许多不同形式列举，而不应该被理解为限于这里阐述的具体实施例。
在整个说明书中，将理解的是，当诸如层、区域或晶片(基底)的元件被称作“在”另一元件“上”、“连接到”或“结合到”另一元件时，该元件可以直接“在”另一元件“上”、直接“连接到”另一元件或直接“结合到”另一元件，或者在该元件与另一元件之间可以存在其它元件。相反，当元件被称作“直接在”另一元件“上”、“直接连接到”或“直接结合到”另一元件时，在该元件和另一元件之间不存在元件或层。用来描述元件之间的关系的其它词语应该以类似的方式解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”等)。然而，除非上下文另外指出，否则如在这里使用的术语“接触”表示直接接触(即，触摸)。
如这里使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。
将清楚的是，尽管可以在这里使用术语第一、第二、第三等来描述各种构件、组件、区域、层和/或部分，但是这些构件、组件、区域、层和/或部分不应受这些术语限制。除非上下文另外指出，否则这些术语仅用来将一个构件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离示例性实施例的教导的情况下，下面在说明书或权利要求书的一个部分中讨论的第一构件、组件、区域、层或部分在说明书或权利要求书的其它部分中可以被命名为第二构件、组件、区域、层或部分。另外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述术语，所述术语在权利要求书中仍可以被称作“第一”或“第二”，从而将不同的要求保护的元件彼此区分开。
为了便于描述，这里可以使用诸如“上方”、“上面”、“下方”和“下面”等的空间相对术语来描述附图中示出的一个元件与其它元件的关系。将理解的是，除了附图中描述的方位之外，空间相对术语意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其它元件“上方”或“在”其它元件“上面”的元件将被定位为“在”其它元件或特征“下方”或“在”其它元件或特征“下面”。因此，术语“上方”可以根据附图的特定方向包括上下两个方位。装置可以被另外定位(旋转90度或在其它方位)，并可以因此解释这里使用的空间相对描述符。
这里使用的术语仅是出于描述某些实施例的目的，并不意图限制本发明构思。如这里使用的，除非上下文另外明确指出，否则单数形式的“一”、“一个(种/者)”和“该(所述)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、构件、元件和/或它们的组，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、构件、元件和/或它们的组。
在下文中，将参照示出本发明构思的实施例的示意图来描述本发明构思的实施例。在附图中，例如，由于制造技术和/或公差，可以预期示出的形状的变化。因此，本发明构思的实施例不应被理解为限于这里示出的区域的特定形状，例如，包括在制造过程中导致的形状的变化。
当参照方位、布局、位置、形状、大小、量或其它计量时，如在这里使用的诸如“相同”、“相等”、“平面”或“共面”的术语未必意味着完全相同的方位、布局、位置、形状、大小、量或其它计量，而是意图包括例如由于制造工艺导致的、可能发生的、在可接受的变量之内的近似相同的方位、布局、位置、形状、大小、量或其它计量。这里可以使用术语“基本上”来反应这种含义。
下面描述的本实施例的内容可以具有各种构造，本公开在此仅提出了示例性构造，但不限于此。
参照图1，根据本发明构思的示例性实施例的半导体装置10可以包括存储单元阵列20、行解码器30和核心逻辑电路55。核心逻辑电路55可以包括读/写电路40和控制电路50。如这里使用的，半导体装置可以指例如晶体管的阵列或存储单元的阵列，或者指下列装置，诸如半导体芯片(例如，形成在裸芯片上的存储芯片和/或逻辑芯片)、半导体芯片的堆叠件、包括堆叠在封装基底上的一个或更多个半导体芯片的半导体封装件、或包括多个封装件的层叠封装装置。这些装置可以利用球栅阵列、引线键合、基底通孔或其它电学连接元件形成，并且可以包括诸如易失性存储装置或非易失性存储装置的存储装置。
如这里使用的，电子装置可以指这些半导体装置，但是可以另外包括包含这些装置的产品，例如，存储模块、存储卡、包括额外组件的硬盘驱动器或者移动电话、膝上计算机、平板计算机、台式计算机、照相机或其它消费电子装置等。
存储单元阵列20可以包括布置成多行和多列的多个存储单元。包括在存储单元阵列20中的多个存储单元可以例如经由字线WL、共源极线CSL、串选择线SSL和地选择线GSL等连接到行解码器30，并且可以经由位线BL连接到读/写电路40。在示例性实施例中，线性地布置成单个行的多个存储单元可以连接到单条字线WL，线性地布置成单个列的多个存储单元可以连接到单条位线BL。
包括在存储单元阵列20中的多个存储单元可以被分为多个存储块。每个存储块可以包括多条字线WL、多条串选择线SSL、多条地选择线GSL、多条位线BL和至少一条共源极线CSL。
行解码器30可以接收外部(例如，从半导体装置10外部的装置)提供的地址信息ADDR，并且可以将地址信息ADDR解码以选择连接到存储单元阵列20的字线WL、共源极线CSL、串选择线SSL和地选择线GSL的至少一部分。
读/写电路40可以响应于从控制电路50提供的命令选择连接到存储单元阵列20的位线BL的至少一部分。读/写电路40可以从连接到所选择的位线BL的存储单元读取数据，或者可以将数据写入连接到所选择的位线BL的存储单元。为了执行上述操作，读/写电路40可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存器等的电路。
控制电路50可以响应于外部(例如，从半导体装置10外部的装置)传递的控制信号CTRL控制行解码器30和读/写电路40的操作。在从存储单元阵列20读取数据的情况下，控制电路50可以控制行解码器30的操作，以将电压供应到存储有将要读取的数据的字线WL，从而进行读取操作。当读取操作的电压被供应到特定字线WL时，控制电路50可以控制读/写电路40使得读/写电路40可以读取被写入到与已经接收到用于读取操作的电压的字线WL相连接的存储单元的数据。
以不同的方式，例如，当向存储单元阵列20写入数据时，控制电路50可以控制行解码器30的操作，以将用于写入操作的电压供应到将要写入数据的字线WL。当写入操作的电压被供应到特定的字线WL时，控制电路50可以控制读/写电路40，以将数据写入到与已经供应了用于写入操作的电压的字线WL相连接的存储单元。
图2是根据本发明构思的示例性实施例的存储装置的存储单元阵列的等效电路图。根据示例性实施例的半导体装置可以为垂直NAND闪存装置。
参照图2，存储单元阵列可以包括多个存储单元串S，其中，所述多个存储单元串S包括彼此串联连接的n个存储单元MC1至MCn以及分别连接到串联的n个存储单元MC1至MCn的两个相对端的地选择晶体管GST和串选择晶体管SST。
彼此串联连接的n个存储单元MC1至MCn可以分别连接到n条字线WL1至WLn，以选择存储单元MC1至MCn。
地选择晶体管GST的栅极端可以连接到地选择线GSL，地选择晶体管GST的源极端可以连接到共源极线CSL。以不同的方式，串选择晶体管SST的栅极端可以连接到串选择线SSL，串选择晶体管SST的源极端可以连接到存储单元MCn的漏极端。虽然图2示出了一个地选择晶体管GST和一个串选择晶体管SST分别连接到彼此串联连接的n个存储单元MC1至MCn的结构，但以与此不同的方式，多个地选择晶体管GST或多个串选择晶体管SST可以连接到彼此串联连接的n个存储单元MC1至MCn。
串选择晶体管SST的漏极端可以连接到多条位线BL1至BLm。当信号通过串选择线SSL施加到串选择晶体管SST的栅极端时，通过位线BL1至BLm施加的信号可以传输到彼此串联连接的n个存储单元MC1至MCn，因此可以执行数据读取操作或数据写入操作。此外，由于信号经由地选择线施加到其源极端连接到共源极线CSL的地选择晶体管GST的栅极端，所以可以执行将存储在n个存储单元MC1至MCn中的电荷同时去除的擦除操作。
图3是根据本发明构思的示例性实施例的存储装置的平面图。
参照图3，根据本发明构思的示例性实施例的存储装置100可以包括单元区域C和外围电路区域P。单元区域C可以包括沿着与基底101的上表面垂直的方向延伸(例如，从基底垂直地延伸)的通道区域CH、与通道区域CH相邻地连接到堆叠在基底101上的多个栅电极层的多个单元接触件181至186等。外围电路区域P可以包括连接到设置在基底101上的外围电路装置210和230的多个外围接触件220和240。基底101可以为例如由半导体晶片形成的单个裸芯片的基底。这样，单元区域C和外围电路区域P可以为同一半导体芯片的部分。在单元区域C中，通道区域CH和栅电极层可以被隔离绝缘层102分成多个区域。例如，多个通道区域CH可以形成一组通道区域，并且可以形成多组通道区域。在此，可以将通过一个垂直柱形成的单个通道区域称作通道柱或通道结构。从基底101垂直延伸的多个通道柱可以形成一组通道区域。
基底101的上表面可以对应于X-Y平面，并且通道区域CH和多个单元接触件180(例如，单元接触件181至186)可以沿着垂直于基底101的上表面的方向(例如，图3的z轴方向)延伸。连接到多个单元接触件181至186的多个栅电极层可以在Z轴方向上堆叠在基底101的平行于X-Y平面的上表面上。
通道区域CH可以在X-Y平面上彼此分隔开。通道区域CH的数量和位置可以根据示例性实施例而不同。例如，如图3中所示，通道区域CH可以按照Z字形形式设置。另外，以隔离绝缘层102置于其间的方式彼此相邻的多组通道区域CH可以分别彼此对称，但不限于此。
多个栅电极层和通道区域CH等可以被共源极线103和设置在共源极线103附近(例如，与共源极线103相邻地设置)的隔离绝缘层102分成多个区域。通过共源极线103和隔离绝缘层102限定的多个区域(例如，位于两条共源极线103之间的一组通道柱)可以被分别设置成存储装置100的单位单元。源区可以沿着Z轴方向设置在共源极线103下方。
层间绝缘层可以在单元区域C和外围电路区域P的整个上方布置在基底101上。层间绝缘层可以为覆盖多个栅电极层、外围电路装置210和230等的绝缘层，并且可以包含氧化硅或氮化硅等。为了更详细地解释存储装置100的内部结构，图3示出省略了层间绝缘层的形式。
外围电路装置210和230可以包括平面晶体管，并且可以分别包括设置为漏区或源区等的有源区域212或232、平面栅电极层211或231等。可以通过将杂质注入到基底101的部分中形成有源区域212和232，有源区212和232以及平面栅电极层211和231可以分别彼此交叉。有源区212和232以及平面栅电极层211和231可以分别连接到多个外围接触件220和240。
多个外围接触件可以分别包括连接到第一外围电路装置210的第一外围接触件220和连接到第二外围电路装置230的第二外围接触件240。第一外围接触件220可以包括连接到第一平面栅电极层211的第一栅极接触件221和连接到第一有源区域212的第一有源接触件222。另外，第二外围接触件240可以包括连接到第二平面栅电极层231的第二栅极接触件241和连接到第二有源区域232的第二有源接触件242。在此描述的外围接触件和栅极接触件可以为被称作导电柱或柱接触件的垂直柱。这些柱中的每个可以例如从层间绝缘层的顶部延伸到它们接触的栅极或有源区域。每个柱可以在其顶部处连接到导线或导电焊盘。如各幅附图中所示，垂直柱可以按行形成，每行包括例如2个、3个或更多个柱。在某些示例性实施例中，第一有源区域212可以形成具有第一源极和第一漏极的第一晶体管的部分，第二有源区域232可以形成具有第二源极和第二漏极的第二晶体管的部分。这里在各个实施例中讨论的多个第一接触件可以形成在第一源极和第一漏极中的一个上，多个第二接触件可以形成在第二源极和第二漏极中的一个上。
在根据示例性实施例的存储装置100中，可以分别根据有源区域212和232的大小确定第一有源接触件222的有源接触件之间的距离和第二有源接触件242的有源接触件之间的距离以及有源接触件的数量。在诸如图3示出的示例性实施例中，第一有源区域212的大小可以小于第二有源区域232的大小(例如，从俯视图中观察的第一有源区域212在Y方向上的长度和/或在X-Y方向上的面积可以小于从俯视图中观察的第二有源区域232在Y方向上的长度和/或在X-Y方向上的面积)。第一有源区域212可以形成第一外围装置210的整个有源区域(例如，形成为包括源区、漏区和位于源区与漏区之间的沟道区)，并且第二有源区域232可以形成第二外围装置230的整个有源区域(例如，形成为包括源区、漏区和位于源区与漏区之间的沟道区)。第一有源区域212的有源接触件的数量可以小于第二有源区域232的有源接触件的数量。在一些实施例中，第一有源区域212中的有源接触件的数量可以与第二有源区域232中的有源接触件的数量相同。此外，连接到第一有源区域212的第一有源接触件222的有源接触件之间(例如，两个相邻的有源接触件之间)的距离P1可以小于连接到第二有源区域232的第二有源接触件242的有源接触件之间(例如，两个相邻的有源接触件之间)的距离P3。
通常，在外围电路装置具有面积相对大的有源区域的情况下，连接到单个有源区域的接触件的数量可相对增加。在一些情况下，不管有源区域大小如何，连接到单个有源区域的接触件之间的距离会是不变的(uniform)。在这些情况下，由于连接至相对大的有源区域的有源接触件之间的区域被施加应力，导致在有源接触件之间的层间绝缘层中会出现裂纹。
然而，如图3中所示，例如，为了减少这种问题，第一有源接触件222的有源接触件之间的距离和第二有源接触件242的有源接触件之间的距离可以根据有源区域212和232的大小而彼此不同。例如，可以按照下列方式形成有源接触件222和242，即，如图3的示例中所示，第二有源接触件242的相邻的有源接触件之间(例如，在Y方向上或者沿着栅电极层211的长度方向)的距离P3可以大于第一有源接触件222的相邻的有源接触件之间(例如，在同一方向上)的距离P1。因此，可以防止在第二有源接触件242的相邻有源接触件之间的层间绝缘层中出现裂纹。结果，与较小的有源区域212对应的有源接触件222可以比与较大的有源区域232对应的有源接触件242每单位距离或单位面积布置得更密集。较小的外围电路装置210中相邻的有源接触件222之间在Y方向上的距离可以比较大的外围电路装置230中相邻的有源接触件242之间在Y方向上的距离短。
在一些实施例中，第一有源接触件222和第二有源接触件242的各自的宽度W1和W2(例如，当从俯视图中观察时)可以彼此基本相等。由于第一有源接触件222的有源接触件之间的距离和具有相同宽度的第二有源接触件242的有源接触件之间的距离彼此不同，所以相邻的第一有源接触件222的中心之间的距离P2也可以小于相邻的第二有源接触件242的中心之间的距离P4。根据示例性实施例，由于在制造工艺期间发生的差异，在相邻的第二有源接触件之间具有相对大的距离时形成的第二有源接触件242的宽度W2可能大于第一有源接触件222的宽度W1。可以将相邻的有源接触件的中心之间的距离(例如，如图3中的P2和P4所示)描述为节距。
当确定比连接到第一外围电路装置210的相邻的第一有源接触件222之间的距离大的连接到第二外围电路装置230的相邻的第二有源接触件242之间的距离时，可以考虑第二外围电路装置230的电流特性。随着连接到第二有源区域232的第二有源接触件242的数量增加，可以改善第二外围电路装置230的电流特性，而当第二有源接触件242的数量增加时，第二有源接触件242之间的距离会减小。在一些情况下，反而在层间绝缘层中会容易出现裂纹。
因此，可以确定第二有源接触件242的数量和第二有源接触件242之间的距离，使得可以抑制在层间绝缘层中出现裂纹，同时使得第二外围电路装置230的电流特性不会因第二有源接触件242的数量减少而劣化。根据本发明构思的示例性实施例，可以针对设置在外围电路区域P中的多个外围电路装置210和230设定参考大小，并且可以使连接到超过该参考大小的外围电路装置210或230的有源接触件222之间或有源接触件242之间的距离相对增大，从而防止在层间绝缘层中出现裂纹。
在下文中，将参照图4一起描述根据本发明构思的示例性实施例的存储装置100。
图4是根据本发明构思的某些示例性实施例的沿着图3的线I-I’截取的存储装置的剖视图。
参照图3和图4，根据本发明构思的示例性实施例的存储装置100可以包括多个外围电路装置210和230以及有源接触件222和242(在此也被称作有源区域接触件)等，其中，多个外围电路装置210和230设置在外围电路区域P中，有源接触件222和242分别连接到外围电路装置210和230的有源区域212和232。外围电路装置210和230可以分别包括平面栅电极层211和231、有源区域212和232、平面栅极绝缘层213和233等。器件隔离层250可以分别从有源区域212和232的外部设置。
可以通过将杂质注入到除器件隔离层250之外的区域中来形成有源区域212和232。平面栅电极层211和231可以由诸如多晶硅、金属硅化物等的导电材料形成，由绝缘材料形成的平面栅极绝缘层213和233可以设置在平面栅电极层211与基底101之间和平面栅电极层231与基底101之间。有源区域212可以包括均位于由平面栅电极层211形成的栅电极的相对侧上的两个子区域。有源区域242可以包括均位于由平面栅电极层231形成的栅电极的相对侧上的两个子区域。这些子区域中的每个可以形成源区或漏区。每个有源区域也可以包括位于源区和漏区之间的沟道区。
在外围电路区域P中，包括第一层间绝缘层151和第二层间绝缘层153的层间绝缘层150可以布置在基底101上。第一层间绝缘层151可以填充外围电路装置210和230之间的空间，并且可以包括例如高密度等离子体(HDP)氧化物层。第二层间绝缘层153可以设置在外围电路区域P和单元区域C上方，并且可以包括例如四正硅酸乙酯(TEOS)氧化物层。
外围电路装置210和230的有源区域212和232可以分别连接到有源接触件222和242。有源接触件222和242可以分别贯穿层间绝缘层150以连接到有源区域212和232。尽管有源接触件222和242在图4的本发明构思的示例性实施例中示出为具有均匀的宽度，但是有源接触件222和242可以实际具有有源接触件的宽度朝基底101变窄的形状(例如，锥形形状)。有源接触件222和242(也可以是被称作塞或柱的导电接触件)可以由例如诸如金属、多晶硅、金属硅化物等的导电材料形成。第一有源区域212的大小(例如，当从俯视图观察时的面积)可以小于第二有源区域232的大小，并且例如在图4中示出的Y方向上，连接到第一有源区域212(例如，位于平面栅电极层211的一侧上)的相邻的第一有源接触件222之间的距离P1可以小于连接到第二有源区域232(例如，位于平面栅电极层231的一侧上)的相邻的第二有源接触件242之间的距离P3。
如上所述，在有源接触件222和242分别以相同的距离连接到有源区域212和232的情况下，若不调节有源接触件之间的距离，第二有源接触件242之间的层间绝缘层150中更容易出现裂纹。因此，在示例性实施例中，第二有源接触件242的相邻的有源接触件之间的距离P3可以大于第一有源接触件222的相邻的有源接触件之间的距离P1，因此，可以减少或防止在第二有源接触件242之间的层间绝缘层150中出现裂纹。
根据某些示例性实施例，第二有源接触件242的宽度W2与第二有源接触件242的相邻的有源接触件之间的距离P3的比可以被布置为在1:1.5至1:3的范围内。如此，距离P3可以在宽度W2的大约1.5倍至3倍之间。在某些示例性实施例中，第一有源接触件222的宽度W1与第一有源接触件222的相邻的有源接触件之间的距离P1的比可以被布置为在1:0.5至1:1.5的范围内。如此，距离P1可以在宽度W1的大约0.5倍至1.5倍之间。在一些实施例中，第二有源接触件242的宽度W2与第二有源接触件242的相邻的有源接触件之间的距离P3的比小于第一有源接触件222的宽度W1与第一有源接触件222的相邻的有源接触件之间的距离P1的比，例如，小到后者是前者的6倍那么多。通过将第二有源接触件242之间的距离P3布置在如上所述的范围内，可以防止或减少在第二有源接触件242之间出现层间绝缘层150中的裂纹，同时，可以显著地减小由于第二有源接触件242的数量下降导致的第二外围电路装置230的电流特性上的劣化。
图5是在图3中示出的存储装置的区域A的透视图。
参照图5，存储装置100可以包括沿着Z轴方向交替堆叠在基底101的上表面上的多个栅电极层131至136(栅电极层130)以及多个绝缘层141至147(绝缘层140)。多个栅电极层130和多个绝缘层140可以沿单方向(例如，在图5的X轴方向)纵向延伸。多个栅电极层130和多个绝缘层140可以在单元区域C中与沿着垂直于基底101的上表面的方向延伸的通道层110相邻地设置。
通道层110可以设置为具有圆形形状的剖视表面的中空形状，并且可以具有中空的圆环形状。通道层110可以由例如半导体材料(例如，掺杂的半导体材料)形成。形成在通道层110的中心部分中的空间可以填充有嵌入的绝缘层113，导电层115可以形成在通道层110上。导电层115可以连接到位线以被设置为在单元区域C中设置的多个存储单元器件的漏区。
各个栅电极层130可以形成地选择晶体管GST的栅电极、多个存储单元晶体管MC1至MCn的栅电极和串选择晶体管SST的栅电极。栅电极层130可以延伸并形成字线WL1至WLn，并且可以共同地连接到按预定单位提供并沿着第一方向(X轴方向)和第二方向(Y轴方向)布置的彼此相邻的存储单元串。在示例性实施例中，构成存储单元晶体管MC1至MCn的栅电极层130的总数可以为2N，其中，N为自然数。
地选择晶体管GST的栅电极层131可以连接到地选择线GSL。图5示出串选择晶体管SST的一个栅电极层136以及地选择晶体管GST的一个栅电极层131，但是本发明构思的示例性实施例不限制数量。以不同的方式，地选择晶体管GST和串选择晶体管SST的栅电极层131和136可以具有与存储单元晶体管MC1至MCn的栅电极层132至135的结构不同的结构。
多个栅电极层130可以包含例如多晶硅或金属硅化物材料。金属硅化物材料可以为从例如钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)中选择的金属的硅化物材料。根据示例性实施例，多个栅电极层130可以包含例如钨(W)。另外，尽管图中未示出，但是多个栅电极层130还可以包括扩散阻挡层，例如，扩散阻挡层可以包含氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)中的至少一种。多个栅电极层130可以分别电连接到位于焊盘区域中的多个单元接触件181至186。单元接触件181至186(也被称作塞或柱)可以分别贯穿层间绝缘层150的部分以及多个绝缘层140中的至少一个以连接到栅电极层130。例如，单元接触件可以由诸如金属、多晶硅或金属硅化物材料的导电材料形成。
按照与多个栅电极层130类似的方式，与多个栅电极层130交替堆叠的多个绝缘层140可以在Y轴方向上通过隔离绝缘层102彼此分开。多个绝缘层140可以包含诸如氧化硅或氮化硅的绝缘材料。
包括阻挡层162、电荷存储层164、隧穿层166等的栅极绝缘层160可以设置在通道层110和栅电极层130之间。根据存储装置100的结构，阻挡层162、电荷存储层164和隧穿层166全部可以设置为围绕栅电极层130。可选地，栅极绝缘层160的一部分可以从通道层110的外部设置并且沿着Z轴方向延伸，以平行于通道层110，栅极绝缘层160的剩余部分可以设置为围绕栅电极层130。在图3的本发明构思的示例性实施例中，电荷存储层164和隧穿层166可以从通道层110的外部设置，以沿着Z轴方向延伸，从而平行于通道层110，阻挡层162可以设置为围绕栅电极层130。
阻挡层162可以包含例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或高k介电材料。高k介电材料可以为Al2O3、Ta2O3、TiO2、Y2O3、ZrO2、ZrSixOy、HfO2、HfSixOy、La2O3、LaAlxOy、LaHfxOy、HfAlxOy和Pr2O3中的任何一种。例如，当阻挡层162包含高k介电材料时，术语“高k”可以表示阻挡层162的介电常数高于隧穿层166的介电常数或者高于氧化硅的介电常数。
以不同的方式，阻挡层162可以选择性地包括具有不同介电常数的多个层。在这种情况下，因为具有相对低介电常数的层被设置为比具有相对高介电常数的层更靠近通道层110，所以可以通过将能带的能级控制为等于势垒能级来改善诸如擦除特性的存储装置特性。
电荷存储层164可以为电荷捕获层或浮置栅极导电层。例如，当电荷存储层164为浮置栅极时，可以利用低压化学气相沉积(LPCVD)通过沉积多晶硅来形成电荷存储层164。例如，当电荷存储层164为电荷捕获层时，电荷存储层164可以包含SiO2、Si3N4、SiON、HfO2、ZrO2、Ta2O3、TiO2、HfAlxOy、HfTaxOy、HfSixOy、AlxNy和AlGaxNy中的至少一种。
隧穿层166可以包含SiO2、Si3N4、SiON、HfO2、HfSixOy、Al2O3和ZrO2中的至少一种。
外围电路装置230可以布置在外围电路区域P中。外围电路装置230可以包括：通过将杂质注入到基底101中而形成并嵌入在基底101中的有源区域232；与有源区域232交叉的平面栅电极层231；以及设置在平面栅电极层231和基底101之间的平面栅极绝缘层233。有源区域232可以被设置为外围电路装置230的源区或漏区，器件隔离层250可以设置在有源区域232的外部。有源区域232的至少一部分也可以被彼此相邻的两个或两个以上外围电路装置230共享。外围电路装置230或多个相邻的装置可以由例如用于控制单元区域的存储单元的操作的一个或更多个晶体管形成。
覆盖层260可以形成在外围电路装置230上。覆盖层260可以包含相对于层间绝缘层150具有预定蚀刻选择性的材料。例如，当层间绝缘层150包括氧化硅膜时，覆盖层260可以包括氮化硅膜。覆盖层260可以防止有源区域232在形成多个外围接触件242的工艺中被过度蚀刻。以不同的方式，也可以从平面栅电极层231的一部分中选择性地去除覆盖层260。因此，诸如第二栅极接触件241的栅极接触件可以连接到平面栅电极层231而不接触或穿过覆盖层260。
多个有源接触件242(也被描述为有源区域接触件242)可以连接到单个有源区域232。应该注意到，之所以这样定义有源接触件242，是因为它们接触有源区域，而不是因为它们自身形成有源区域。可以根据有源区域232的大小来确定连接到单个有源区域232(例如，连接在平面栅电极层的一侧处或者连接到同一源区或同一漏区)的多个有源接触件242的相邻的有源接触件之间的距离。在示例性实施例中，例如，当有源区域232大于预定参考大小时，可以将有源接触件242形成为使它们之间的距离比连接到小于参考大小的有源区域的有源接触件之间的距离大。
例如，在一些实施例中，半导体装置包括至少两个不同大小的外围电路装置。例如，第一外围电路装置沿着第一方向的长度可以短于第二外围电路装置沿着同一方向的长度。如果两个外围电路装置均具有低于阈值量的长度，则这两个外围电路装置均可以包括沿着长度方向布置并且在相邻的有源接触件之间具有相同距离的一组有源接触件。然而，如果第一外围电路装置具有低于阈值量的长度而第二外围电路装置具有大于阈值量的长度，则第一外围电路装置可以包括沿着长度方向布置并且在每个接触件之间具有第一距离的相邻的有源接触件，第二外围电路装置可以包括沿着长度方向布置并且在每个接触件之间具有第二距离的相邻的有源接触件。第二距离可以大于第一距离。通过根据这样的条件来形成有源接触件242，可以防止或减少在有源接触件之间出现层间绝缘层150中的裂纹。
多个栅电极层130和绝缘层140可以分别沿着X轴方向延伸不同的长度，以与沿着Z轴方向堆叠在不同位置上的其它栅电极层130和绝缘层140形成多个台阶部分。由于多个栅电极层130和绝缘层140分别沿着X轴方向延伸不同的长度以具有台阶部分，所以可以提供多个焊盘区域。尽管图5示出了绝缘层140在各个焊盘区域中沿着Z轴方向位于比栅电极层130高的位置上，但以与此不同的方式，栅电极层130可以设置为比绝缘层140高。
根据某些示例性实施例的存储装置100可以包括在单元区域C和外围电路区域P中设置在基底101上的层间绝缘层150。层间绝缘层150可以包括第一层间绝缘层151和第二层间绝缘层153。在某些示例性实施例中，第一层间绝缘层151和第二层间绝缘层153可以包含相同的材料，诸如可以包含氧化硅、氮化硅等，或者可以包含不同的材料。第一层间绝缘层151可以仅设置在外围电路区域P中，以覆盖外围电路装置230。详细地讲，第一层间绝缘层151可以仅设置在设置有外围电路装置210和230的区域中。在一些实施例中，第一层间绝缘层151可以包括HDP氧化物层，第二层间绝缘层153可以包括TEOS氧化物层。例如，第二层间绝缘层153可以利用诸如物理气相沉积(PVD)、化学气相沉积(CVD)、亚常压化学气相沉积(SACVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等的工艺形成。
图6A和图6B是根据本发明构思的示例性实施例的存储装置的平面图。
参照图6A，根据本发明构思的示例性实施例的存储装置300可以包括单元区域C和外围电路区域P。单元区域C可以包括多个栅电极层、通道区域CH、连接到多个对应的栅电极层的多个单元接触件381至386(单元接触件380)等。多个栅电极层和通道区域CH可以被隔离绝缘层302和共源极线303分为多个单位单元区域。
多个外围电路装置410和430可以设置在外围电路区域P中。多个外围电路装置410和430可以为例如平面晶体管，并且可以分别包括平面栅电极层411和431以及有源区域412和432等。多个外围接触件420和440可以分别连接到外围电路装置410和430的平面栅电极层411和431以及有源区域412和432。
第一有源区域412的大小可以小于第二有源区域432的大小。连接到具有相对大的面积的第二有源区域432的第二有源接触件442之间的距离P3可以大于连接到第一有源区域412的第一有源接触件422之间的距离P1。
具体地讲，在图6A的示例性实施例中，按照与以上参照图3讨论的示例性实施例中的第一有源接触件222和第二有源接触件242的宽度彼此相等的方式不同的方式，第二有源接触件442的宽度W2可以小于第一有源接触件422的宽度W1。第二有源接触件442的相邻的第二有源接触件的中心之间的距离P4和第一有源接触件422的相邻的第一有源接触件的中心之间的距离P2(例如，相邻的有源接触件之间的节距)可以基本上彼此相等。
参照图6B，第二有源接触件442的数量可以大于图6A的示例实施例的数量。第二外围装置430的电流特性会因第二有源接触件442的宽度W2的减小而劣化。参照图6B，可以增加第二有源接触件442的数量，因此，可以足够确保第二外围装置430的电流特性。
图7是沿着图6A的线II-II’截取的存储装置的剖视图。
参照图7，根据某些示例性实施例的存储装置300可以包括基底301和形成在基底301上的外围电路装置410和430。外围电路装置410和430可以分别包括有源区域412和432、平面栅电极层411和431以及平面栅极绝缘层413和433等。器件隔离层450可以从有源区域412和432的外部设置。包含氧化硅、氮化硅等的层间绝缘层350可以分别形成在外围电路装置410和430上。
在第一有源接触件422连接到具有相对小的面积的第一有源区域412的情况下，第一有源接触件422的宽度W1与第一有源接触件422之间的距离P1的比可以在1:0.5至1:1.5的范围内。按照不同的方式，在第二有源接触件442连接到具有相对大的面积的第二有源区域432的情况下，第二有源接触件442的宽度W2与第二有源接触件442之间的距离P3的比可以在1:1.5至1:3的范围内。例如，第二有源接触件442之间的距离P3可以大于第一有源接触件422之间的距离P1。
按照与参照图3和图4的示例性实施例的方式不同的方式，在图6A和图7的示例性实施例中，第一有源接触件422和第二有源接触件442的宽度可以彼此不同。例如，第二有源接触件442的宽度W2可以小于第一有源接触件422的宽度W1。按照不同的方式，第二有源接触件442的中心之间的距离P4可以与第一有源接触件422的中心之间的距离P2基本相同。
如以上讨论的不同实施例中可以看出，在某些实施例中，每个外围装置可以在存储装置的外围区域中形成晶体管。每个外围装置可以包括例如栅极和位于栅极的任一侧上的源区/漏区。每个源区/漏区可以为有源区域，并可以具有特定数量的垂直接触件，这些垂直接触件从形成了源区/漏区的基底垂直延伸到某一垂直高度(level)，该垂直高度在垂直堆叠的存储装置(例如，垂直NAND)的堆叠的栅极和绝缘层的堆叠件的顶部上方。每个源区/漏区可以包括多个垂直接触件，这些垂直接触件可以形成一行接触件。例如，一行接触件可以布置成一条线。在一些实施例中，栅极的一侧处的源区/漏区可以与该栅极的相对侧处的源区/漏区包括相同数量的垂直接触件。一个行中的这些接触件可以与相对行中的接触件彼此分隔开相同的距离。这些接触件也可以与相对行中的接触件具有相同的宽度或直径。
然而，在一些实施例中，对于两个不同的外围装置，每个外围装置均具有位于栅极层的任一侧上的对称的接触件行，并且在第一外围装置的行中的垂直接触件之间的空间与在第二外围装置的行中的垂直接触件之间的空间不同。例如，第一外围装置的源极/漏极接触件的行中的相邻垂直接触件之间的距离可以大于第二外围装置的源极/漏极接触件的行中的相邻垂直接触件之间的距离。在一些实施例中，一个外围装置的源极/漏极接触件的行中的相邻垂直接触件之间的距离取决于该外围装置的大小，其中，沿着行具有较大长度和/或具有较大面积的外围装置在垂直接触件的行中的相邻垂直接触件之间具有较大距离。
图8至图23是示出根据某些示例性实施例的制造诸如在图3至图5中示出的半导体装置的方法的图。
首先，参照图8，在根据本发明构思的示例性实施例的制造存储装置的方法中，可以在基底101上形成外围电路装置210和230。外围电路装置210和230可以形成在外围电路区域P中。外围电路区域P可以被描述为与设置有存储单元的单元区域C相邻的区域。外围电路区域P可以包括用于控制对存储单元的存储访问操作(例如，读取、写入、擦除)的外围电路装置。
外围电路装置210和230可以包括平面晶体管，并且外围电路装置210和230可以分别包括有源区域212和232、平面栅电极层211和231等。有源区域212和232可以包括通过离子注入工艺等注入杂质形成的区域，并且分别包括外围电路装置210和230的源区和漏区。在一些实施例中，有源区域包括源区、漏区以及位于源区与漏区之间的沟道区。然而，如这里使用的，术语“有源区域”可以用于特指这些子区域之一(例如，源区或漏区)。平面栅电极层211和231可以包含金属、多晶硅等的导电材料，并可以与有源区域212和232交叉。
外围电路装置210和230可以包括具有不同大小的第一外围电路装置210和第二外围电路装置230。第一外围电路装置210可以小于第二外围电路装置230，第一有源区域212的面积可以小于第二有源区域232的面积。
图9是沿着线I-I’截取的图8的剖视图，图10是沿着图8的线III-III’截取的剖视图。参照图9和图10，可以在基底101上布置器件隔离层250和有源区域212和232。器件隔离层250可以是使外围电路装置210和230电隔离的区域。可以在基底101上将平面栅电极层211和231布置为分别与有源区域212和232交叉，可以在平面栅电极层211与基底101之间和平面栅电极层231与基底101之间分别设置平面栅极绝缘层213和233。第一有源区域212的面积可以小于第二有源区域232的面积。
接下来，参照图11和图12，可以在外围电路区域P中的外围电路装置210和230上形成第一层间绝缘层151(在图12中示出)。第一层间绝缘层151可以包含例如氧化硅或氮化硅，并且可以填充由基底101的上表面、外围电路装置210和230的平面栅电极211和231等限定的空间。根据本发明构思的示例性实施例，第一层间绝缘层151可以包括具有优良的空隙填充特性的HDP氧化物层。
参照示出了沿着图11的线I-I’截取的剖面的图12，可以在外围电路装置210和230上形成覆盖层260。可以利用相对第一层间绝缘层151具有预定蚀刻选择性的材料形成覆盖层260。根据本发明构思的示例性实施例，第一层间绝缘层151可以包含氧化硅，覆盖层260可以包含氮化硅。覆盖层260可以防止平面栅电极层211和231以及有源区域211和232在形成连接到平面栅电极层211和231以及有源区域211和232的多个接触件的工艺中被过度蚀刻(recessed)。在本发明构思的一些实施例中，覆盖层260可以仅形成在有源区域212和232上，而从平面栅电极层211和231的上表面分别去除覆盖层260，从而在平面栅电极层211和231上不存在覆盖层260。
参照示出了沿着图11的线III-III’截取的剖面的图13，可以仅在外围电路区域P中形成覆盖层260和第一层间绝缘层151。在制造存储装置的工艺中，可以在基底101上按顺序形成覆盖层260和第一层间绝缘层151，然后可以仅从单元区域C中去除覆盖层260和第一层间绝缘层151以暴露基底101的上表面。可以在基底101的位于单元区域C中的暴露的上表面上交替地堆叠多个牺牲层和多个绝缘层。多个牺牲层和绝缘层可以具有通过多个蚀刻工艺形成的台阶部分。在下文中，下面将参照图14描述所述工艺。
参照图14，可以在单元区域C中形成具有台阶结构的多个牺牲层和多个绝缘层。多个牺牲层和多个绝缘层可以交替地堆叠。形成多个牺牲层和多个绝缘层，并且可以在单元区域C和外围电路区域P两者中形成第二层间绝缘层153。第二层间绝缘层153可以包含与第一层间绝缘层151的材料相同或不同的材料，并且可以具有大于第一层间绝缘层151的体积。例如，第二层间绝缘层153可以包含沉积速度相对快的TEOS氧化物层。
参照示出了沿着图14的线I-I’截取的剖面的图15和示出了沿着图14的线III-III’截取的剖面的图16，第二层间绝缘层153可以设置在第一层间绝缘层151上。第二层间绝缘层153可以设置在单元区域C中的多个牺牲层121至126(牺牲层120)和多个绝缘层141至147(绝缘层140)上。
如图16中所示，为了在沿着Z轴方向彼此相邻的牺牲层120和绝缘层140之间形成台阶部分，可以在彼此交替地堆叠在基底101上的多个牺牲层120和绝缘层140上形成预定的掩模层，并且可以蚀刻牺牲层120和绝缘层140的被掩模层暴露的部分。可以在削减掩模层的同时通过多次执行蚀刻被掩模层暴露的牺牲层120和绝缘层140的工艺而顺序地蚀刻牺牲层120和绝缘层140，从而可以形成具有台阶部分的台阶结构。
在本发明构思的示例性实施例中，相应的绝缘层140和相应的牺牲层120可以设置成对，包括在多个对中的绝缘层140和牺牲层120可以沿着单个方向(例如，沿着图15的X轴方向)延伸相同的长度。在一些示例性实施例中，延伸相同长度的绝缘层141和142可以沿着Z轴方向设置在最下面的牺牲层121的上方和下方。在这种情况下，与其它绝缘层142至147的厚度相比，沿着Z轴方向的最下面的绝缘层141可以具有相对薄的厚度。
多个牺牲层120可以包含相对多个绝缘层140具有相对高的蚀刻选择性而能够被选择性蚀刻的材料。可以通过牺牲层120相对于绝缘层140的蚀刻速率的蚀刻速率比定量地表示这种蚀刻选择性。例如，绝缘层140可以是氧化硅层和氮化硅层中的至少一个，牺牲层120可以是从硅层、氧化硅层、碳化硅层和氮化硅层中选择的层，例如，可以利用与绝缘层140的材料不同的材料形成牺牲层120。例如，当绝缘层140为氧化硅层时，牺牲层120可以为氮化硅层。
接下来，参照图17，可以形成通道区域CH、隔离绝缘层102和共源极线103。为了形成通道区域CH，通道开口部分可以从第二层间绝缘层153的上表面延伸到基底101的上表面。可以将通道层110、嵌入的绝缘层113、导电层115等形成在通道开口部分中。通道层110可以具有从基底101的上表面凹进的形式以穿过基底的一部分。在另一示例性实施例中，还可以在通道层110和基底101之间设置通过选择性外延生长而形成的外延层。可以参照示出了沿着图17的线III-III’截取的剖面的图18来详细描述通道区域CH的结构和形式。
参照图18，通道区域CH可以包括通道层110、嵌入的绝缘层113、导电层115、外延层117等。可以通过对基底101的被通道开口部分(用于形成通道区域CH)暴露的上表面应用选择性外延生长工艺来形成外延层117。外延层117可以延伸到其高度与位于最下位置的地选择晶体管GST的栅电极层131相邻。
在某些实施例中，可以从通道层110的外部形成栅极绝缘层的至少一部分，例如，电荷存储层164和隧穿层166。电荷存储层164和隧穿层166可以通过诸如原子层沉积(ALD)、化学气相沉积(CVD)等工艺形成。可以从与多个牺牲层120和绝缘层140相邻的区域顺序地堆叠电荷存储层164和隧穿层166。通道层110可以具有预定厚度，例如，通道开口部分的宽度的1/50至1/5的范围内的厚度，并且可以按照与电荷存储层164和隧穿层166类似的方式通过ALD或CVD形成。
可以用嵌入的绝缘层113来填充通道层110的内部空间。在一个实施例中，选择性地，在形成嵌入的绝缘层113之前，还可以执行使其中形成有通道层110的结构在包括氢或重氢的气体气氛中经历热处理的氢退火工艺。可以通过氢退火工艺防止通道层110中存在的大多数晶体缺陷。接下来，可以利用诸如多晶硅等的导电材料在通道层110上形成导电层115。导电层115可以连接到位线以被设置为存储单元装置的漏区。由至少通道层110形成的垂直结构可以被称作通道结构或通道柱。
可以在形成通道区域CH之后布置用于形成隔离绝缘层102和共源极线103的开口部分。多个牺牲层120和绝缘层140可以被开口部分分为多个区域，可以通过开口部分来选择性地去除多个牺牲层120。可以利用诸如多晶硅等的导电材料在已经去除了多个牺牲层120的部分中形成多个栅电极层131至136(栅电极层130)。
金属硅化物材料可以为从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)中选择的金属的硅化物材料，或者可以为它们的组合。例如，当栅电极层130由金属硅化物材料形成时，可以通过在开口部分的侧面中嵌入硅(Si)之后形成单独的金属层来执行硅化工艺。在形成多个栅电极层130之前，可以首先在已经去除了多个牺牲层120的空间中形成阻挡层162。在形成多个栅电极层130之后，可以形成隔离绝缘层102和共源极线103。
然后，参照图19，可以形成连接到外围电路装置210和230的多个外围接触件220和240。多个外围接触件220和240可以分别包括连接到平面栅电极层211和231的多个栅极接触件221和241以及连接到有源区域212和232的多个有源接触件222和242。
如上所述，第一外围电路装置210的大小可以小于第二外围电路装置230的大小，第一有源区域212也可以小于第二有源区域232。连接到第一有源区域212的多个第一有源接触件222的有源接触件之间的距离P1可以小于连接到第二有源区域232的多个第二有源接触件242的有源接触件之间的距离P3。第一有源接触件222的宽度W1可以基本上等于第二有源接触件242的宽度W2。然而，在一些实施例中，第二有源接触件242的宽度W2可以在工艺条件内大于第一有源接触件222的宽度W1。
例如，如果第二有源接触件之间的距离和第一有源接触件之间的距离彼此相等，则连接到单个第二有源区域的第二有源接触件的数量可以增加。在这种情况下，由于在形成第二有源接触件的操作期间出现的应力等，导致层间绝缘层的位于第二有源接触件之间的部分中会出现裂纹。为了防止如上所述出现裂纹，在本发明构思的示例性实施例中，可以以这种方式形成第二有源接触件242，即，相邻的第二有源接触件242之间的距离P3可以大于相邻的第一有源接触件222之间的距离P1。
参照示出了沿着图19的线I-I’截取的剖面的图20和示出了沿着图19的线III-III’截取的剖面的图21，可以将第一有源接触件222的宽度W1与第一有源接触件222之间的距离P1的比布置在1:0.5至1:1.5的范围内，本发明构思的示例性实施例中可以为大约1:1。可以将第二有源接触件242的宽度W2与第二有源接触件242之间的距离P3的比确定在1:1.5至1:3的范围内。在一个实施例中，由于第一有源接触件222的宽度W1和第二有源接触件242的宽度W2彼此基本相等，因此可以按照距离P3大于距离P1的方式来形成第二有源接触件242。在一些实施例中，第一有源接触件222和第二有源接触件242可以贯穿层间绝缘层150和覆盖层260，以分别延伸第一有源区域212和第二有源区域232的至少部分被凹进所处的深度。另外，如图21中可见的，例如，有源接触件222和242的垂直高度可以大于垂直通道层110的高度。另外，有源接触件222和242的垂直高度可以大于栅电极层130和绝缘层140的堆叠件的总垂直高度。
参照图22和示出了沿着图22的线III-III’截取的剖面的图23，可以在单元区域C中形成多个单元接触件181至186(单元接触件180)。多个单元接触件180可以贯穿层间绝缘层150的部分和多个绝缘层140，以分别连接到多个栅电极层130。例如，在从多个栅电极层130的外部分别设置阻挡层162的情况下，单元接触件180也可以分别贯穿阻挡层162。
尽管某些实施例示出了在单独的工艺中形成单元接触件180及外围接触件220和240的情况，但是可以利用单个工艺可选地形成单元接触件180及外围接触件220和240。另外，至少部分单元接触件180及外围接触件220和240可以具有锥形形状，即，至少部分单元接触件180及外围接触件220和240的宽度朝向基底101变窄，以在单元接触件180及外围接触件220和240的深度方向上具有锥形形状。
图24和图25是根据本发明构思的示例性实施例的包括存储装置的电子装置的框图。
参照图24，根据示例性实施例的存储设备1000可以包括与主机HOST通信的控制器1010以及在其中存储数据的存储器1020-1、1020-2和1020-3。各个存储器1020-1、1020-2和1020-3可以包括如上所述的根据本发明构思的各种示例性实施的存储装置100或300。
与控制器1010通信的主机HOST可以为安装有存储设备1000的各种电子装置，例如，可以为智能电话、数码相机、台式计算机、膝上计算机、便携式媒体播放器等。控制器1010可以接收由主机HOST传递的数据写入请求或数据读取请求以使数据能够写入到存储器1020-1、1020-2和1020-3，或者可以产生命令CMD以从存储器1020-1、1020-2和1020-3读取数据。
如图24中所示，一个或多个存储器1020-1、1020-2和1020-3可以在存储设备1000内并联连接到控制器1010。通过将多个存储器1020-1、1020-2和1020-3并联连接到控制器1010，可以实现如固态驱动器(SSD)般的具有大容量的存储设备1000。
参照图25，根据本发明构思的示例性实施例的电子装置2000可以包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。
通信单元2010可以包括有线和无线通信模块，并且可以包括无线互联网模块、近场通信模块、全球定位系统(GPS)模块、移动通信模块等。通信单元2010中包括的有线和无线通信模块可以经由各种通信协议连接到外部通信网络，以发送或接收数据。
输入单元2020可以为被设置成由用户来控制电子装置2000的操作的模块，并且可以包括机械开关、触摸屏、声音识别模块等。另外，输入单元2020也可以包括以轨迹球或激光针式等来操作的鼠标、或者手指鼠标装置，并且还可以包括可由用户输入数据的各种传感器模块。
输出单元2030可以以音频或视频形式输出通过电子装置2000处理过的信息，存储器2040可以存储由处理器2050处理或控制的程序、数据等。存储器2040可以包括如上所述的根据本发明构思的各种示例性实施例的一个或更多个存储装置100和300，处理器2050可以根据所需操作将命令发送到存储器2040，从而将数据写入存储器2040或从存储器2040读取数据。
存储器2040可以嵌入在电子装置2000中，或者可以经由单独的接口与处理器2050通信。在经由单独的接口与处理器2050通信的情况下，处理器2050可以经由诸如SD、SDHC、SDXC、MICRO SD、USB等的各种接口标准将数据写入存储器2040或者从存储器2040读取数据。
处理器2050可以控制电子装置2000中包括的各个部件的操作。处理器2050可以执行与声音通信、视频通信、数据通信等有关的控制和处理，或者也可以执行用于多媒体回放和管理的控制和处理。另外，处理器2050可以对用户通过输入单元2020传输的输入进行处理，并且可以经由输出单元2030输出处理结果。此外，处理器2050可以将控制电子装置2000的操作所需的数据写入存储器2040或者从存储器2040读取数据。
如上所述，采用根据本发明构思的示例性实施例的存储装置，在形成连接到外围电路装置的有源区域的接触件的过程中，接触件之间的距离可以根据有源区域的大小而不同。可以通过增加在较大的外围电路装置中的接触件之间的距离来防止在接触件之间出现层间绝缘层的损坏，并且可以提高存储装置可靠性。这对于接触件通常比标准2D NAND装置中的接触件长很多的垂直、3D存储装置(诸如3D NAND)中的外围电路而言是特别有用的。
尽管以上已经示出和描述了示例性实施例，但是本领域技术人员将清楚的是，在不脱离由所附的权利要求限定的本发明的范围的情况下，可以进行修改和改变。

Claims (25)

1.一种存储装置，所述存储装置包括：
单元区域，包括存储单元，所述单元区域包括多个通道结构和多个栅电极层，所述多个通道结构均从基底的上表面垂直地延伸，并且所述多个栅电极层堆叠在所述基底上以围绕所述多个通道结构的外表面；以及
外围电路区域，包括所述存储单元的外围电路，所述外围电路区域包括第一有源区域，形成在所述基底中，
第一栅电极，形成在第一有源区域上，
第一源/漏区，形成在位于第一栅电极的一侧处的第一有源区域中，
第二有源区域，形成在所述基底中并且具有比第一有源区域的面积大的面积，
第二栅电极，形成在第二有源区域上，
第二源/漏区，形成在位于第二栅电极的一侧处的第二有源区域中，器件隔离层，设置在第一有源区域与第二有源区域之间，
多个第一接触件，连接到第一有源区域的第一源/漏区，以及
多个第二接触件，连接到第二有源区域的第二源/漏区，
其中，与第一源/漏区连接的所述多个第一接触件中的相邻的第一接触件之间的节距小于与第二源/漏区连接的所述多个第二接触件中的相邻的第二接触件之间的节距。
2.根据权利要求1所述的存储装置，其中，所述多个第一接触件中的每个的宽度基本上等于所述多个第二接触件中的每个的宽度。
3.根据权利要求1所述的存储装置，其中，所述多个第一接触件中的每个的宽度大于所述多个第二接触件中的每个的宽度。
4.根据权利要求1所述的存储装置，其中，所述多个第二接触件中的每个的宽度与所述多个第二接触件中的相邻的第二接触件之间的节距的比在1:1.5至1:3的范围内。
5.根据权利要求4所述的存储装置，其中，所述多个第一接触件中的每个的宽度与所述多个第一接触件中的相邻的第一接触件之间的节距的比在1:0.5至1:1.5的范围内。
6.根据权利要求1所述的存储装置，其中，
连接到所述第一有源区域的所述多个第一接触件中的相邻的第一接触件之间的节距基本上彼此相等；以及
连接到所述第二有源区域的所述多个第二接触件中的相邻的第二接触件之间的节距基本上彼此相等。
7.根据权利要求1所述的存储装置，其中，连接到所述第二有源区域的第二接触件的总数大于或等于连接到所述第一有源区域的第一接触件的总数。
8.根据权利要求1所述的存储装置，其中，第一接触件形成至少三个接触件的行，第二接触件形成至少三个接触件的行。
9.根据权利要求1所述的存储装置，其中，第一外围电路装置包括第一有源区域，第二外围电路装置包括第二有源区域，所述第一外围电路装置的面积小于所述第二外围电路装置的面积。
10.根据权利要求1所述的存储装置，其中，所述第一接触件和所述第二接触件中的每者的垂直高度大于堆叠在基底上的组合的所述多个栅电极层的垂直高度。
11.根据权利要求1所述的存储装置，其中，所述单元区域的所述存储单元由垂直晶体管形成，所述外围电路包括分别由所述第一有源区域和所述第二有源区域形成的平面晶体管。
12.一种存储装置，所述存储装置包括：
多个存储单元，堆叠在基底的上表面上以形成三维存储单元阵列；
第一有源区域和第二有源区域，在所述三维存储单元阵列的外部设置在所述基底上；
多个第一垂直接触件，形成第一接触件的行并且连接到所述第一有源区域，其中，所述多个第一接触件被布置为彼此分开第一节距；以及
多个第二垂直接触件，形成第二接触件的行并且连接到所述第二有源区域，其中，所述多个第二接触件被布置为彼此分开第二节距，所述第二节距大于所述第一节距，
其中，第一有源区域提供第一外围装置的源区和漏区，第二有源区域提供与第一外围装置不同的第二外围装置的源区和漏区，以及
第一垂直接触件连接到由第一有源区域提供的源区和漏区之一，第二垂直接触件连接到由第二有源区域提供的源区和漏区之一。
13.根据权利要求12所述的存储装置，其中，所述多个第一垂直接触件和所述多个第二垂直接触件贯穿层间绝缘层，所述层间绝缘层也覆盖所述多个存储单元。
14.根据权利要求12所述的存储装置，其中，所述第一有源区域的面积小于所述第二有源区域的面积。
15.根据权利要求14所述的存储装置，其中，连接到所述第一有源区域的所述多个第一接触件的数量小于或等于连接到所述第二有源区域的所述多个第二接触件的数量。
16.根据权利要求12所述的存储装置，其中，所述多个第二接触件中的每个的宽度与所述多个第二接触件中的相邻的第二接触件之间的节距的比在1:1.5至1:3的范围内。
17.根据权利要求16所述的存储装置，其中，所述多个第一接触件中的每个的宽度与所述多个第一接触件中的相邻的第一接触件之间的节距的比在1:0.5至1:1.5的范围内。
18.根据权利要求12所述的存储装置，所述存储装置还包括与所述第一有源区域交叉的第一平面栅电极层和与所述第二有源区域交叉的第二平面栅电极层，
其中，所述第一有源区域和所述第一平面栅电极层提供第一外围电路装置，所述第二有源区域和所述第二平面栅电极层提供第二外围电路装置。
19.一种存储装置，所述存储装置包括：
基底；
通道区域，从所述基底的上表面垂直地延伸；
多个栅电极层，与所述通道区域相邻并在所述基底上垂直地彼此堆叠；
多个外围电路装置，在包括所述多个栅电极层的存储单元区域的外部设置在所述基底上；以及
层间绝缘层，位于所述多个栅电极层和所述多个外围电路装置上，
其中，所述多个外围电路装置包括小于预定参考大小的第一外围电路装置和大于所述预定参考大小的第二外围电路装置，连接到所述第一外围电路装置的源区和漏区之一的多个第一接触件中的相邻接触件之间的节距小于连接到所述第二外围电路装置的源区和漏区之一的多个第二接触件中的相邻接触件之间的节距。
20.根据权利要求19所述的存储装置，其中，所述第一外围电路装置包括第一有源区域，所述第二外围电路装置包括比所述第一有源区域大的第二有源区域，所述多个第一接触件连接到所述第一有源区域，所述多个第二接触件连接到所述第二有源区域。
21.根据权利要求19所述的存储装置，其中，所述多个第一接触件的数量小于或等于所述多个第二接触件的数量。
22.一种存储装置，所述存储装置包括：
三维存储单元阵列，形成在半导体基底上并且包括存储单元，所述存储单元由柱形的有源区域和堆叠的栅极层形成；
外围电路区域，形成在所述半导体基底上并且包括多个外围装置，所述多个外围装置包括嵌入在所述半导体基底中的有源区域；
所述多个外围装置中的第一外围装置，包括形成所述第一外围装置的整个有源区域的第一有源区域以及第一栅极层，其中，所述第一有源区域具有第一面积；
所述多个外围装置中的第二外围装置，包括形成所述第二外围装置的整个有源区域的第二有源区域以及第二栅电极，其中，所述第二有源区域具有大于所述第一面积的第二面积；
层间绝缘层，覆盖所述三维存储单元阵列、所述第一外围装置和所述第二外围装置；
多个第一有源区域接触件，从所述第一有源区域延伸到所述层间绝缘层的顶部并且形成为行，使得所述多个第一有源区域接触件中的两个相邻的有源区域接触件彼此分隔开第一节距；以及
多个第二有源区域接触件，从所述第二有源区域延伸到所述层间绝缘层的顶部并且形成为行，使得所述多个第二有源区域接触件中的两个相邻的有源区域接触件彼此分隔开第二节距，
其中，所述第一节距小于所述第二节距。
23.根据权利要求22所述的存储装置，其中，
连接到所述第一有源区域的有源区域接触件的数量小于连接到所述第二有源区域的有源区域接触件的数量。
24.根据权利要求22所述的存储装置，其中，所述第一有源区域小于预定参考大小，所述第二有源区域大于所述预定参考大小。
25.根据权利要求24所述的存储装置，所述存储装置还包括：
第三外围装置，包括形成所述第三外围装置的整个有源区域的第三有源区域以及第三栅极层，其中，所述第三有源区域具有小于所述预定参考大小的第三面积，其中，所述层间绝缘层覆盖所述第三外围装置；以及
多个第三有源区域接触件，从所述第三有源区域延伸到所述层间绝缘层的顶部并且形成为行，使得所述多个第三有源区域接触件中的两个相邻的有源区域接触件彼此分隔开第一节距。
CN201610354031.6A 2015-10-13 2016-05-25 存储装置 Active CN106601745B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562241070P 2015-10-13 2015-10-13
US62/241,070 2015-10-13
KR10-2015-0153275 2015-11-02
KR1020150153275A KR102450572B1 (ko) 2015-10-13 2015-11-02 메모리 장치

Publications (2)

Publication Number Publication Date
CN106601745A CN106601745A (zh) 2017-04-26
CN106601745B true CN106601745B (zh) 2019-08-30

Family

ID=56896194

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610354031.6A Active CN106601745B (zh) 2015-10-13 2016-05-25 存储装置

Country Status (2)

Country Link
US (1) US9449986B1 (zh)
CN (1) CN106601745B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102551350B1 (ko) 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102535855B1 (ko) * 2016-02-01 2023-05-24 에스케이하이닉스 주식회사 반도체 장치
US10431738B2 (en) * 2016-06-24 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method for fabricating the same
KR102343847B1 (ko) * 2017-04-25 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR102342853B1 (ko) 2017-07-21 2021-12-23 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
KR102433893B1 (ko) * 2017-07-31 2022-08-23 삼성전자주식회사 수직형 메모리 장치
CN107946237A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 三维存储结构连线方法、存储结构、存储器及电子设备
US10535669B2 (en) 2017-11-23 2020-01-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN109390345B (zh) * 2018-09-27 2021-02-12 长江存储科技有限责任公司 制造3d存储器件的方法
US10971518B2 (en) * 2018-10-02 2021-04-06 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices
TWI718829B (zh) * 2019-12-27 2021-02-11 旺宏電子股份有限公司 記憶體元件及其製造方法
US11211401B2 (en) 2019-12-27 2021-12-28 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR20210087818A (ko) * 2020-01-03 2021-07-13 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210130566A (ko) * 2020-04-22 2021-11-01 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
US11755808B2 (en) * 2020-07-10 2023-09-12 Taiwan Semiconductor Manufacturing Company Limited Mixed poly pitch design solution for power trim
CN116867263A (zh) * 2022-03-23 2023-10-10 长鑫存储技术有限公司 存储器及其制作方法
US20230317616A1 (en) * 2022-03-30 2023-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory device having word lines surrounded by memory layers and method of making the semiconductor memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101981689A (zh) * 2008-03-26 2011-02-23 株式会社东芝 半导体存储器及其制造方法
CN104425509A (zh) * 2013-08-30 2015-03-18 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW320773B (en) 1996-11-25 1997-11-21 Winbond Electronics Corp Multi-finger MOS component
JP3001441B2 (ja) 1996-12-06 2000-01-24 日本電気アイシーマイコンシステム株式会社 半導体装置のレイアウト構造およびその形成方法
KR20040010872A (ko) 2002-07-25 2004-02-05 삼성전자주식회사 크랙이 없는 콘택 플러그를 갖는 반도체 소자 및 그제조방법
KR20050028100A (ko) 2003-09-17 2005-03-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR20060038584A (ko) 2004-10-30 2006-05-04 주식회사 하이닉스반도체 비트라인 콘택 저항을 감소시킬 수 있는 반도체 소자 및그 제조 방법
KR100684875B1 (ko) * 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP4833544B2 (ja) 2004-12-17 2011-12-07 パナソニック株式会社 半導体装置
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2008218564A (ja) 2007-03-01 2008-09-18 Matsushita Electric Ind Co Ltd 半導体装置
DE102007020258B4 (de) 2007-04-30 2018-06-28 Globalfoundries Inc. Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
JP5009702B2 (ja) 2007-06-27 2012-08-22 ルネサスエレクトロニクス株式会社 半導体評価素子、半導体集積回路装置および評価方法
JP5283960B2 (ja) * 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
DE102009031111B4 (de) 2009-06-30 2011-04-28 Globalfoundries Dresden Module One Llc & Co. Kg Kontaktoptimierung zur Verbesserung der Verspannungsübertragung in dicht liegenden Transistoren
JP2013232135A (ja) 2012-05-01 2013-11-14 Renesas Electronics Corp レイアウト設計装置、レイアウト設計方法およびプログラム
KR101927691B1 (ko) * 2012-08-06 2018-12-12 삼성전자 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
JP6252022B2 (ja) * 2013-08-05 2017-12-27 セイコーエプソン株式会社 半導体装置
KR20150118648A (ko) * 2014-04-14 2015-10-23 삼성전자주식회사 불 휘발성 메모리 장치
KR102192848B1 (ko) * 2014-05-26 2020-12-21 삼성전자주식회사 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101981689A (zh) * 2008-03-26 2011-02-23 株式会社东芝 半导体存储器及其制造方法
CN104425509A (zh) * 2013-08-30 2015-03-18 三星电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
US9449986B1 (en) 2016-09-20
CN106601745A (zh) 2017-04-26

Similar Documents

Publication Publication Date Title
CN106601745B (zh) 存储装置
KR102565716B1 (ko) 메모리 장치
US10297451B2 (en) Memory device
CN110112137B (zh) 具有虚设通道区的垂直存储装置
US20190115366A1 (en) Vertical memory device
US9853048B2 (en) Memory device and method of manufacturing the same
US9214569B2 (en) Memory device
KR102282139B1 (ko) 반도체 장치
CN107017264A (zh) 存储器件
CN107068684A (zh) 垂直存储器件
CN106169477B (zh) 包括阻挡层的存储器件
CN107305895A (zh) 具有包括不同材料层的公共源线的存储器件
CN108231789A (zh) 包括突起焊盘的半导体存储器装置
CN103681684A (zh) 非易失性存储器件及其制造方法
KR102410302B1 (ko) 메모리 장치 및 그 제조 방법
KR102378821B1 (ko) 반도체 장치
KR102450572B1 (ko) 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant