KR102535855B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 셀 영역 및 상기 셀 영역과 이웃한 주변 영역을 포함하는 기판; 상기 기판의 상기 셀 영역에 위치되고, 수직 메모리 스트링들을 포함하는 셀 적층물; 상기 기판의 상기 주변 영역에 위치되고, 상기 수직 메모리 스트링들을 구동하기 위한 회로; 및 상기 셀 적층물 및 상기 회로를 덮도록 상기 기판 상에 형성되고, 상기 셀 영역과 상기 주변 영역의 사이에 위치된 에어 갭들을 포함하는 층간절연막을 포함하고, 상기 에어 갭들은, 아일랜드 형태를 가지며 제1 방향을 따라 배열된 제1 에어 갭들; 및 상기 아일랜드 형태를 가지며 상기 제1 방향에 직교하는 제2 방향을 따라 배열된 제2 에어 갭들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 3차원 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
3차원 비휘발성 메모리 장치는 메모리 셀들을 적층하기 위해, 도전막들과 절연막들이 교대로 적층된 구조를 가진다. 또한, 메모리 장치의 집적도를 향상시키기 위해 적층물의 높이를 증가시키는 추세이다. 그러나, 적층물의 높이가 증가될수록 적층물에 가해지는 스트레스 또한 증가된다. 따라서, 적층물의 구조가 변형되고, 메모리 셀들의 셀 분포가 열화되어 메모리 장치의 퍼포먼스가 저하될 수 있다.
본 발명의 일 실시예는 구조가 안정적이고 제조 수율이 높은 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 영역 및 상기 셀 영역과 이웃한 주변 영역을 포함하는 기판; 상기 기판의 상기 셀 영역에 위치되고, 수직 메모리 스트링들을 포함하는 셀 적층물; 상기 기판의 상기 주변 영역에 위치되고, 상기 수직 메모리 스트링들을 구동하기 위한 회로; 및 상기 셀 적층물 및 상기 회로를 덮도록 상기 기판 상에 형성되고, 상기 셀 영역과 상기 주변 영역의 사이에 위치된 에어 갭들을 포함하는 층간절연막을 포함하고, 상기 에어 갭들은, 아일랜드 형태를 가지며 제1 방향을 따라 배열된 제1 에어 갭들; 및 상기 아일랜드 형태를 가지며 상기 제1 방향에 직교하는 제2 방향을 따라 배열된 제2 에어 갭들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 기판; 상기 기판 상에 형성된 적층물; 상기 적층물을 덮도록 상기 기판 상에 형성된 층간절연막; 및 상기 적층물의 주변에 위치되고, 상기 층간절연막으로부터 상기 적층물로 가해지는 스트레스를 완충시키도록 상기 층간절연막 내에 형성된 플렉서블 버퍼 구조들을 포함하고, 상기 플렉서블 버퍼 구조들은 아일랜드 형태를 가지며, 상기 적층물의 측면을 따라 배열된다.
본 발명의 일 실시예에 따른 반도체 장치는 제1면 내지 제4면을 가지는 셀 영역과, 상기 셀 영역에 이웃한 주변 영역을 포함하는 기판; 상기 기판의 상기 셀 영역에 위치되고, 수직 메모리 스트링들을 포함하는 셀 적층물; 상기 기판의 상기 주변 영역에 위치되고, 상기 수직 메모리 스트링들을 구동하기 위한 회로; 및 상기 셀 적층물 및 상기 회로를 덮도록 상기 기판 상에 형성되고, 상기 셀 영역과 상기 주변 영역의 사이에 위치된 에어 갭들을 포함하는 층간절연막을 포함하고, 상기 에어 갭들은 상기 셀 영역의 상기 제1면 내지 제4면을 감싸는 단일 폐곡선 형태를 가진다.
종횡비가 큰 적층물 주변에 플렉서블 버퍼 구조물을 형성함으로써, 적층물에 가해지는 압축 응력 및/또는 인장 응력을 감소시킬 수 있다. 예를 들어, 층간절연막이 셀 영역과 주변 영역의 사이에 위치된 에어 갭들을 포함하고, 에어 갭들이 셀 적층물의 측벽 주위에 배열된다. 따라서, 층간절연막으로부터 셀 적층물에 가해지는 압축 응력 및/또는 인장 응력을 에어 갭으로 완충할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 플렉서블 버퍼 구조들의 배열 형태를 설명하기 위한 레이아웃이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 3의 A-A' 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 3의 B-B' 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 영역(CELL) 및 셀 영역(CELL)과 이웃한 주변 영역(PERI)을 포함한다. 여기서, 셀 영역(CELL)은 수직 메모리 스트링들을 포함하는 셀 적층물이 위치되는 영역이다. 수직 메모리 스트링은 기판 상에 적층된 메모리 셀들을 포함하는 메모리 스트링을 의미하며, 기판의 표면으로부터 돌출된 형태로 배열될 수 있다. 예를 들어, 수직 메모리 스트링들은 스트레이트 형태, U형태, W형태 등으로 배열될 수 있다.
주변 영역(PERI)은 수직 메모리 스트링들을 구동하기 위한 회로가 위치되는 영역이다. 예를 들어, 회로는 트랜지스터, 레지스터, 캐패시터 등을 포함할 수 있으며, 주변 영역(PERI)은 페이지 버퍼 영역(PB), X-디코더 영역(X-DEC) 등을 포함할 수 있다.
또한, 셀 영역(CELL)과 주변 영역(PERI)의 사이에 콘택 영역(CONTACT)이 위치될 수 있다. 콘택 영역(CONTACT)은 수직 메모리 스트링들에 바이어스를 인가하기 위한 패드 적층물이 위치되는 영역이다. 여기서, 패드 적층물은 셀 적층물과 연결되어 하나의 적층물로 형성될 수 있다. 따라서, 셀 영역(CELL)과 콘택 영역(CONTACT)은 상호 접하도록 배치되고, 주변 영역(PERI)은 셀 영역(CELL) 또는 콘택 영역(CONTACT)으로부터 이격되어 배치될 수 있다.
전술한 바와 같은 레이아웃에 따르면, 제1 방향(I-I')으로 X-디코더 영역(X-DEC), 콘택 영역(CONTACT), 셀 영역(CELL), 콘택 영역(CONTACT) 및 X-디코더 영역(X-DEC)이 차례로 배열되고, 제2 방향(Ⅱ-Ⅱ')으로 페이지 버퍼 영역(PB), 셀 영역(CELL) 및 페이지 버퍼 영역(PB)이 차례로 배열될 수 있다.
또한, 셀 영역(CELL)의 주변에 에어 갭 등의 플렉서블 버퍼 구조가 위치될 수 있다. 여기서, 플렉서블 버퍼 구조는 상대적으로 부피가 큰 막으로부터 주변 소자에 가해지는 압축 응력(Compressive stress) 및/또는 인장 응력(Tensile stress)을 완충시키기 위한 것이다. 예를 들어, 부피가 큰 층간절연막에 의해 주변 소자로 압축 응력 및/또는 인장 응력이 가해지는 경우, 플렉서블 버퍼 구조가 응력을 흡수하여, 주변 소자로 전달되는 것을 방지할 수 있다.
여기서, 플렉서블 버퍼 구조는 가해지는 응력에 따라 형태가 유연하게 변경되는 구조물로서, 에어 갭일 수 있다. 또한, 플렉서블 버퍼 구조는 제1 방향(I-I')으로 이웃한 셀 영역(CELL)과 X-디코더(X-DEC)의 사이 또는 콘택 영역(CONTACT)과 X-디코더(X_DEC)의 사이에 위치되거나, 콘택 영역(CONTACT) 내에 위치될 수 있다. 본 도면의 도면 부호 "FB"는 플렉서블 버퍼 구조가 위치될 수 있는 영역을 나타낸다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 플렉서블 버퍼 구조의 배열 형태를 설명하기 위한 레이아웃으로서, 플렉서블 버퍼 구조가 에어 갭인 경우를 예로 들어 설명하도록 한다.
도 2a 내지 도 2d를 참조하면, 본 발명의 일 실시예에 따른 에어 갭들(11~14)은 셀 영역(CELL)의 주변에 위치되며, 셀 영역(CELL)을 감싸도록 배열된다. 에어 갭들(11~14)은 셀 영역(CELL)을 한 겹으로 감싸거나, 두겹 이상으로 감싸도록 배열될 수 있다. 본 실시예에서는 에어 갭들(11~14)이 셀 영역(CELL)을 세 겹으로 감싸는 경우에 대해 도시했다.
또한, 셀 영역(CELL)은 제1면 내지 제4면(<1>~<4>)을 갖는 사각형 형태일 수 있고, 에어 갭들(11~14)이 제1면 내지 제4면(<1>~<4>) 중 적어도 하나의 면을 감싸도록 형성될 수 있다. 예를 들어, 에어 갭들(11~14)은 셀 영역(CELL)의 제1면(<1>)을 감싸는 적어도 하나의 제1 에어 갭(11), 셀 영역(CELL)의 제2면(<2>)을 감싸는 적어도 하나의 제2 에어 갭(12), 셀 영역(CELL)의 제3면(<3>)을 감싸는 적어도 하나의 제3 에어 갭(13) 및 셀 영역(CELL)의 제4면(<4>)을 감싸는 적어도 하나의 제4 에어 갭(14)을 포함하거나, 이들 중 일부만 포함할 수 있다.
도 2a를 참조하면, 각각의 제1 내지 제4 에어 갭들(11~14)은 라인 형태를 가질 수 있다. 예를 들어, 제1 에어 갭들(11)은 셀 영역(CELL)의 제1면(<1>)을 따라 확장되고, 제2 에어 갭들(12)은 셀 영역(CELL)의 제2면(<2)을 따라 확장되고, 제3 에어 갭들(13)은 셀 영역(CELL)의 제3면(<3>)을 따라 확장되고, 제4 에어 갭들(14)은 셀 영역(CELL)의 제4면(<4>)을 따라 확장될 수 있다.
또한, 제1 내지 제4 에어 갭들(11~14)은 셀 영역(CELL)의 각 면(<1>~<4>)을 완전히 감싸거나 일부만 감쌀 수 있다. 예를 들어, 셀 영역(CELL)의 제1면(<1>)의 제1 길이(L1)와 제1 에어 갭(11)의 제2 길이(L2)가 동일하거나, 제1 길이(L1)에 비해 제2 길이(L2)가 짧거나, 제1 길이(L1)에 비해 제2 길이(L2)가 길 수 있다.
도 2b를 참조하면, 각각의 제1 내지 제4 에어 갭들(11~14)은 아일랜드 형태를 가질 수 있다. 예를 들어, 셀 영역(CELL)의 제1면(<1>)을 따라 제1 에어 갭들(11)이 소정 간격으로 배열되고, 셀 영역(CELL)의 제2면(<2>)을 따라 제2 에어 갭들(12)이 소정 간격으로 배열되고, 셀 영역(CELL)의 제3면(<3>)을 따라 제3 에어 갭들(13)이 소정 간격으로 배열되고, 셀 영역(CELL)의 제4면(<4>)을 따라 제4 에어 갭들(14)이 소정 간격으로 배열될 수 있다.
또한, 제1 내지 제4 에어 갭들(11~14)의 길이(L3)는 동일하거나 상이할 수 있다. 또한, 이웃한 제1 내지 제4 에어 갭들(11~14)의 간격(D)은 동일하거나 상이할 수 있다. 본 실시예에서는 제1 내지 제4 에어 갭들(11~14)이 동일한 길이(L3)를 갖고, 일정한 간격(D)으로 배열된 경우에 대하 도시하였다.
도 2c를 참조하면, 제1 내지 제4 에어 갭들(11~14)이 지그재그 형태로 배열될 수 있다. 예를 들어, 제1 에어 갭들(11)이 셀 영역(CELL)의 제1면(<1>)을 세겹으로 감싸는 경우, 제1 내지 제3열의 제1 에어 갭들(11A~11C)이 제2 방향(Ⅱ-Ⅱ')으로 차례로 배열된다. 또한, 제1열의 제1 에어 갭들(11A)과 제2열의 제1 에어 갭들(11B)이 제1 방향(I-I')으로 오프셋되어 배열되고, 제2열의 제1 에어 갭들(11B)과 제3열의 제1 에어 갭들(11C)이 제1 방향(I-I')으로 오프셋되어 배열될 수 있다.
도 2d를 참조하면, 에어 갭들(15)은 셀 영역(CELL)을 완전히 감싸는 단일 폐곡선의 형태를 가질 수 있다. 본 도면에서는 제1 내지 제3 에어 갭들(15A~15C)이 세 겹으로 셀 영역(CELL)을 감싸고, 사각형 형태의 단일 폐곡선인 경우를 도시하였다. 이 밖에도, 에어 갭들(15)은 원형 등의 다양한 형태의 단일 폐곡선 형태를 가질 수 있다.
한편, 앞서 설명된 에어 갭들(11~15)의 형태는 설명의 위한 예시일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따른 에어 갭들의 배열 방식은 앞서 도 2a 내지 도 2d를 참조하여 설명한 실시예들을 조합한 형태 또는 변형한 형태로 구현될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃이고, 도 4a는 도 3의 A-A' 단면도이고, 도 5a는 도 3의 B-B' 단면도이다.
도 3 및 도 4a를 참조하면, 기판(30) 상에 적층물이 위치되고, 적층물을 덮도록 층간절연막(40)이 형성된다. 여기서, 적층물은 밑면의 폭에 비해 높이가 높은 구조, 즉, 종횡비가 큰 구조를 가질 수 있다. 또한, 층간절연막(40)은 적층물과 실질적으로 동일한 높이 또는 적층물에 비해 높은 높이로 형성되며, 층간절연막(40) 내에 적층물이 위치될 수 있다. 예를 들어, 적층물은 셀 영역(CELL)의 셀 적층물(CS)일 수 있고, 층간절연막(40)은 셀 영역(CELL) 및 주변 영역(PERI)에 형성될 수 있다.
셀 적층물(CS)은 수직 메모리 스트링들을 포함하는 구조물로서, 교대로 적층된 도전막들(31) 및 절연막들(32)을 포함하고, 이들을 관통하는 채널막들(34A, 34B)을 포함한다. 채널막들(34A, 34B)과 도전막들(31)의 사이에는 메모리 막(33)이 개재되고, 채널막들(34A, 34B) 내에는 갭필 절연막(35)이 채워질 수 있다.
여기서, 셀 적층물(CS)의 상세 구조는 수직 메모리 스트링의 배열 방식에 따라 변경될 수 있다. 본 도면에서는 각각의 수직 메모리 스트링들이 U 형태로 배열되고, 하나의 수직 메모리 스트링이 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 복수의 드레인 사이드 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 소스 사이드 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함하고, 적어도 두 개의 수직 메모리 스트링들이 상하로 배치된 경우를 도시하였다.
이를 상세히 살펴보면 다음과 같다. 셀 적층물(CS)은 기판(30) 상에 차례로 적층된 게이트 절연막(41), 파이프 게이트(38) 및 교대로 적층된 도전막들(31) 및 절연막들(32)을 포함한다. 여기서, 최상부 적어도 하나의 도전막(31)은 드레인 선택 라인 또는 소스 선택 라인이고, 나머지 도전막들(31)은 워드라인일 수 있다. 도전막들(31)은 텅스텐(W), 텅스텐 질화물(WNx) 등을 포함할 수 있고, 절연막들(32)은 산화물을 포함할 수 있다.
제1 채널막(34A)과 제2 채널막(34B)은 상하로 위치되어 포개진 구조를 갖는다. 각각의 채널막들(34A, 34B)은 파이프 게이트(38) 내의 파이프 채널막과 도전막들(31) 및 절연막들(32)을 관통하는 소스 사이드 채널막 및 드레인 사이드 채널막을 포함할 수 있다. 여기서, 하나의 채널막(34A, 34B)은 파이프 채널막 및 이에 연결된 소스 사이드 채널막과 드레인 사이드 채널막을 포함한다.
이웃하는 제1 채널막들(34A)의 사이에는 교대로 적층된 도전막들(31) 및 절연막들(32)과 파이프 게이트(38)를 관통하는 제1 슬릿 절연막(36)이 위치될 수 있다. 또한, 제2 채널막(34B)의 소스 사이드 채널막과 드레인 사이드 채널막의 사이에 제2 슬릿 절연막(37)이 위치될 수 있다. 제1 슬릿 절연막(36)은 이웃한 메모리 블록들을 상호 분리시키기 위한 것일 수 있고, 제2 슬릿 절연막(37)은 소스 사이드 워드라인/선택라인과 드레인 사이드 워드라인/선택라인을 분리시키기 위한 것일 수 있다.
주변 영역(PERI)에는 트랜지스터가 위치될 수 있다. 트랜지스터는 기판(30) 상의 게이트 절연막(41) 및 게이트 전극(42)을 포함한다. 게이트 전극(42) 양측의 기판(30) 내에는 정션(43)이 위치될 수 있다.
또한, 셀 영역(CELL)과 주변 영역(PERI)이 소정 거리 이격되어 배치되고, 셀 영역(CELL)과 주변 영역(PERI)의 사이에 플렉서블 버퍼 구조들이 위치된다. 여기서, 플렉서블 버퍼 구조들은 층간절연막(40) 내의 빈 공간으로 공기가 채워진 영역, 즉, 에어 갭들(39)일 수 있다.
에어 갭들(39)은 셀 적층물(CS)을 감싸도록 위치될 수 있으며, 셀 적층물(CS)의 적층 방향으로 확장될 수 있다. 따라서, 에어 갭들(39)은 셀 적층물(CS)과 실질적으로 동일한 높이를 갖거나, 셀 적층물(CS)에 비해 높은 높이를 가질 수 있다.
또한, 기판(30)은 소자분리 영역에 위치된 소자분리막(44)을 포함할 수 있으며, 소자분리막(44)에 의해 활성 영역이 정의된다. 따라서, 에어 갭들(39)은 소자분리막(44) 상에 위치되거나, 활성 영역 상에 위치될 수 있다.
전술한 바와 같은 구조에 따르면, 셀 영역(CELL)에는 종횡비가 큰 셀 적층물(C)이 위치되고 주변 영역(PERI)에 트랜지스터가 위치되므로, 셀 영역(CELL)과 주변 영역(PERI) 간의 단차가 크다. 따라서, 주변 영역(PERI)에 부피가 큰 층간절연막(40)이 형성되며, 층간절연막(40)으로부터 셀 적층물(CS)로 가해지는 압축 응력(C) 및 인장 응력(T)이 증가되어 셀 적층물(CS)이 기울어질 수 있다.
그러나, 본 발명의 일 실시예에 따르면, 셀 영역(CELL)의 주변에 에어 갭들(39)이 위치된다. 특히, 셀 영역(CELL)과 주변 영역(PERI)의 사이에 에어 갭들(39)이 위치될 수 있다. 여기서, 에어 갭들(39)은 주변으로부터 압력이 가해지더라도 유연하게 구조가 변형되므로, 부피가 큰 층간절연막(40)에 의해 발생된 압축 응력(C) 및 인장 응력(T)이 셀 적층물(CS)로 전달되는 것을 완충시킬 수 있다. 특히, 에어 갭들(39)이 여러 겹으로 셀 적층물(CS)을 감싸도록 배열함으로써, 압축 응력(C) 및 인장 응력(T)을 보다 효과적으로 완충시킬 수 있다.
도 4b 및 도 4d는 플렉서블 버퍼 구조들의 배열을 변형한 예를 나타낸 것으로, 도 4a에서 에어 갭들이 형성된 영역만을 확대하여 도시하였다. 도 4b 내지 도 4d를 참조하면, 셀 적층물(CS)의 적층 방향으로 확장되되 셀 적층물(CS)과 일부 중첩되도록 에어 갭들(39A~39C)을 위치시킬 수 있다.
셀 적층물(CS)에 가해지는 압축 응력(C) 및 인장 응력(T)은 층간절연막(40)의 부피, 셀 영역(CELL)과 주변 영역(PERI) 간의 단차, 셀 적층물(CS)의 형태, 높이(H1), 종횡비 등의 다양한 요인에 따라 달라질 수 있다. 따라서, 셀 적층물(CS)에 가해지는 압축 응력(C) 및 인장 응력(T)의 분포를 시뮬레이션하고, 압축 응력(C) 및 인장 응력(T)이 집중되는 위치에서 셀 적층물(CS)의 일부 높이(H2)와 중첩되도록 에어 갭들(39A~39C)을 효율적으로 배치시킬 수 있다. 예를 들어, 셀 적층물(CS)의 상부에 압축 응력(C) 및 인장 응력(T)이 집중되는 경우, 셀 적층물(CS)의 상부와 중첩되도록 에어 갭들(39A)을 위치시킬 수 있다(도 4b 참조). 셀 적층물(CS)의 하부에 압축 응력(C) 및 인장 응력(T)이 집중되는 경우, 셀 적층물(CS)의 하부와 중첩되도록 에어 갭들(39B)을 위치시킬 수 있다(도 4c 참조). 또한, 셀 적층물(CS)의 중간 높이에 압축 응력(C) 및 인장 응력(T)이 집중되는 경우, 셀 적층물(CS)의 중부와 중첩되도록 에어 갭들(39C)을 위치시킬 수 있다(도 4d 참조).
한편, 앞서 설명된 에어 갭들(39A~39C)의 형태는 설명을 위한 예시일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따른 에어 갭들의 배열 방식은 앞서 도 4b 내지 도 4d를 참조하여 설명한 실시예들을 조합한 형태 또는 변형한 형태로 구현될 수 있다.
도 3 및 도 5a를 참조하면, 셀 영역(CELL)에 셀 적층물(CS)이 위치되고 콘택 영역(CONTACT)에 패드 적층물(PS)이 위치된다. 여기서, 셀 적층물(CS)과 패드 적층물(PS)은 하나의 적층물로 연결되어 형성될 수 있다. 예를 들어, 적층물은 교대로 적층된 도전막들(31)과 절연막들(32)을 포함하고, 셀 영역(CELL)의 도전막들(31)은 워드라인으로 역할을 하고, 콘택 영역(CONTACT)의 도전막들(31)은 패드로 역할을 한다. 특히, 패드 적층물(PS)은 각 층의 패드들을 각각 노출시키도록 계단 형태를 가질 수 있다. 또한, 제1 콘택 플러그들(45)은 패드들과 각각 연결된다.
주변 영역(PERI)에는 트랜지스터가 위치되며, 제2 콘택 플러그들(46)이 트랜지스터의 게이트 전극(42) 및 정션(43)에 각각 연결될 수 있다. 셀 적층물(CS), 패드 적층물(PS) 및 트랜지스터를 덮도록, 기판(30) 상에 층간절연막(40)이 형성되며, 주변 영역(PERI)과 셀 영역(CELL) 사이의 층간절연막(40) 내에 에어 갭들(39)이 형성될 수 있다. 또한, 기판(30) 내에 소자분리막(44)이 위치될 수 있으며, 소자분리막(44)과 에어 갭들(39)이 적층 방향으로 중첩될 수 있다.
도 5b는 도 5a의 콘택 영역(CONTACT)을 확대 도시한 레이아웃으로, 콘택 영역(CONTACT) 내에 위치된 에어 갭들(47)의 배열 형태를 나타낸다. 에어 갭들(47)은 제1 콘택 플러그들(45)의 사이에 위치될 수 있다. 예를 들어, 에어 갭들(47)은 계단의 각 단 내에 위치되고, 하나의 단에 적어도 하나의 에어 갭(47)이 위치될 수 있다. 또한, 에어 갭들(47)은 패드 적층물(PS)의 상부에 위치되며, 층간 절연막(40)을 적층 방향으로 관통하되, 패드 적층물(PS)은 관통하지 않는 깊이를 가질 수 있다. 또는, 에어 갭들(47)이 패드 적층물(PS)을 관통하는 깊이로 형성될 수 있다.
참고로, 에어 갭들(47)의 레이아웃의 배열 형태는 다양하게 변경될 수 있으며, 에어 갭들(47)이 상하로 인접한 단의 경계에 위치되거나, 지그재그 형태로 배열되는 것도 가능하다.
한편, 앞서 설명한 실시예들에서는 셀 적층물에 가해지는 응력을 완충시키기 위해 에어 갭들을 배열하는 방법에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 반도체 장치 내에서 부피가 큰 막에 의해 주변 소자에 응축 응력 및/또는 인장 응력이 가해지는 영역에 적용 가능하며, 예를 들어, 소자분리막들의 사이, 금속 배선들의 사이, 패시베이션 영역, 패키지 등에 적용 가능하다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 플렉서블 버퍼의 일 예로 에어 갭을 형성하는 방법에 대해 설명하도록 한다.
앞서 설명한 도 4a를 참조하면, 기판(30)의 셀 영역(CELL)에 셀 적층물(CS)을 형성하고, 기판(30)의 주변 영역(PERI)에 트랜지스터를 형성한다. 이어서, 기판(30) 상에 셀 적층물(CS) 및 트랜지스터를 덮는 층간절연막(40)을 형성한다. 이어서, 층간절연막(40) 내에 셀 영역(CELL)과 주변 영역(PERI)의 사이에 위치된 적어도 하나의 에어 갭(39)을 형성한다. 이하에서는 층간절연막(40) 내에 에어 갭(39)을 형성하는 방법을 중심으로 설명하며, 도 6a 내지 도 6c에서는, 설명의 편의를 위해 셀 구조물, 패드 구조물, 트랜지스터 등의 하부 구조물은 생략하고, 층간절연막 및 에어 갭만을 도시하였다.
도 6a를 참조하면, 층간절연막(61) 내에 개구부들(OP)을 형성한다. 개구부들(OP)은 에어 갭(64)을 형성하기 위한 것으로, 최종적으로 형성하고자 하는 에어 갭들(64)에 비해 큰 사이즈로 형성될 수 있다. 개구부들(OP)의 깊이, 폭, 배열 형태 등은 앞서 설명한 실시예들을 참고하여 결정할 수 있다.
이어서, 개구부들(OP)의 내면을 따라 제1 절연막(62)을 형성한다. 여기서, 제1 절연막(62)은 에어 갭(64)의 사이즈를 조절하기 위한 것으로, 스텝 커버리지가 상대적으로 우수한 방식으로 절연물을 증착하여 제1 절연막(62)을 형성할 수 있다. 예를 들어, LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 제1 절연막(62)을 형성한다.
이어서, 제1 절연막(62) 상에 제2 절연막(63)을 형성한다. 제2 절연막(63)은 개구부(OP)의 상부를 밀폐시켜 에어 갭(64)을 형성한다. 스텝 커버리지가 상대적으로 나쁜 방식으로 절연물을 증착하여, 제2 절연막(63)을 형성할 수 있다. 예를 들어, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 제2 절연막(63)을 형성한다.
전술한 바와 같은 방식에 따르면, 리소그래피 공정을 이용하여 개구부(OP)를 형성한 후, 제1 절연막(62)으로 개구부(OP)의 사이즈를 감소시킬 수 있다. 따라서, 리소그래피 공정의 해상도 한계보다 좁은 폭을 갖는 개구부(OP)를 용이하게 형성할 수 있다.
도 6b를 참조하면, 층간절연막(71) 내에 개구부들(OP)을 형성한 후, 제1 절연막(72) 및 제2 절연막(73)을 차례로 형성한다. 여기서, 제1 절연막(72)은 개구부들(OP)의 내면을 따라 형성되고, 개구부들(OP)의 상부를 밀폐시킨다. 따라서, 개구부들(OP)에 비해 작은 사이즈를 갖는 에어 갭들(74)을 형성할 수 있다. 이러한 방법에 따르면, 제1 절연막(72)의 증착 조건, 예를 들어, 증착 시간, 가스 유량 등을 조절하여, 에어 갭(74)의 사이즈를 조절할 수 있다. 또한, 제2 절연막(73)을 형성하는 단계는 생략하는 것도 가능하다.
도 6c를 참조하면, 층간절연막(81) 내에 개구부들(OP)을 형성한 후, 제1 절연막(82)을 형성한다. 이때, 스텝 커버리지가 상대적으로 나쁜 방식으로 절연물을 증착하여 제1 절연막(82)을 형성한다. 이를 통해, 층간절연막(81)의 상부에 위치되고 개구부들(OP)의 상부를 밀폐시키는 제1 절연막(82)에 의해, 에어 갭들(84)이 형성된다.
전술한 바와 같은 방법에 따르면, 층간 절연막(61~81) 내에 용이하게 에어 갭들(64~84)을 형성할 수 있을 뿐만 아니라, 에어 갭들(64~84)의 크기를 용이하게 조절할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 6c를 참조하여 설명된 구조를 포함할 수 있다. 메모리 장치(1200)는 셀 영역 및 상기 셀 영역과 이웃한 주변 영역을 포함하는 기판; 상기 기판의 상기 셀 영역에 위치되고, 수직 메모리 스트링들을 포함하는 셀 적층물; 상기 기판의 상기 주변 영역에 위치되고, 상기 수직 메모리 스트링들을 구동하기 위한 회로; 및 상기 셀 적층물 및 상기 회로를 덮도록 상기 기판 상에 형성되고, 상기 셀 영역과 상기 주변 영역의 사이에 위치된 에어 갭들을 포함하는 층간절연막을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 구조적 안정성 및 제조 수율이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 구조적 안정성 및 제조 수율 또한 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 6c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 셀 영역 및 상기 셀 영역과 이웃한 주변 영역을 포함하는 기판; 상기 기판의 상기 셀 영역에 위치되고, 수직 메모리 스트링들을 포함하는 셀 적층물; 상기 기판의 상기 주변 영역에 위치되고, 상기 수직 메모리 스트링들을 구동하기 위한 회로; 및 상기 셀 적층물 및 상기 회로를 덮도록 상기 기판 상에 형성되고, 상기 셀 영역과 상기 주변 영역의 사이에 위치된 에어 갭들을 포함하는 층간절연막을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 구조적 안정성 및 제조 수율이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 구조적 안정성 및 제조 수율 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 6c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 셀 영역 및 상기 셀 영역과 이웃한 주변 영역을 포함하는 기판; 상기 기판의 상기 셀 영역에 위치되고, 수직 메모리 스트링들을 포함하는 셀 적층물; 상기 기판의 상기 주변 영역에 위치되고, 상기 수직 메모리 스트링들을 구동하기 위한 회로; 및 상기 셀 적층물 및 상기 회로를 덮도록 상기 기판 상에 형성되고, 상기 셀 영역과 상기 주변 영역의 사이에 위치된 에어 갭들을 포함하는 층간절연막을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 8을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 구조적 안정성 및 제조 수율이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 구조적 안정성 및 제조 수율 또한 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 6c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 셀 영역 및 상기 셀 영역과 이웃한 주변 영역을 포함하는 기판; 상기 기판의 상기 셀 영역에 위치되고, 수직 메모리 스트링들을 포함하는 셀 적층물; 상기 기판의 상기 주변 영역에 위치되고, 상기 수직 메모리 스트링들을 구동하기 위한 회로; 및 상기 셀 적층물 및 상기 회로를 덮도록 상기 기판 상에 형성되고, 상기 셀 영역과 상기 주변 영역의 사이에 위치된 에어 갭들을 포함하는 층간절연막을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 구조적 안정성 및 제조 수율이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 구조적 안정성 및 제조 수율 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11~15: 에어 갭 30: 기판
31: 도전막 32: 절연막
33: 메모리막 34A: 제1 채널막
34B: 제2 채널막 35: 갭필 절연막
36: 제1 슬릿 절연막 37: 제2 슬릿 절연막
38: 파이프 게이트 39: 에어 갭
40: 층간절연막 41: 게이트 절연막
42: 게이트 전극 43: 정션
44: 소자분리막 45: 제1 콘택 플러그
46: 제2 콘택 플러그

Claims (22)

  1. 셀 영역 및 상기 셀 영역과 이웃한 주변 영역을 포함하는 기판;
    상기 기판의 상기 셀 영역에 위치되고, 수직 메모리 스트링들을 포함하는 셀 적층물;
    상기 기판의 상기 주변 영역에 위치되고, 상기 수직 메모리 스트링들을 구동하기 위한 회로; 및
    상기 셀 적층물 및 상기 회로를 덮도록 상기 기판 상에 형성되고, 상기 셀 영역과 상기 주변 영역의 사이에 위치된 에어 갭들을 포함하는 층간절연막을 포함하고,
    상기 에어 갭들은,
    아일랜드 형태를 가지며 제1 방향을 따라 배열된 제1 에어 갭들; 및
    상기 아일랜드 형태를 가지며 상기 제1 방향에 직교하는 제2 방향을 따라 배열된 제2 에어 갭들
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 셀 영역은 제1면 내지 제4면을 갖는 사각형의 형태를 갖고,
    상기 제1 에어 갭들은 상기 셀 영역의 상기 제1면에 인접한 영역에서 상기 제1 방향을 따라 배열되고,
    상기 제2 에어 갭들은 상기 셀 영역의 상기 제2면에 인접한 영역에서 상기 제2 방향을 따라 배열되는
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 셀 영역의 상기 제1면을 마주보는 상기 제3면에 인접한 영역에서 상기 제1 방향을 따라 배열된 제3 에어 갭들; 및
    상기 셀 영역의 상기 제2면을 마주보는 상기 제4면에 인접한 영역에서 상기 제2 방향을 따라 배열된 제4 에어 갭들
    을 더 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1 내지 제4 에어 갭들은 지그재그 형태로 배열된
    반도체 장치.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 셀 영역은 제1면 내지 제4면을 갖는 사각형의 형태를 갖고, 상기 에어 갭들은 상기 셀 영역의 상기 제1면 내지 제4면을 적어도 두겹으로 감싸는
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기판은 상기 셀 영역과 상기 주변 영역의 사이에 위치된 소자분리막들을 포함하고, 상기 에어 갭들은 상기 소자분리막과 적층 방향으로 중첩되도록 위치된
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어 갭들은 상기 셀 적층물의 적층 방향으로 확장되고, 상기 셀 적층물과 동일한 높이를 갖거나 상기 셀 적층물에 비해 높은 높이를 갖는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어 갭들은 상기 셀 적층물의 적층 방향으로 확장되고, 상기 셀 적층물의 일부와 중첩되는
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기판은 상기 셀 영역과 상기 주변 영역의 사이에 위치되고, 상기 수직 메모리 스트링들에 바이어스를 인가하기 위한 패드 적층물이 형성된 콘택 영역을 포함하는
    반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 에어 갭들은 상기 콘택 영역에 위치된
    반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 패드 적층물은 상기 셀 적층물과 연결되고, 복수의 패드들이 각각 노출된 계단 형태를 가지며, 상기 복수의 패드들에 콘택 플러그들이 각각 연결되고, 상기 에어 갭들은 상기 콘택 플러그들의 사이에 위치된
    반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 회로는 X-디코더인
    반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 회로는 페이지 버퍼인
    반도체 장치.
  15. 기판;
    상기 기판 상에 형성된 적층물;
    상기 적층물을 덮도록 상기 기판 상에 형성된 층간절연막; 및
    상기 적층물의 주변에 위치되고, 상기 층간절연막으로부터 상기 적층물로 가해지는 스트레스를 완충시키도록 상기 층간절연막 내에 형성된 플렉서블 버퍼 구조들을 포함하고,
    상기 플렉서블 버퍼 구조들은 아일랜드 형태를 가지며, 상기 적층물의 측면을 따라 배열된
    반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 플렉서블 버퍼 구조들은 상기 스트레스에 의해 형태가 변형되는
    반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 플렉서블 버퍼 구조들은 에어 갭들을 포함하는
    반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 플렉서블 버퍼 구조들은 상기 적층물과 동일한 높이를 갖거나, 상기 적층물에 비해 높은 높이를 갖는
    반도체 장치.
  19. 제1면 내지 제4면을 가지는 셀 영역과, 상기 셀 영역에 이웃한 주변 영역을 포함하는 기판;
    상기 기판의 상기 셀 영역에 위치되고, 수직 메모리 스트링들을 포함하는 셀 적층물;
    상기 기판의 상기 주변 영역에 위치되고, 상기 수직 메모리 스트링들을 구동하기 위한 회로; 및
    상기 셀 적층물 및 상기 회로를 덮도록 상기 기판 상에 형성되고, 상기 셀 영역과 상기 주변 영역의 사이에 위치된 에어 갭들을 포함하는 층간절연막을 포함하고,
    상기 에어 갭들은 상기 셀 영역의 상기 제1면 내지 제4면을 감싸는 단일 폐곡선 형태를 가지는
    반도체 장치.
  20. 삭제
  21. 삭제
  22. 삭제
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