KR20040010872A - 크랙이 없는 콘택 플러그를 갖는 반도체 소자 및 그제조방법 - Google Patents
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Abstract
크랙이 없는 콘택 플러그를 갖는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판과, 상기 반도체 기판상에 형성되며, 콘택홀을 포함하는 층간 절연막과, 상기 콘택홀 내표면에 피복되는 베리어 금속막, 및 상기 콘택홀 내부에 충진되며, Ti, Si 및 N 성분을 포함하는 물질로 구성되는 콘택 플러그를 포함한다. 콘택 플러그는 Ti1-xSixN층을 포함한다. 바람직하게는, 콘택 플러그는 단일의 Ti1-xSixN층으로 구성되거나, 다수번 반복 적층된 TiN층과 Ti1-xSixN층으로 구성될 수 있다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는크랙(crack)이 없는 콘택 플러그(contact plug)를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라, 배선 설계가 자유롭고, 배선 저항 및 전류 용량등의 설정을 여유있게 할 수 있는 다층 금속 배선 제조 기술에 대한 연구가 활발하게 진행되고 있다. 그러나, 이러한 다층 금속 배선은, R(저항)·C(캐패시턴스) 신호 전달 시간 지연과 동력 배선의 I(전류)·R(저항) 강하등의 문제로 인하여 단위 칩에서 배선 능력이 한계에 다다르게 되었다.
또한, 알루미늄 박막의 단차 도포(step coverage) 특성이 열악하므로, 콘택홀 부분을 용이하게 충전시키기 어려울 뿐만 아니라, 박막의 알루미늄 배선은 보다 쉽게 전자 이동(electro-migration)을 발생시키게 되어, 금속 배선 연결 방법에 한계에 다다르게 되었다.
이러한 한계를 극복하기 위하여, 종래에는 콘택홀 또는 비아홀 내부에만 텅스텐 금속막을 증착 및 에치백(etch back) 방식으로 매립시킨다음, 텅스텐 금속막 상부 표면과 콘택되도록 알루미늄 금속 배선을 형성하는 텅스텐 플러그 기술이 제안되었다. 하지만, 상기 텅스텐 플러그 기술은 콘택홀의 사이즈가 감소됨에 따라, 콘택홀내에 보이드(void)를 유발하기 쉽고, 상기 에치백 공정에 의하여 필연적으로 콘택 리세스(contact recess)가 발생된다는 문제점을 안고 있다.
종래에는 텅스텐 플러그의 문제점을 해결하기 위하여 TiN층으로 콘택 플러그를 형성하는 방법이 제안되었다.
TiN층은 알려진 바와 같이 CVD(chemical vapor deposition) 방식으로 형성되었을 때, 층간 매립 특성 즉 어스펙트비(aspect ratio)가 우수하고, 층간 절연막 또는 하부층과의 접착 특성이 우수하므로 별도의 접착층이 요구되지 않는다. 이에따라, 미세한 콘택홀을 매립하기 용이하다.
그러나, 상기한 TiN층은 매우 높은 응력(tensile stress)을 갖는다. 이러한 높은 응력을 가지는 층은 외부 힘에 노출될 때(예를들어 고온 공정등을 진행하게 될때), 층의 부피 또는 형상 변화에 저항하는 힘의 성분을 가진다. 그러므로, 상기한 높은 응력을 갖는 막은 증착될 수 있는 최대 두께를 제한한다. 통상적으로 TiN층이 상기한 응력 발생없이 증착할 수 있는 최대 두께는 약 800Å 정도로, 800Å 이상의 두께로 TiN층을 형성하면 내부 응력에 의하여 크랙이 발생된다. 이와같은 크랙은 플러그를 한정하는 층간 절연막에도 전사되어, 후속의 포토리소그라피 공정시 포토레지스트 물질이 크랙에 잔류할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 플러그 및 층간 절연막 내부에 크랙을 방지할 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 내부 응력이 낮은 물질로 플러그를 형성하여, 크랙을 방지할 수 잇는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1c는 본 발명의 일실시예를 설명하기 위한 반도체 소자의 각 공정별 단면도이다.
도 2는 Ti1-xSixN의 실리콘 함유량에 따른 잔류 응력을 나타낸 그래프이다.
도 3은 본 발명의 다른 실시예를 설명하기 위한 반도체 소자의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 층간 절연막
120 : Ti층 130 : TiN층
140 : Ti1-xSixN층 145, 145a : 콘택 플러그
150 : 금속 배선
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
상기한 본 발명의 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명은, 반도체 기판과, 상기 반도체 기판상에 형성되며, 콘택홀을 포함하는 층간 절연막과, 상기 콘택홀 내표면에 피복되는 베리어 금속막, 및 상기 콘택홀 내부에 충진되며, Ti, Si 및 N 성분을 포함하는 물질로 구성되는 콘택 플러그를 포함한다.
콘택 플러그는 Ti1-xSixN층을 포함한다. 바람직하게는, 콘택 플러그는 단일의 Ti1-xSixN층으로 구성되거나, 다수번 반복 적층된 TiN층과 Ti1-xSixN층으로 구성될 수 있다. 아울러, 베리어 금속막은 Ti층과 TiN층의 적층막으로 구성될 수 있다.
또한, 상기 반도체 기판과 베리어 금속막의 Ti층과의 계면에는 접촉 저항을 개선하기 위한 TiSi2층이 반도체 기판과 Ti층의 반응으로 형성될 수 있다.
또한, 본 발명의 다른 견지에 따른 반도체 소자의 배선 구조 형성방법은 다음과 같다. 먼저, 반도체 기판상에 콘택홀을 갖는 층간 절연막을 증착한다음, 상기 콘택홀 내표면 및 층간 절연막 상부에 베리어 금속막을 형성하고, 상기 콘택홀 내부에 Ti, Si 및 N 물질을 포함하는 물질로 콘택 플러그를 형성한다.
이때, 상기 콘택 플러그를 형성하는 단계는, 상기 Ti, Si 및 N을 포함하는 물질을 상기 콘택홀이 충분히 충진되도록 증착하는 단계와, 상기 Ti, Si 및 N을 포함하는 물질 및 베리어 금속막을 상기 층간 절연막 표면이 노출되도록 화학적 기계적 연마하는 단계로 구성된다.
또한, 상기 콘택 플러그를 형성하는 단계는, 상기 Ti, Si 및 N을 포함하는물질을 콘택홀 내부에 형성하는 단계와, 상기 Ti, Si 및 N을 포함하는 물질 상부에 TiN층을 형성하는 단계와, 상기 Ti, Si 및 N을 포함하는 물질을 형성하는 단계와, 상기 TiN층을 형성하는 단계를 적어도 한번 이상 반복 실시하여, 상기 콘택홀을 매립하는 단계, 및 상기 Ti, Si 및 N을 포함하는 물질, 상기 TiN층 및 상기 베리어 금속막을 상기 층간 절연막 표면이 노출되도록 화학적 기계적 연마하는 단계로 구성된다.
이때, 상기 Ti, Si 및 N을 포함하는 물질은 Ti1-xSixN층이고, 상기 Ti1-xSixN층은 TiN층을 형성하는 소오스 가스에 실리콘 포함 소오스 가스를 첨가하여 형성한다. 상기 실리콘 포함 소오스 가스는 SiH4가스 또는 Si2H6가스일 수 있다.
또한, 연속해서 증착되는 TiN층과 Ti1-xSixN층은 진공의 단절없이 동일한 챔버에서 증착할 수 있다. 아울러, Ti1-xSixN층은 CVD(chemical vapor deposition) 방식 또는 ALD(atomic layer deposition) 방식으로 형성할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
도 1a 내지 도 1c는 본 발명의 일실시예를 설명하기 위한 반도체 소자의 각 공정별 단면도이고, 도 2는 Ti1-xSixN의 실리콘 함유량에 따른 잔류 응력을 나타낸 그래프이다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 상부에 층간 절연막(110)을 증착한다. 반도체 기판(100)은 그 표면에 다수의 소자가 형성되어 있을 수 있으며, 또는 도전 배선이 형성되어 있을 수 있다. 층간 절연막(110)은 예를 들어 실리콘 산화막으로 형성될 수 있으며 또는 그 내부에 평탄화막을 포함할 수 있다. 이러한 층간 절연막(110)을 반도체 기판(100)의 소정 부분이 노출되도록 콘택홀(H)을 형성한다. 콘택홀(H)은 반도체 소자의 집적 밀도를 고려하여 미세한 사이즈로 형성된다.
그후, 층간 절연막(110) 및 콘택홀(H)의 표면에 베리어 금속막으로서 Ti층(120)과 TiN층(130)을 순차적으로 적층한다. 이때, 베리어 금속막으로 이용되는 TiN층(130)은 100Å 이하의 박막으로 형성되어, 그 내부에 응력이 발생되지 않는다.
TiN층(130) 상부에 Ti, Si 및 N을 포함하는 삼원 화합물, 예를들어 Ti1-xSixN층(140)을 콘택홀(H)이 충진될 수 있는 두께로 증착한다. 이때, Ti1-xSixN층(140)은 상기 TiN층(130)을 증착하기 위한 소오스 가스에 실리콘을 포함하는 소오스 가스를 추가로 공급하여 형성한다. 그러므로, 연속해서 진행되는 TiN층(130)을 증착하는 공정과 Ti1-xSixN층(140)을 증착하는 공정은 진공의 단절없이 동일 챔버내에서 증착될 수 있다. 이때, 실리콘을 포함하는 소오스 가스로는 SiH4가스 또는 Si2H6가스가 이용될 수 있으며, Ti1-xSixN층(140)은 예를들어 CVD 또는 ALD(atomic layer deposition) 방식으로 형성될 수 있다. 이와같은 Ti1-xSixN층(140)은 어스펙트비가 우수한 Ti 및 N 성분에 의하여 보이드 없이 좁은 공간을 매립할 수 있다. 아울러, Ti1-xSixN층(140)은 Si 성분에 의하여 내부 응력을 낮출 수 있어, 증착 또는 열공정시, 크랙이 발생되지 않는다.
도 2는 Ti1-xSixN의 실리콘 함유량에 따른 잔류 응력을 나타낸 그래프로서, 도 2에 의하면, TiN에 실리콘을 전혀 공급하지 않은 경우, TiN 내에 발생할 수 있는 잔류 응력(residual stress)이 -10GPa 정도로 매우 큰 반면, 실리콘이 일정량 함유되면, 잔류 응력이 급격히 감소됨을 알 수 있다. 이때, 상기 그래프에 의하면 실리콘 함유량(x, 여기서 x는 Ti1-xSixN의 아랫첨자 x를 의미함)이 약 0.15 내지 0.3 정도일 때 최소 잔류 응력을 나타낸다.
다음, 도 1b에 도시된 바와 같이, Ti1-xSixN층(140), TiN층(130) 및 Ti층(120)을 층간 절연막(110) 표면이 노출되도록 화학적 기계적 연마하여,콘택홀(H)내에 Ti1-xSixN 플러그(145)를 형성한다. 이때, 반도체 기판(100)과 Ti층(120) 사이에는 반도체 기판(100)을 구성하는 실리콘과 Ti층(120)의 반응으로 TiSi2막(125)이 형성된다. TiSi2막(125)의 형성으로 접촉 저항이 개선된다.
도 1c에 도시된 바와 같이, 노출된 Ti1-xSixN 플러그(145)와 콘택되도록 공지의 방식으로 금속 배선(150)을 형성한다.
이와같은 Ti1-xSixN 플러그(145)는 Si 성분에 의하여 응력이 완화되므로, Ti1-xSixN 플러그(145) 내부 및 그와 인접한 층간 절연막에 크랙이 발생되지 않는다. 더욱이, Ti1-xSixN층은 증착 당시 비정질 상태를 가지므로, 그 내부에 그레인 바운더리(grain boundary)가 존재하지 않게 되어, 스트레스 내성이 우수하다. 이에따라, 응력을 한층 더 완화시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 콘택 플러그의 단면도이다.
도 3에 도시된 바와 같이, 콘택 플러그(145a)는 반복 적층된 TiN층(130)과 Ti1-xSixN층(140)으로 구성될 수 있다. 이러한 본 실시예의 콘택 플러그(145a)는 다음과 같은 방식으로 형성한다. 먼저, 베리어 금속막으로서 Ti층(120)과 TiN층(130)을 증착한다음, Ti1-xSixN층(140)과 TiN층(130)을 적어도 한번 이상 적층하여, 콘택홀(H)을 매립한다. 그후, 다층의 Ti1-xSixN층(140)과 TiN층(130)과 베리어 금속막으로서 Ti층(120)과 TiN층(130)을 층간 절연막(110)이 노출되도록 화학적 기계적 연마하여, 본 실시예의 콘택 플러그(145a)를 형성한다.
이와같이, 콘택 플러그를 반복 적층된 TiN층과 Ti1-xSixN층으로 형성하여도 Ti1-xSixN층의 Si 성분에 의하여 응력이 완화되어, 콘택 플러그 내에 크랙이 발생되지 않는다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 콘택 플러그를 어스펙트비를 개선시키는 Ti 및 N 성분과, 응력을 완화시키는 Si 성분을 포함하는 물질, 예를 들어, Ti1-xSixN 물질을 포함하도록 형성한다. 이에 따라, 미세한 콘택홀 내부를 보이드 및 콘택 리세스 없이 매립시킬 수 있으며, 콘택 플러그 내부의 자체 응력이 완화되어, 콘택 플러그 내부는 물론 콘택 플러그와 접하는 층간 절연막의 크랙 발생을 방지한다.
더욱이, 상기 Ti1-xSixN 물질은 증착시 비정질 상태로 형성되므로, 물질 내부에 그레인 바운더리가 존재하지 않아, 크랙이 발생되지 않는다.
아울러, 베리어 금속막을 형성하는 공정과 플러그를 형성하는 공정이 진공의 단절 없이 동일 챔버내에서 진행될 수 있어, 공정을 단순화할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (14)
- 반도체 기판;상기 반도체 기판상에 형성되며, 콘택홀을 포함하는 층간 절연막;상기 콘택홀 내표면에 피복되는 베리어 금속막; 및상기 콘택홀 내부에 충진되며, Ti, Si 및 N 성분을 포함하는 물질로 구성되는 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조.
- 제 1 항에 있어서, 상기 콘택 플러그는 Ti1-xSixN 층을 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조.
- 제 1 항 또는 제 2 항에 있어서, 상기 콘택 플러그는 단일의 Ti1-xSixN층으로 구성되는 것을 특징으로 하는 반도체 소자의 배선 구조.
- 제 1 항 또는 제 2 항에 있어서, 상기 콘택 플러그는 다수번 반복 적층된 TiN층과 Ti1-xSixN층으로 구성되는 것을 특징으로 하는 반도체 소자의 배선 구조.
- 제 1 항에 있어서, 상기 베리어 금속막은 Ti층과 TiN층의 적층막인 것을 특징으로 하는 반도체 소자의 배선 구조.
- 제 5 항에 있어서, 상기 반도체 기판과 베리어 금속막의 Ti층과의 계면에는 접촉 저항을 개선하기 위한 TiSi2층이 형성되는 것을 특징으로 하는 반도체 소자의 배선 구조.
- 반도체 기판상에 콘택홀을 갖는 층간 절연막을 증착하는 단계;상기 콘택홀 내표면 및 층간 절연막 상부에 베리어 금속막을 형성하는 단계; 및상기 콘택홀 내부에 Ti, Si 및 N 물질을 포함하는 물질로 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조의 제조방법.
- 제 7 항에 있어서, 상기 베리어 금속막을 형성하는 단계는,상기 층간 절연막 상부에 Ti층을 증착하는 단계, 및상기 Ti층 상부에 TiN층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조의 제조방법.
- 제 8 항에 있어서, 상기 콘택 플러그를 형성하는 단계는,상기 Ti, Si 및 N을 포함하는 물질을 상기 콘택홀이 충분히 충진되도록 증착하는 단계; 및상기 Ti, Si 및 N을 포함하는 물질 및 베리어 금속막을 상기 층간 절연막 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조의 제조방법.
- 제 8 항에 있어서, 상기 콘택 플러그를 형성하는 단계는,상기 Ti, Si 및 N을 포함하는 물질을 콘택홀 내부에 형성하는 단계;상기 Ti, Si 및 N을 포함하는 물질 상부에 TiN층을 형성하는 단계;상기 Ti, Si 및 N을 포함하는 물질을 형성하는 단계와, 상기 TiN층을 형성하는 단계를 적어도 한번 이상 반복 실시하여, 상기 콘택홀을 매립하는 단계; 및상기 Ti, Si 및 N을 포함하는 물질, 상기 TiN층 및 상기 베리어 금속막을 상기 층간 절연막 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조의 형성방법.
- 제 9 항 또는 제 10 항에 있어서, 상기 Ti, Si 및 N을 포함하는 물질은 Ti1-xSixN층이고,상기 Ti1-xSixN층은 TiN층을 형성하는 소오스 가스에 실리콘 포함 소오스 가스를 첨가하여 형성하는 것을 특징으로 하는 반도체 소자의 배선 구조 형성방법.
- 제 11 항에 있어서, 상기 실리콘 포함 소오스 가스는 SiH4가스 또는 Si2H6가스인 것을 특징으로 하는 반도체 소자의 배선 구조 형성방법.
- 제 11 항에 있어서, 상기 연속해서 증착되는 TiN층과 Ti1-xSixN층은 진공의 단절없이 동일한 챔버에서 증착하는 것을 특징으로 하는 반도체 소자의 배선 구조 형성방법.
- 제 13 항에 있어서, 상기 Ti1-xSixN층은 CVD(chemical vapor deposition) 방식 또는 ALD(atomic layer deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 구조 형성방법.
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| KR1020020043899A KR20040010872A (ko) | 2002-07-25 | 2002-07-25 | 크랙이 없는 콘택 플러그를 갖는 반도체 소자 및 그제조방법 |
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| KR1020020043899A KR20040010872A (ko) | 2002-07-25 | 2002-07-25 | 크랙이 없는 콘택 플러그를 갖는 반도체 소자 및 그제조방법 |
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| KR (1) | KR20040010872A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9449986B1 (en) | 2015-10-13 | 2016-09-20 | Samsung Electronics Co., Ltd. | 3-dimensional memory device having peripheral circuit devices having source/drain contacts with different spacings |
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2002
- 2002-07-25 KR KR1020020043899A patent/KR20040010872A/ko not_active Application Discontinuation
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| US9449986B1 (en) | 2015-10-13 | 2016-09-20 | Samsung Electronics Co., Ltd. | 3-dimensional memory device having peripheral circuit devices having source/drain contacts with different spacings |
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