KR100337580B1 - 반도체장치및그제조방법 - Google Patents

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다카시 이시가미
마사히코 나카메
다다히코 호리우치
가즈히코 엔도
도루 다츠미
요시나리 마츠모토
고 노구치
시냐 이토
노리아키 오다
아키라 마츠모토
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Abstract

배선층과 그러한 막을 사용한 반도체 장치간에 사용된 자유전상수 층간 절연막의 구조 및 제조 처리가 기술되어 있다. 실제 처리시 견디는 절연막은 비정질 탄소 플로오르막을 포함한다. 다이아몬드형 탄소막과 실리콘 괴잉층은 배선층 사이에 삽입되는 비정질 탄소 플로오르막의 양측에 배치되고, 여기서, 배선에 대한 부착성과 또다른 절연막 접촉성은 상당히 개선된다. 첨언하면 실리콘 베이스 절연막은 배선층에 묻힌 비정질 탄소 플로오르막을 포함하는 다층막상에 배치되어 평탄화되고, 다이아몬드형 탄소막과 홀을 형성하기 위해 산소 플라즈마도 비정질 탄소 플로오르막을 비등방적으로 에칭하는 하드 마스크로서 사용된다.

Description

반도체 장치 및 그 제조 방법
본 발명은 다수의 적층 배선층이나, 절연막과 같은 절연층에 의해 분리된 다층 배선층을 가지는 반도체 장치 뿐아니라, 그러한 반도체 장치용 제조 공정에 관한 것이다.
대규모 반도체 집적 회로(LSI)에 대해 집적도가 더욱 더 커짐에 따라, 1/4 마이크로미터 또는 그 이하의 규격 정밀도를 갖는 개별 소자들이 Si 기판면 가까이 집적된다. LSI는 개별 장치가 배선에 의해 접속된 후에만 그의 기능을 나타낸다. 그러므로, 배선이 개별 소자간의 상호 접속부에서 교차점을 피하기 위해 우회하는 경우, 배선 또는 배선 길이에 의해 차지한 영역이 증가되기 때문에 상호 접속부 지연이 발생할 수 있다. 따라서, 상호 접속부 및/또는 배선의 중첩을 억제하기 위해 배선 사이에 절연층을 삽입함으로써 다층상에 배선을 제공하는 기술이 통상 사용되어 왔다.
다층 배선 개념은 도 16에 도시된다. 절연막(1631)은 실리콘 기판(161)에 형성되며, 그 내부에 접촉홀(164)이 형성된다. 접촉 플러그(164)는 소자 형성 영역(162)을 제 1 배선층(1651)에 접속하기 위해 접촉홀내에 매립된다. 아울러, 상기 제 1 배선층(1651)은 절연막(1632)에 개공된 홀(1661)내에 채워진 비어 플러그 (via plug)(1661)를 통해 제 2 배선층(1652)에 접속되며, 다시 제 2 배선층(1652)은 절연막(1633)내에 개공된 비어홀(via hole)(1662)내에 채워진 비어 플러그 (1662)를 통해 제 3 배선층(1653)에 접속된다. 아울러, 다층 배선은 위에서 기술된 공정을 순차 반복함으로서 얻어된다. 상기 처리는 봉입막(167)으로 마지막 배선을 덮는 것으로써 완성된다.
그러나, 그 사이에 얇은 절연층을 가진 다층 배선을 구성하는 기술은 상호접속 지연을 발생하는 큰 부유 용량(stray capacity)을 가진다. 고주파수 성분을 포함하는 신호가, 그들 사이에 층간 절연막을 유지하는 2개의 수직 인접 배선을 통해 전송될 때, 크로스토크(crosstalk)가 발생되며, 그에 따라 에러 동작이 야기된다. 비록, 상호 접속 지연이나 크로스토크를 억제하기 위해서는, 상부 및 하부 배선 사이의 거리를 증가시키거나 층간 절연막을 두껍게 하는 것으로 충분하지만, 층간 절연막을 두껍게 하는 것은 접촉홀이나 비어홀을 깊게 형성하는 것을 필요로 한다. 깊은 접촉홀과 비어홀의 형성은, 이들 홀을 형성하는 드라이 에칭 기술을 실행하는 것을 또한 어렵게 한다. 따라서. 가능한 한 층간 절연막의 두께를 얇게 하는 것이 필요하다. 256 메가비트 DRAM(Dynamic Random Access Memory) 또는 후속 제품에 대한 반도체 집적 회로 기술은 1/4 마이크로미터 또는 그 이하의 더 작은 접촉홀 직경을 요구한다. 그러나, 그 직경에 대한 접촉 홀의 깊이 비, 또는 종횡 비(aspect ratio)를, 드라이 에칭 기술의 관점에서, 5까지 유지하는 것이 바람직하다면, 층간 절연막의 두께는 1 마이크로미터 이하인 것이 요구된다. 상부 및 하부 배선층 사이의 부유 용량상의 문제점은 위에서 해결되지만, 부유 용량의 증가는 동일 평면상에 형성된 배선 사이에서 또한 심각하다. 반도체 집적 회로가 소형화됨에 따라, 배선 사이의 배선 두께 및 배선 사이의 거리는 소형화되고, 이는 필연적으로 1/4 마이크로미터의 배선 두께에서와 같은 문제를 유도한다. 배선 간격은, 고도의 집적도를 고려할때 넓어질 수 없기 때문에, 상호 접속 지연 또는 크로스토크의 문제점은, 충간 절연막을 두껍게 하는 것이 불가능하지는 않는 상부 및 하부배선 사이보다, 같은 층상에 배치된 배선 사이에서 더 심각해진다.
동일 평면내의 층간 절연막 또는 상부 및 하부 층간 절연막의 두께에 의해 결정된 배선간 용량의 증가에 수반되는 상호 접속 지연과 크로스토크를 정확하게 결정하기 위해 분산된 상수 회로로서 그것을 조정하는 것이 필요하다. 도 14는 두께 H(유전상수 : 3.9)인 실리콘 산화막에 의해 절연된 배선층과 실리콘 기판상의 배선 사이의 단위 배선 길이당 용량을 도시하며, 1981년, EDL-2. P 196 에서 "IEEE 전자 장치 문서"에서 L.M. Dang에 의헤 기술된다. 상기는, 배선 폭 W 가 증가함에 따라, 용량 C는, 평면 평판 근사 용량(plane parallel plate capacity)과 비교할때, 소위 프린지(fringe) 효과에 의해 상당히 증가하는 것을 보여준다. 또한 배선높이 T가 높아질 수록, 용량 C가 커지는 것이 공지되어 있다. 도 14도에 도시된 최하부 배선과 실리콘 기판 간의 절연막은, 일반적으로 층간 절연막으로 불리지는 않지만, 상호 접속 지연과 크로스토크의 문제점이 공통적으로 존재한다. 따라서, 이 명세서에서 설명되는 충간 절연막은 실리콘 기판과 접촉하여 배선과의 전기적 절연을 수행하는 절연막을 포함한다. 덧붙혀, 위 논문에서 설명된 도 15는, 배선 간격이 소형화됨에 따라, 단위 길이당 실리콘 기판과의 전체 용량 Cf는, W/H가 1보다 클 때, 소형화가 진전됨에 따라 증가하는 것을 보여준다. 이는, 배선과 실리콘 기판 사이의 용량 C11은 감소하지만. 배선간격 S에 의해 분리된 인접 배선 사이의 용량 C12가 반대로 증가하기 때문이다. 즉, 소형화에 따라 반도체 집적 회로를 구설하는 개별 소자 자신에 대해서는 동작 속도가 증가하지만, 소형화에 의해 배선상호 접속 소자에서 배선 저항과 부유 용량이 증가하는 것이다. 결국, 전체 LSI에 대한 동작 속도는 전히 개선되지 않는다. 도 14 및 도 15의 두 결과는 절연막을 통해 배치된 실리콘 기판과 배선간의 부유 용량의 분석 결과를 도시하며, 배선층간의 부유 용량을 다루지는 않았다. 그러나, 배선층간의 부유 용량에 대해서도 상황은 동일하다.
따라서, 이러한 배경에서, LSI 기술에서 통상 사용되는 절연막인 Si3N4(유전상수 7이하) 및 실리콘 산화물(유전율 3.9이하)을 대체하는 저 유전율 εγ을 가진 층간 절연막의 개발이 긴급히 요구된다. 일본 특허 출원 공개 8-83842, 8-222557, 8-236517 등에 기술된 유전율 εγ<3을 가진 비정질 탄소 플루오르막은 저 유전율 εγ을 가진 그러한 물질중 하나로 기대된다.
[발명이 해결하고자 하는 기술적 과제]
상술된 바와 같이, 상기 비정질 탄소 플루오르막(amorphous carbon fluo ride)이 저 유전율 εγ을 가지기 때문에, 이는 다충 배선에서 층간 절연막으로 매우 기대된다. 그러나, 반도체 확산층과 접촉하는 접촉홀 또는 배선층과의 접촉을 위한 비어홀 형성시 기술적인 문제점이 여전히 존재하며, 그것이 상기 물질이 실제 사용되는 것을 방해한다. 따라서 발명자는 일본 특허 출원 공개 8-83842, 8-222557, 8-236517호에 기술된 비정질 탄소 플루오르와 유사한 막으로 믿어지는 충간 절연막에 관한 것인 일본 특허 출원 공개 5-74962호에 기술된 설명을 참고로 하여 비정질 탄소 플루오르내에 홀을 개공하려 시도했다. 일본 특허 출원 공개 5-74962호는 종래의 포토리소그래피 기술이 사용될 수 있음을 보여주기 때문에, 상기 공정은, 종래의 레지스트(resist)를 이용하며, 64 메가비트의 고집적 LSI 또는 더높은 DRAM을 가정하고, 그것을 비정질 탄소 플루오르막상에 1-1.5 마이크로미터 두께로 인가하고, 0.2 마이크로미터의 직경을 가진 홀을 개방하는 것이다. 상기 레지스트는 고리형 고무(cyclized rubber) 및 감광성 수지와 같은 수지 또는 감광제 (photosensitive agent) 및 페놀 수지의 혼합물이다. 일본 특허 출원 공개 5-74962호에 개시된 막은 많은 양의 수소를 포함하고, 층간막에 대해 요구되는 내열성이 나쁘며, 따라서 이러한 면에서 문제점이 남아 있다.
상기 공정은 도 16에 도시된 구조를 실현하기 위함이다. 이제, 층간 절연막으로서 비정질 탄소 플루오르(1631,1632,1633)내에 접촉홀(164) 또는 비어홀(1661, 1662)를 개공하는 기술을 설명한다. 먼저, 위에서 기술된 종래의 레지스트가 상기 비정질 탄소 플루오르 상에 인가되고, 이어서 노광 및 현상되어 에칭용 선택 마스크를 형성한다. 그 후, 상기 레지스트를 마스크로 한 이온 밀링 공정에 의해 비정 질 탄소 플루오르 내에 홀이 개공된다. 상기 비정질 탄소 플루오르막이 통상의 산이나 알칼리에 강하고, 강하게 에칭될 수 없으므로, 상기 이온 밀링에 의한 홀 개공이 채택되었다. 그러나, 상기 홀이 실질적으로 순수한 물리적 공정인 이온 밀링에 의해 개공되므로, 상기 비정질 탄소 플루오르를 개공하는 단계에서 마스크인 레지스트 자체도 깍여 나간다. 따라서, 레치스트를 1 마이크로미터 이상의 두께로 형성한 것에서 막 두께 0.4 마이크로미터 미만의 비정질 탄소 플루오르에서는 간신히 개공하는 것이 가능하였다. 그러나, 이온 밀링 처리에 의해 두께 0.4 마이크로미터 이상의 두께를 가진 막내에 개공하는 것은 지극히 곤란하였다.
또한, 이온 밀링 공정에 의한 개공후에, 상기 레지스트가 제거된다. 그러나,대략 섭씨 100℃로 가열된 레지스트 제거액을 이용한 습식 처리에서는 비정질 탄소 플루오르의 막 감소가 초래되는 것이 발견되었다. 그래서, 상기 레지스트를 산소 플라즈막내에서의 애싱 공정(ashing process)으로 제거하는 것이 시도되었다. 그러나, 상기 공정에서도 레지스트와 함께 비정질 탄소 플루오르가 빠르게 제거되는 것이 발견되었다. 즉. 종래의 포토리소그래피 기술로 비정질 탄소 플루오르를 선택적으로 가공하는 것이 지극히 곤란하였다.
일본 특허 출원 공개 9-246242호는 그러한 상태를 타개하기 위한 기술을 개시하고 있으며, 비정질 탄소 플루오르막을 포함하는 층간 절연막의 선택적 에칭을 위해 마스크로서 실리콘계 레지스트(silicon type resist)를 이용하는 것으로 충분하다는 것을 보여준다. 이는 상기 실리콘계 레지스트가 산소 플라즈마에 의해 에칭되지 않기 때문이다. 아울러, 실리콘 산화막, 실리콘 질화막, 또는 그들의 혼합막인 실리콘 산화질화막(silicon oxinitride film)이 비정질 탄소 플루오르막의 적어도 하나의 주면(principle plane)상에 배치되는 배열이 채택된다. 특히 상기 실리콘 산화막, 실리콘 질화막, 또는 그들의 혼합막인 실리콘 산화질화막의 적어도 비정질 탄소 플루오르와 접측하는 계면의 화학양론비가 실리콘 과잉으로되면 상기 층간 절연막 근처의 밀착성 향상에 효과적이라는 것을 보여주었다. 아울러, 비정질 탄소 플루오르를 포함하여 배열된 상기 절연막을 관통하도록 형성된 홀의 측벽에 노출된 비정질 탄소 플루오르의 단면부에 실리콘 산화막, 실리콘 질화막, 또는 그들의 혼합막인 실리콘 산화-질화막이 배치되면, 나중에 홀에 매립되는 도전성 플러그 형성 조건의 자유도가 현저히 증가될 수 있고, 그에 의해 비저항이 낮은 도전성플러그를 가진 반도체 소자가 얻어질 수 있다. 또한, 실리콘 산화막, 실리콘 질화막, 또는 그들의 혼합막인 실리콘 산화짙화막이 상기 비정질 탄소 플루오르막에 인접한 막의 조성에 있어서 실리콘 과잉으로 되면, 도전성 플러그의 밀착성이 개선되는 것도 보여주었다.
또한, 비정질 탄소 플루오르막의 상부에 대한 밀착성 개선을 제공하는 산화막, 질화막 또는 산화질화가 비정질 탄소 플루오르막을 포함하는 절연층상에 배치되면, 배선층 등의 매립으로 인해 평탄하지 않은 비정질 탄소 플루오르막의 표면이 화학적 기계적 연마에 의해, 상기 함몰부에 존재하는 상기 산화막, 질화막, 또는 산화 질화막을 연마의 종료를 검출하는 것에 의해 재현성이 양호하게 평탄화될 수 있다는 것을 기술하였다.
위에서 상술된 바와 같이, 일본 특허 출원 9-246242호는 비정질 탄소 플루오르막의 처리가 실리콘 레지스트에 의해 가능하게 되는 것을 보여준다. 그러나, 실리콘 레지스트가 일반적인 것이 아니고, 또 네가티브 레지스트이므로, 주로 포지티브 레지스트를 사용하는 현재 LSI 처리 기술과 양호하게 양립하지 않는다는 문제점이 존재한다. LSI 공정에서 포지티브 레지스트가 주로 사용되는 이유는, 잘 알려진 바와 같이, 그것이 네가티브 레지스트보다 더 높은 가공 정밀도를 제공하기 때문이다. 실리콘 레지스트로도 실험실 수준에서 충분한 가공 정밀도가 얻어지지만, 실제 LSI 제조 라인에 비정질 탄소 플루오르를 도입하기 위해, 페놀수지 및 감광성 수지 또는 고리형 고무(cyclized rubber) 및 감광성 수지와 같은 수지의 혼합물인 포지티브 레지스트에 의해 구성되는 공정을 구축하는 것이 필요하다.
더구나, 상기 화학적 기계적 연마에 의한 평탄화 처리시, 비록 실험실 수준에서는 아무 문제점이 없지만, 실리콘 산화막과 같은 종래 막의 연마에서와 같은 안정된 공정을 만드는 것은 어렵다는 것이 판명되었다.
여기서, 본 발명의 목적은, 상호 접속 지연 또는 크로스토크의 문제를 해결하는데 효과적인 저 유전상수 εγ을 가진 층간 절연막 상에 비정질 탄소 플루오르를 인가할 때 접촉홀 또는 비어홀을 선택적으로 형성하는 기술과, 배선을 매립하는 기술과, 일본 특허 출원 공개 5-74962호에서 층간 절연막을 편탄화하기 위한 기술에 주로 설명된 것에 유사한 종래 포지티브 레지스트를 사용하는 실용적인 LSI 공정을 제공하는 것이다. 그러나, 본 발명은 다층 배선 구조를 갖는 LSI 칩 뿐 아니라, 다수의 LSI 칩이 하나의 기판상에 장착되는 멀티-칩 모듈과 같은 소자에도 적용된다.
도 1은 본 발명의 제 1 실시예에 의해 얻어진 완성된 다층의 단면도.
도 2a 내지 도 2c는 도 1의 다층 배선 구조가 형성되는 제조 공정중 주요 제조 단계의 단면도.
도 3a 내지 도 3c는 도 1의 다층 배선 구조가 형성되는 도 2c에 연속하는 제조 공정 중 주요 제조 단계의 단면도.
도 4a 내지 도 4c는 도 1의 다층 배선 구조가 형성되는 도 3c에 연속하는 제조 공정 중 주요 제조 단계의 단면도.
도 5a 내지 도 5c는 도 1의 다층 배선 구조가 형성되는 도 4c에 연속하는 제조 공정 중 주요 제조 단계의 단면도.
도 6은 비정질 탄소 플루오르막, DLC 막, 실리콘 과잉층, 평탄화 층의 증착 또는 비정짙 탄소 플루오르막과 DLC 막의 에칭에 이용되는 헬리콘 플라즈마 (helicon plasma)장치의 개념적 다이어그램.
도 7은 본 발명의 제 2 실시예에 의해 얻어진 완성된 다층의 단면도.
도 8a 내지 도 8c는 본 발명의 다층 배선 구조가 형성되는 제조 공정 중 주요 제조 단계의 단면도.
도 9a 내지 도 9c는 본 발명의 다층 배선 구조가 형성되는 도 8c에 연속하는제조 공정 중 주요 제조 단계의 단면도.
도 10a 내지 도 10c는 본 발명의 다층 배선 구조가 형성되는 도 9c에 연속하는 제조 공정 중 주요 제조 단계의 단면도.
도 11a 내지 도 11c는 본 발명의 다층 배선 구조가 형성되는 도 10c에 연속하는 제조 공정 중 주요 제조 단계의 단면도.
도 12는 본 발명의 다층 배선 구조가 형성되는 도 11c에 연속하는 제조 공정 중 주요 제조 단계의 단면도.
도 13은 DLC막/비정질 탄소 플루오르막/ DLC 막에 대한 산소 플라즈마 에칭시 고 주파수 전력과 측면 에칭양(amount of side etching) 사이의 관계를 보여주는 그래프.
도 14는 도면에 단면 구조로 도시된 실리콘 기판과 분리된 배선 절연과 실리콘 기판 사이의 단위 배선 길이당 용량 관계를 보여주는 그래프.
도 15는 상기 구조로 도시된 절연된 콤 형태(insulated comb shape)로 배열된 다수의 배선 내의 실리콘 기판과 하나의 배선 사이의 단위 배선 길이당 용량 관계를 도시하는 그래프.
도 16은 다층 배선의 개념을 설명하는 단면도.
도 17은 실리콘 기판의 2은 영역을 냉각하는 샘플 홀더의 개념적 다이어그램.
도 18은 실리콘 기판의 좁은 영역을 냉각하는 샘플 홀더의 개념적 다이어그램.
도 19는 본 발명의 제 3 실시예에 의해 얻어진 완성된 다층의 단면도.
도 20a 내지 도 20d는 본 발명의 제 3 실시예에 의해 얻어진 다층 배선 구조가 형성된 주요 제조 단계의 단면도.
도 21a 내지 도 21c는 본 발명의 제 3 실시예에 의해 얻어진 다층 배선 구조가 형성된 도 20d에 연속하는 주요 제조 단계의 단면도.
도 22는 본 발명의 제 3 실시예에 의해 얻어진 완성된 다층의 단면도.
도 23a 내지 도 23d는 본 발명의 제 4 실시예에 의해 얻어진 다층 배선 구조가 형성된 주요 제조 단계의 단면도.
도 24a 내지 도 24c는 본 발명의 제 4 실시예에 의해 얻어진 다층 배선 구조가 형성되는 도 23d에 연속하는 주요 제조 단계의 단면도.
도 25는 구리의 AES 세기의 깊이 의존도를 보여주는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판 4: 저 유전율 층간 절연층
10: 레지스트 마스크 41: 실리콘 과잉 층
42: DLC 막 43: 비정질 탄소 플루오르 막
44: DLC 막 45: 실리콘 과잉 층
본 발명은, 비정질 탄소 플루오르막내의 플루오르가 외측으로 방출되는 것을 방지하기 위해 수소를 포함하는 DLC(다이아몬드형 탄소)막으로 코팅된 비정질 탄소 플루오르막의 한 주면을 형성하고, 다른 물질과 접촉하는 표면내 플루오르를 제거함으로써, 다른 물질과의 밀착성을 개선한다. 수소의 첨가는 다음과 같은 효과를 제공한다.
비정질 탄소 플루오르 막이 LSI에 인가될 때, 적어도 그의 한 주면내에 수소를 포함하는 DLC막을 이용하고, 실리콘과잉 산화막, 실리콘 질화막, 또는 실리콘산화-질화물로부터 선택되는 적어도 하나의 층으로 코팅된 비정질 탄소 플루오르를 이용하는 것이 효과적이다. 이 경우, 다른 물질과의 밀착성은, 실리콘 과잉 실리콘 산화막, 실리콘 질화막, 또는 그들외 혼합막인 실리콘 산화-질화막(이하에서는, 이해하기 쉽도록, "실리콘 과잉막"으로 칭함)을 증착하기 위한 화학적 기상 증착 (CVD) 공정의 가스 공급을 조정함으로써, 현저히 개선된다. 상기 실리콘 과잉막에 대한 CVD 공정은 실란(SiH4)과 같은 실리콘을 함유하는 가스와, O2나 일산화 질소 (NO) 또는 암모니아(NH3)와 같은 산소 또는 질소를 포함하는 가스를 혼합하는 방법을 이용한다. 수소를 포함하는 DLC막과 실리콘 과잉막에 의해 구성되는 밀착층에서는, 실리콘 과잉막중의 과잉 실리콘과 수소에 의해 종단된 DLC막 구성원소의 탄소가 결합하여 밀착성의 향상을 가져온다.
특히, 수소를 포함한 DLC 막과 각각 실리콘 과잉인 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산화질화막으로부터 선택된 막중의 적어도 한 층과 수소를 함유하는 DLC막 사이의 계면내에 적어도 탄소와 실리콘이 혼재한 천이층을 가진 밀착층을 가진 비정질 탄소 플루오르에 대해서는, 다른 물질과의 밀착성은 현저히 높다.
그러한 밀착층의 형성은, 절연물질의 적어도 일부가 비정질 탄소 플루오르로 구성되는 반도체 장치가 실용적인 레벨에서 구현될 수 있도록 한다.
특히, 위에서 기술된 바와 같은 밀착층을 가진 비정질 탄소 플루오르막을 다층 배선 구조에서 적어도 층간 절연막의 일부에 적용하는 경우, 충분히 공정 신뢰성이 높고, 배선 또는 배선층간 용량이 작은 반도체 장치가 실현된다.
아울러, 그러한 경우에, 실리콘 과잉의 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산화질화 막 중에서 선택된 적어도 한 층의 막과 DLC막으로 구성된 절연막을 양면에 배치한 비정질 탄소 플루오르막을 적어도 포함하는 절연층을 적어도 국부적으로 배치하는 것에 의해, 배선 또는 배선층간 용량이 작은 반도체 장치가, 종래의 실리콘 산화막이 사용되는 경우와 같은 높은 자유도로 실현될 수 있다.(그러한 복합막을 저 유전율 충간 절연막으로 부른다.).
그러한 경우, 저 유전율 층간 절연막만에 의해 절연을 유지할 필요는 없다. 몇몇 경우에, 배선층간용량이 낮은 반도체 장치는, 그것을 층간 절연막의 적어도 일부에 사용하는 것에 의해 충분히 실현될 수 있을 것이다 특히, 상기 배선층들이, 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 옥시니트라이트 막으로부터 선택된 실리콘계 절연막의 적어도 한층과, 저 유전율 절연막으로 적어도 구성되는 복합 절연막에 의해 분리되면, LSI에서 양호한 실리콘계 절연막을 가진 배선층들 사이에서 확실한 절연을 보장하고, 기존 제조 공정에서 충분히 제조될 수 있는 반도체 장치로써의 구조를 얻을 수 있다.
특히, 저 유전율 층간 절연막이 실리콘 기판 근처의 하층 배선층을 덮도록 배열되고, 또 그 표층이, 상기 저 유전율 층간 절연막을 덮는 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산화질화막으로부터 선택된 적어도 한층의 절연막(평탄화 절연막으로 불린다)으로 구성된 복합 절연막 상에서 실질적으로 평탄한, 배선층간 절연막이 기존의 연마 기술(polishing technology)로도 제조될 수 있으며, 그에의해, 미세화에도 충분히 대응할 수 있는 반도체 장치가 제공될 수 있다.
본 발명은 DLC막 또는 비정질 탄소 플루오르막이, 마스크로서 평탄화된 절연막을 사용하여 산소 플라즈마내에서 선택적으로 에칭될 수 있도록 하며, 따라서 포지티브 레지스트에 의해 처리하는 반도체 장치 제조 공정이 달성된다. 특히, 산소 플라즈마내에서의 DLC막 또는 비정짙 탄소 플루오르의 에칭시, 에칭된 웨이퍼가 배치된 전극에 200W 이상의 고 주파수 바이어스 전력을 공급함으로써 측면 에칭을 가능한 한 낮게 감소시키는 것이 가능하다.
실리콘 기판에 근접한 하층 배선층을 덮는 저 유전율 충간 절연막을 형성하는 단계와, 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산화질화막으로부터 선택된 적어도 한 층의 평탄화 절연막을 형성하는 단계와, 상기 평턴화 절연막의 표면을 연마하는 단계 후에, 상기 평탄화 절연막은 하드 마스크(hard mask)의 역할을 하기 때문에, 별다른 공정 개수의 증가없이 저유전율 특성을 가진 층간 절연막을 갖는 반도체 장치를 실현하는 것이 가능하다.
DLC 막 또는 비정질 탄소 플루오르를 에칭 스토퍼(etching stopper)로 하여, 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산화-질화막을 에칭하는 단계, 또는 역으로, 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산화-질화막을 에칭 스토퍼로 하여 DLC 막 또는 비정질 탄소 플루오르를 에칭하는 단계는 쉽게 달성될 수 있으므로, 비어홀 등에 대한 에칭 제어가능성은 매우 높다.
비정질 탄소 플루오르막이 여기에 기술되었지만, 회절선이 X 레이 회절 실험등을 통해 관찰될 수도 있다. 그러나, 그것이 유전율 특성과 같은 특성들을 손상시키지는 않는다. 따라서, 국부적으로 미결정체(microcrystals)가 존재하지만, 여기서는 그것을 포함하여 비정질 탄소 플루오르라 부른다.
본 발명의 전술된 다른 목적, 특징들은 첨부된 도면을 참고로 다음의 설명에 의해 더욱 상세히 나타난다.
[실시예]
이하, 본 발명의 실시예를 도면을 참고하여 상세히 설명한다.
(실시예 1)
본 발명의 실시예는, 도 1리 도시된 단면도의 2층 구조를 갖는 다층 배선의 경우에 대해 기술된다. 아울러, 아래에서 설명하는 기술을 반복적으로 사용함으로써 어떠한 층수의 다층배선도 실현할 수 있음은 물론이다. 도 2 내지 도 5는 도 1을 형성하기 위한 단계를 도시한다.
먼저, 도 1의 최종 단면 구조를 설명한다. 이 도면은 2층 배선 구조 제조시의 경우를 도시한다. 최하위 제 1 배선층(3)은 절연막(2)을 통해 확산층과 같은 소자 영역(도시하지 않음)을 가지는 실리콘 기판(1)에 설치된다. 상기 배선층(3)상에는, 실리콘 과잉막(41), DLC 막(42), 비정질 탄소 플루오르막(43), DLC 막(44) 및 실리콘 과잉층(45)로 구성되는 저 유전율 층간 절연막(4)과 층간 절연층의 일부로써 역할을 하는 평탄화 절연층(5)을 통하여 제 2 배선층(6)이 제공된다. 상기 제 1 배선층(3)과 제 2 배선층(6)은 모든 층간 절연막(4,5)내 개구부(7)내에 형성된 비어 플러그(8)를 통해 전기적으로 접속된다.
이제, 도 2 내지 도5에 도시된 공정단계의 단면도를 참조하여 도 1에 단면이도시된 구조에 대한 제조 공정을 상세히 설명한다.
먼저, 도 2a 의 단계가 기술된다. 이 반도체 장치의 다층 구조는, 미리 확산층(도시하지 않음)과 같은 소자 형성 영역이 형성된 실리콘 웨이퍼(1)상에 종래의 화학적 기상 증착(이후, CVD라 함) 공정으로 인 글래스(phosphor glass)(PSG)와 같은 절연막(2)을 형성함으로써, 형성된다. 상기 절연막(2)에는 우선, 종래의 공정에 의해 실리콘 기판(1)상의 확산층과 같은 반도체 소자 영역으로의 접속홀(접촉홀, 도시하지 않음)이 형성된다. 여기서, 비정질 탄소 플루오르막이 실리콘 기판(1)상에 직접 형성된 절연막으로서 사용되는 것이 아니라, 상기 종래의 PSG 절연막(2)이 위에서 설명된 바와 같이 사용된다. 그러나, 본발명의 주요부분인, 실리콘 과잉층 (41), DLC막(42), 비정질 탄소 플루오르막(43), DLC 막(44), 실리콘 과잉층(45)으로 구성되는 저 유전율 층간 절연막(4)을 절연막(2)으로 하여 적용할 수도 있음을 기억하여야 한다.
다음, 최하층의 제 1 배선층(3)으로 하여 실리콘 기판의 전면에 수 내지 수십 나노미터의 티타늄 질화물(TiN), 600나노미터의 알루미늄(Al),(비록, AlSiCu 합금이 통상 사용되지만, Al 층으로 표시한다), 계속하여 수 내지 수십 나노미터의 TiN을 각각 스퍼터링 공정(도 2a는 일체 구조로서 TiN/Al/TiN 구조를 도시한다)에 의해 형성한다. 그 후, 선택적 에칭을 위한 레지스트 마스크(9)가 종래의 포토리소그래피 기술(도 2b)에 의해 형성된다. 통상 드라이 에칭이 수행되어, 도 2c에 도시된 바와 같이, 최하층의 제 1 배선(3)을 패터닝하여 배선으로 한다. 이 실시예에서, 상기 최하층의 제 1 배선층(3)은 0.25 마이크로미터의 최소 배선폭을 가진다.최소 배선 간격은 0.35 마이크로미터까지 제조되었지만, 실제의 LSI를 가정하여, 도면에 도시된 바와 같이 보단 넓은 배선부도 형성된다.
그후, 상기 공정은 레지스트 마스크(9)를 제거함으로서 본 발명의 주요부를 구성하는 층간 절연막 형성으로 진행한다. 먼저, 상기 층간막을 형성하는데 사용된 장치 및 공정이 일반적으로 설명된다.
상기 비정질 탄소 플루오르막을 성장시키는 장치가 일본 특허 출원 공개 8-83842, 8-222557, 8-236517호에 기술되어 있지만, 실리콘 과잉층(41), DLC막(42), 비정질 탄소 플루오르막(43) DLC 막(44) 및 실리콘 과잉층(45)으로 구성되는 본 발명의 저 유전율 충간 절연막(4)은 이하에서 보인 것과 유사한 장치에 의해 전체적으로 형성된다.
사용된 플라즈마 막 형성 장치는 도 6에 개념적으로 도시된다. 상기 장치에서, 실리콘 웨이퍼(606)(적어도 그 표면의 일부에 실리콘과는 다른 어떤 재료가 있는 실리콘 플레이트를 실리콘 웨이퍼 라고 칭함으로써 실리콘 기판(1)과 구별한 다.)를 하부 전극으로도 역할하는 샘플 홀더(607)상에 배치된다. 상기 샘플 홀더 (607)는 플라즈마 소스와 독립된 400KHz의 고 주파수(바이어스 소스(608))가 공급될 수 있는 구조를 가진다. 샘플 홀더(607)에 대한 고 주파수의 인가는, 실리콘 웨이퍼에 대한 수십 내지 수백의 네거티브 바이어스를 효과적으로 인가하는 것을 가능하게 한다. 도 6에 도시된 장치는 헬리콘 파(helicon wave)로 플라즈마를 발생시키기 위한 것이다. 상기는, 13.56MHz의 고 주파수 플라즈마 소스(601)로부터의 고 주파수를, 석영 벨-자르(quarta bell-jar)(602) 외측에 배치된 전자석(electromagnet)(602)의 자재를 작용시키기 위해 석영 벨-자르(quartz bell-jar)(602) 주위에 위치된 안테나(603)에 안내하며, 그에 의해 석영 벨-자르(602)내에 플라즈마를 효과적으로 발생시킨다.
상기 실리콘 웨이퍼(606)는 게이트 밸브에(도시하지 않음) 의한 셧다운(shut down)에 의해 플라즈마 발생 챔버 전단에 제공된 준비 챔버(도시하지 않음)에 먼저 도입된다. 상기 준비 챔버는 10-7torr 정도로 배기된다. 그후, 상기 실리콘 웨이퍼 (606)는 게이트 밸브를 개구시킴으로써 10-8torr 이하의 고 진공에 유지된 플라즈마 발생 챔버로 도입되며 샘플 홀더(607)상에 위치된다. 그 후, 상기 게이트 밸브는 폐쇄되고, 플라즈마 발생 챔버내의 진공도가 다시 10-8torr 이하로 된 후에, CH4, CF4, N2와 같은 원료 가스(604)가 플라즈마 발생 챔버에 도입되어, 진공도를 통상 0.01-0.05 torr로 조절한다. 여기서, 비정질 탄소 플루오르막, DLC 막 또는 실리콘 과잉막은, 플라즈마 생성용 안테나(603)에 13.56MHz의 고주파수 또는 직류를 인가하여 방전시키는 것에 의해 형성된다. 상기 본 실시예에 사용된 장치는 도 6에 도시된 바와 같이 2개의 막 형성 챔비를 가지며, 하나의 막 형성 챔버(챔버 1로 불림)에서 비정질 탄소 플루오르막 및 DLC 막을 형성하고 다음 막 형성 챔버(챔버 2로 불림)에서 실리콘 과잉막과 평탄화 막을 형성하도록 배열되며, 결국 실리콘 과잉층(41), DLC막(42), 상기 비정질 탄소 플루오르막(43), DLC 막(44), 실리콘 과잉층(45)으로 이루어지는 저 유전율 층간 절연막(4)이 연속적으로 형성된다. 본 발명의 실시예는 진공 일관 프로세스를 통해 저 유전율 층간 절연막(4)을 연속해서 형성하지만, 본 발명의 주요부분을 구성하는 이 단계를 연속해서 수행할 필요는 없다. 이 실시예에서 사용된 장치는 6 인치 직경을 가진 실리콘 웨이퍼를 위한 것이다. 따라서, 바이어스 등을 인가하기 위한 고 주파수 전력은 다음에 보여지는 것과 같이 절대값으로 표시되지만, 그들은 실리콘 웨이퍼의 크기에 의존하여 적절한 값으로 정정되어야 한다. 그러나, 웨이퍼의 면직에 실질적으로 비례해서 전력은 충분히 감소되거나 증가될 수 있다.
본 발명의 실리콘 과잉층(41), DLC막(42), 비정질 탄소 플루오르막(43), DLC막(44), 실리콘 과잉층(45)으로 이루어지는 저 유전율 층간 절연막(4) 형성시, 실리콘 기판을 냉각시키기 위해 냉각 유닛의 구조로 인해 실리콘 과잉층(45) 형성시 필링(peeling) 문제가 발생할 수 있다. 이 문제는 이하에서 상세히 설명된다.
도 6의 장치에서, 샘플 홀더(607)는 막 형성을 위해 사용된 플라즈마에 의한 기판의 가열을 억제하는 냉각 유닛을 포함한다. 도 17에 도시된 바와 같은(제 1 배선층은 생략됨). 실시예 1에 나타낸 저 유전율 층간막 형성시, 상기 실리콘 과잉막 (45)은, 실리콘 과잉막(41), DLC막 (42), 비정질 탄소 플루오르막(43), DLC 막(44)을 순차적으로 형성한 후에 형성된다. 그러나, 상기 냉각 유닛(10)이, 도 18에 도시된 바와 같이, 실리콘 기판보다 작아서, 전체 실리콘 기판이 완전히 냉각될 수 없는 경우에, 실리콘 과잉막 형성을 위한 플라즈마에 의한 가열로 인해 기판 주변부에서 온도가 상승한다. 상기 기판 주변의 온도가 450 ℃보다 높아지면, 상기 비정질 탄소 플루오르막은 분해되며, 그에 의해 상기 막이 주변부로부터 필링(peeling)된다.
따라서, 상기 샘플 홀더(607)내에 설치되는 냉각 유닛(10)은 도 17과 같이 실리콘 기판보다 더 커야 한다. 냉각 유닛을 상기 실리콘 기판보다 더 크게 만들면, 상기 필링이 발생하는 것을 억제할 수 있어서, 저 유전율 층간 절연막 형성을 가능하게 한다. 아울러, 상기 실리콘 과잉막(45)의 형성시와 유사한 현상이, 저 유전율 층간막 상에 형성될 평탄화 절연막(5) 형성시에 발생할 것이 예상되므로, 냉각 유닛을 실리콘 기판보다 더 크게 만드는 것이 효과적이다.
이하, 층간 절연막의 형성에 대해 상세히 설명한다.
먼저, 레지스트 마스크(9)가 도 2c를 통해 제거된 후에, 배선 패턴이 형성된 실리콘 웨이퍼(606)는 상기 실리콘 과잉층(41)을 형성하기 위해 챔버(2)에 위치된다. 상기 기판 온도는 Al 배선의 내열성을 고려하여 200℃ 및 400℃ 사이의 범위가 되도록 결정되며, 플라즈마용 고 주파수 전력은 2.5W가 공급된다. 이 장치에서, 예를들어 실리콘 산화막 형성시 SiH4가스와 산소의 공급비가 1:2로 결정되면, 실질적으로 화학양론적 조성비의 실리콘 산화물이 얻어진다. 그러나, 공급비가 1:1 인 경우에, SiO가 얻어지고, 결국 실리콘 과잉으로 될 수 있다. 1:2 의 공급 비는 산소 원자수에 대한 실리콘 원자수의 비가 1:2가 되는 것을 의미하고, 상기 재료 공급비는 만들어지는 실리콘 산화막이 본래의 화학양론비를 실질적으로 달성함을 나타낸다. 즉, 도 6에 도시한 바와 같은 고밀도 플라즈마 장치에 의한 성막은 만들어지는 막의 조성비가 원료 가스내의 막 구성 원자의 공급비애 의해 결정된다는 점에서 제어가능성이 뛰어나다는 것을 보여준다. 실리콘 과잉막을 형성하는 일실시예에서, 상기 막은 1 : 1 공급비로 형성되고, 만약 실리콘이 화학양론비와 비교하여 수 퍼센트 과잉으로 되면 전술한 밀착성 강화를 제공한다. 아울러, 상기 밀착성을 강화하기 위해서는 두께 5nm 이상의 실리콘 과잉층(41)을 제공하는 것으로 충분하다. 상기 두께가 100nm 이하인 한, 저 유전율 층간 절연막(4)의 저 유전율 특성을 손상시키지 않는다. 상기 실리콘 과잉막(41) 형성시, 특별한 바이어스가 실리콘 웨이퍼(606)에 공급되지는 않는다. 상기 실리콘 과잉막(41)은, 도 3a에 도시된 바와 같이 제 1 배선층(3)의 측벽도 포함하여 커버링(covering)을 수행한다. 상기 실리콘 과잉막(41)은 DLC 막(42)과 함께, Al 배선층(3)의 상부 표면상에 존재하는 TiN 뿐만 아니라 비정질 탄소 플루오르막(43)과의 밀착성을 강화한다. 아울러, 상기 실리콘 과잉막(41)은 상기 비정질 탄소 플루오르막이 형성될 때 배선층(3)의 측벽상에 노출된 Al을 보호하는 역할도 수행한다. 즉, 상기 비정질 탄소 플루오 르막(43)이 형성될 때, 플루오르 가스가 상기 재료에 포함되므로, Al이 노출되면 그것은 부식된다. 그러나, 그것이 상기 실리콘 과잉막(41)으로 덮이기 때문에, 비정질 탄소 플루오르막(43) 형성시 Al의 부식은 완전히 방지된다. 여기서, 상기 성막 속도는 약 300nm/m이며, 상기 실시예에서는 50nm의 두께를 가지므로, 성막시간은 약 10초이다.
즉, 상기 실리콘 웨이퍼(606)는 챔버(2)에서 챔버(1)로 이동하며 상기 공정은 DLC 막(42)의 형성으로 진행한다. 상기 DLC 막(42)은 기판 온도가 약 200℃ 이하로 설정될 때만 얻어지는 것이 실험적으로 확인되었으므로, 본 실시예에서 기판온도는 100℃로 결정된다. 아울러, 플라즈마용 고 주파수 전력으로서, 2.5KW가 실리콘 과잉막의 형성에서처럼 공급된다. CH4가 원료 가스로 이용되고, 성막은 성장 챔버내 압력을 2 밀리토르로 설정함으로써 수행된다. DLC막 형성시에 특히 중요한 것은 기판에 바이어스를 인가하는 것이다. 본 실시예에서, 50W의 바이어스 인가 고 주파수를 공급함으로써 수행되었지만, 100W 이하의 전력을 공급함으로써 적절한 수소의 첨가가 달성될 수 있다. 만약 상기 막이 바이어스 인가없이 형성되면, 수소 집중도가 높아지고, 막 자체가 파손되기 쉬워져서, 후속하는 CMP 단계 또는 열처리 단계에서 밀착성이 열화되는 것이 관찰되었다. 따라서, 바이어스용으로 20W 이상의 고 주파수 전력을 공급하는 것이 필요하다, 한편, 전력이 100W를 초과하여 150W로 증가되면, 수소 집중도가 낮아져서, 상기 실리콘 과잉층(41)과의 밀착성이 열화된다. 상기 DLC 막(42)의 두께는, 5nm 이상 그러나 100nm 이하인 실리콘 과잉막(41)의 두께와 동일한 범위에 있는 것으로 충분하였다. 상기 범위가 설정된 이유는 실리콘 과잉층의 경우에서와 같다. 아울러, 성막속도는 DLC 막의 경우에 300nm/m 였다. 본 실시예에서는 50nm 두께이므로, 상기 성막시간은 약 10초였다.
상기 실리콘 과잉막(41)과 DLC 막(42)이 밀착층을 구성하도록 형성된 후에, 상기 비정질 탄소 플루오르막(43)이 마지막으로 형성된다. 이 실시예에서, DLC 막 (42)이 증착된 후, 상기 비정질 탄소 플루오르막(43)이 챔버1 내에서 연속해서 형성된다.
상기 비정질 탄소 플루오르막(43)에 대한 성막 조건으로, 상기 기판은 증착시 먼저 200℃ 이하로 설정된다. 이는, 상기 기판 온도가 200℃를 넘으면, 증착비가 실질적으로 제로가 되기 때문이다. 정확한 증착비의 온도 의존도는 아직 알려지지 않았지만, 상기 비정질 탄소 플루오르막 형성을 위한 반응종(reaction species)의 기판에의 밀착 계수(adhesion coefficient)는 온도가 올라감에 따라 급격히 감소하는 것으로 생각된다. 이 실시예에서, 상기 공정은 100℃의 기판 온도에서 수행되었지만, 상기 막은 20℃ 이하 또는 실내 온도 이하에서도 충분히 형성될 수 있다. 아울러, 배선사이에 비정질 탄소 플루오르 막(43)을 효과적으로 매립하기 위한 상기 실리콘 웨이퍼 기판(606)에 대한 바이어스 인가 조건을 연구한 후에, 바이어스 인가용 고 주파수 전력으로 30W에서 상기 공정은 실시되었다. 상기 전력은 DLC 막(42)의 경우와 비교할 때 낮은 것이다. 만약 바이어스용 고주파 전력이 100W 이상이면, 증착 대신 에칭이 수행된다. 따라서, 증착은 약 10W 내지 100W 이하의 고 주파수 전력에서 얻어질 수 있다.
CF4, CH4, N2와 같은 원료 가스(604)는, 0.01-0.05 torr로 조절된 진공도에서 플라즈마 발생 챔버로 도입된다.
본 실시예에서 원료 가스내에 질소를 첨가한 이유는 일본 특허 출원 공개 8-236517호에 기술된 바와 같이 비정질 탄소 플루오르막(43)의 내열성을 강화하기 위함이다. 본발명의 기술이 질소출 함유하지 않은 비정질 탄소 플루오르에 효과적으로 적용될 수 있음은 당연하다. 아울러, 내열성을 강화하기 위해 톨루엔과 같은 벤젠 고리를 함유하는 원료가스를 이용하는 것도 효과적이다.
일본 특허 출원 공개 8-236517호에 기술된 바와 같이, CF4, C2F6, C3F8, C4F8, CHF3중에서 선택된 적어도 한 종류의 가스, 혹은 그것에 수소 가스 H2또는 탄화수소 가스 CH4, C2H6, C2H4, C2H2및 C3H8중에서 선택된 하나의 가스를 혼합한 가스를 탄소용 원료 가스로 사용할 수도 있다는 것은 말할 필요도 없다. 아울러, NO, NO2, NH3, NF3중에서 선택된 적어도 한 종류의 가스 뿐만 아니라, 질소를 도입하기 위한 원료로써 N2를 첨가함으로써 상기 성막이 수행될 수도 있다. 상기 DLC 막(42) 형성시, 상기 원료 가스내에 플루오르를 포함하는 가스를 사용하지 않고 수소를 포함하는 가스를 사용하는 것이 필요하다.
도 3a는 상기 제 1 배선층(3)의 두께와 같은 약 600nm 의 두께로 비정질 탄소 플루오르막(43)을 형성함으로써 얻어진 막의 단면도이다. 상기 성막 속도는 비정절 탄소 플루오르막(43)에 대해 약 150nm/m이며, 4분이내에 형성될 수 있다. 본 발명에서 의도하는 바와 같이 용량을 감소시키는 데에는, 상기 비정질 탄소 플루오르 막(43)의 두께가 제 1 배선층(3)의 두께를 초과하도록 배열하는 것이 더 효과적이다. 그러나, 상기 비정질 탄소 플루오르막(43)이 더 얇은 두께를 가질 때에도, 용량 감소에 기여한다는 것은 말할 필요도 없다. 아울러, 상기 실리콘 과잉층(41)과 DLC 층(42)상에 비정질 탄소 플루오르막(43)을 형성하는 것에 의해 밀착성이 충분히 강화되는 것은, 실리콘 과잉층(41) 및 DLC 층(42), 또는 비정질 탄소 플루오르막(43)에의 계면에 존재하는 것으로 관찰된 천이층(transition layer)의 존재에기인한 것으로 생각되며, 그 천이층은 수 나노미터에서 약 100 나노미터에 이르는 두께의 탄소와 실리콘의 혼합물이다. 상기 천이층은 강한 화학적 결합력을 가진 Si-C 결합으로 형성되고, 그것은 밀착성의 강화를 초래한다. 앞에서 언급한 DLC 층(42)내의 수소의 역할은, 수소로 종단된 탄소 원자 스트링이 형성되면, 실리콘 과잉층(41)과 만나는 경우에 수소 대신 실리콘 원자가 치환되며, 따라서 Si-C 결합이 쉽게 형성되도록 하는 것으로 생각된다.
상기 비정질 탄소 플루오르막(43)과 하층과의 밀착성 양호한 증착이 얻어지면, 상부 제 2 배선층(6)을 형성하 위한 준비에 들어간다.
여기서, 50nm DLC 막(44)은 이전의 DLC 층(42)과 같은 조건 하에서 비정질 탄소 플루오르막(43)을 형성한 표면에 형성된다. 그 후, 상기 실리콘 웨이퍼(606)는, 이전의 실리콘 과잉층(41)과 같은 조건하에서 50nm 두께로 실리콘 과잉층(45)을 형성하기 위해 챔버(1)에서 챔버(2)까지 이동된다. 따라서, 다른 재료층과의 밀착층이 상기 비정질 탄소 플루오르막(43)의 양면상에 준비된다. 여기서, 상기 양면에 형성된 DLC 막들과 실리콘 과잉 층들에 대한 각 증착 조건은 전술한 조건내의 임의의 조합이 될 수도 있음은 말할 필요도 없다. 이 상태는 도 3b에 도시된다.
그후, 밀착층으로 역할하는 상기 DLC 막(44) 및 실리콘 과잉층(45)이 준비되면, 두꺼운 평탄화 절연막(5)이 평탄화를 위해 형성되기 시작한다. 이 실시예에서, 상기 실리콘 과잉층이 이전의 공정에서 형성된 후, 실리콘 산화막은, 원료가스 SiH4및 O2를, 실리콘 산화물에 대한 화학양론비를 제공하는 공급비 1 : 2로 약 10분동안증착을 수행하므로서 챔버2 내에서 2 마이크로미터 두께로 증착된다. 이 상태는 도 3c에 도시되어 있다. 이 경우의 기판 온도는 실리콘 과잉막의 형성 경우와 같이 200℃ 내지 400℃로 충분하다. 그러나, 이 실시예에서는, 가능한 한 낮은 온도로 억제하기 위해 200℃에서 수행된다. 실리콘 과잉막과의 성장 조건에서의 커다란 차이점은, 평탄화막의 경우에 고 바이어스가 실리콘 인가된다는 것이다. 이 실시예에서, 상기 공정은 바이어스 인가용 고 주파수 전력으로 1KW 를 인가함으로써 수행된다. 그러한 큰 고 주파수 전력이 공급되지 않으면, 평탄화를 위한 두꺼운 실리콘 산화막내에 크랙형태(cracked pattern)의 패턴이 다수 나타난다. 따라서, 적어도 고 주파수 전력으로는, DLC 막 또는 비정질 탄소 플루오르막 형성시 보다 큰 100W를 초과해야 한다.
이와 같이 두꺼운 평탄화 절연막(5)이 얻어졌지만, 그 표면에는, 상기 제 1 배선층(3)의 높이나 두께만큼 큰 요철이 여전히 남아 있다. 그래서, 상기 공정은 CMP에 의한 평탄화 단계로 진행한다. 평탄화는 종래의 알칼리 슬러리(alkali slurry)를 사용하는 CMP에 의해 수행된다. 이 실시예에서, 평탄화 막(5)으로서의 실리콘 산화막을 800nm 연마하는 것에 의해 완전한 평탄화가 얻어진다. 이 상태는 도 4a에 도시되어 있다.
그후, 상기 공정은 비어홀을 개공하는 단계로 진행한다. 먼저, 종래의 레지스트 준비 공정(도, 4b)으로 비어 홀을 개공하기 위해 레지스트 마스크(10)가 형성된다. 그후, 평탄화 절연막(5)으로서의 실리콘 산화막이 선택적으로 에칭되며, CF4가스 등(도 4c)을 사용하는 종래의 드라이 에칭에 의해 상기 에칭은 실리콘 산화막 내에서 정지한다.
이 실시예에서, 상기 막은 약 800nm까지 에칭된다. 다음 단게에서, 레지스트 마스크(10)는 종래의 산소 플라즈마내에서의 애싱(ashing)에 의해 제거된다. 에칭이 도 4c에 도시된 바와 같이 실리콘 산화막내에서 정지하도록 중단되는 이유는, 상기 레지스트 마스크(10)가 때때로 강하게 밀착하고, 충분한 애싱이 실행되어야 하기 때문이다. 이는, 만약 에칭이 상기 DLC 막(44)까지 실행되고, 상기 레지스트 마스크(10)가 산소 플라즈마내에서 애싱되면, 상기 레지스트 마스크(10)가 제거됨에 따라 상기 DLC 막(44)과 상기 비정질 탄소 플루오르도 에칭되기 때문에, 상기 레지스트 마스크가 완전히 제거되지 않도록 하기 위한 것이다. 물론, 레지스트의 에싱이 쉽게 실행될 수 있다면, 상기 실리콘 산화막은 상기 레지스트를 제거하지 않고, 상기 DLC 막(44)이 노출될 때까지 에칭될 수 있다. 그후, 그것은 상기 DLC 막(44), 비정질 플루오르막(43), 상기 DLC 막(42)이 에칭될 때 동시에 제거될 수 있다. 여기서, 엄격하게 안정한 프로세스를 실현하기 위해 전술한 바와 같이 평탄화 절연막(5)을 도중까지 에칭함으로써 상기 레지스트(10)는 제거된다.(도 5a)
상기 레지스트의 제거후에, 상기 평탄화 절연막(5)으로써의 실리콘 산화막의 전체면은 상기 DLC 막(44)이 비어홀의 하부에 노출되도록 CF4가스를 이유한 종래의 에칭 수단에 의해 다시 에칭된다. 상기 DLC막(44)에 대한 에칭 속도는 실리콘 산화막에 대한 속도보다 느리며, 상기 DLC 막(44)은 소위 에칭 스토퍼로 역할하기 때문에, 평탄화 막은 실리콘 웨이퍼의 전체 면상의 비어홀 영역으로부터 확실히 제거된다. 다음에, 상기 DLC막(44)과 비정질 탄소 플루오르막(43)이 에칭된다. 상기 에칭은, 1 밀리 torr 의 압력을 얻도록, 실리콘 과잉막을 증착시키는데 사용된 같은 플라즈마 장치의 챔버(2)내에 산소를 도입함으로써 수행된다. 이 경우, 에칭은 실리콘 웨이퍼 기판 온도를 100℃ 이하로 세팅하고, 바이어스용 1KW 고 주파수를 공급함으로써 수행된다. 플라즈마용 고 주파수 전력은 성막시보다 더 낮은 1KW 이다. 고 주파수 전력을 성막시보다 낮게 하는 것은 에칭 손상을 방지하는 데에 중요하다. 아울러, 바이어스가 기판 에칭시에 공급되지 않으면, 상기 DLC 막(42, 44)과 비정질 탄소 플루오르막(43)은 에칭이 등방성을 갖기 때문에 현저히 측면 에칭 (side etching)된다. 도 13은 0.4 마이크로미터의 직경과 0.6 마이크로미터 깊이를 가진 비어홀용 바이어스 전력에 대한 측면 에칭양을 도시한다. 만약 배선이 0.35 마이크로미터 간격으로 실행되면, 측면 에칭은 상기 간격의 절반인 약 0.175 마이크로미터까지 수용할 수 있으며, 에칭은 도 13 에 도시한 바와 같은 바이어스 전압의 전범위에 걸쳐 수행될 수 있다.
바이어스가 기판에 인가되던 상기 DLC 막(42, 44) 및 비정짙 탄소 플루오르막(43)은, 도 5b에 도시한 바와 같이, 선택적 에칭 마스크로 역할하는 평탄화 절연막(5)인 실리콘 산화물에의 개구부와 실질적으로 동일한 형태로 에칭된다. 상기 DLC 막(42,44) 및 비정질 탄소 플루오르막(43) 에칭시, 실리콘 과잉막(41)은 에칭 스토퍼로서 역할한다.
그러므로, 실리콘 웨이퍼의 전체 표면상의 비어홀 영역에서 DLC 막 및 비정질 탄소 플루오르막을 확실히 에칭할 수 있다.
그후, 상기 실리콘 과잉막(41)이 CF4가스 등을 이용한 종래의 드라이 에칭수단에 의해 다시 가볍게 에칭되면, 제 1 배선층(3)은 비어홀(도 5b)의 하부에 노출된다.
비어홀이 완전히 개방되면. 배선 재료가 제 2 배선층(6)을 형성하기 위해 종래의 공정에 의해 개구부(7)에 매립된다. 예를 들면, 이 실시예에서, 기판 온도는 250℃로 설정되며, WF6가스를 원료로 한 선택적 열 CVD에 의해 비어홀에 텅스텐을 매립하여 비어 플러그(8)을 형성하고, 후속하여 스퍼터링 공정으로 TiN 층, AlSiCu 층, TiN 층, TiN 층을 순차적으호 형성함으로써 제 2 배선층(6)을 형성한다.(도 5c)
상술한 바와 같이, 주로 비정질 탄소 플루오르막(43)으로 구성되는 저 유전율을 가진 저유전율 층간 절연막을 가진 2-층 배선 구조가 구현된다. 상기 층수를 증가시키기 위해서는, 도 2b 및 후속 공정을 반복하는 것으로 충분하다는 것은 말할 필요도 없다.
평행 평판(parallel plate)형의 플라즈마 챔버의 장치가 플라즈마 처리로 비정질 탄소 플루오르막을 형성하는데 사용될 수 있지만, ECR(electron cycrotron resonance) 플라즈마 소스 또는 헬리콘 파 플라즈마 소스와 같은 다양한 소스를 사용하는 것이 유리하며, 이는 스루풋(throughput)을 증가시키기 위해 고밀도 플라즈마를 생성하는데 유리하다. 특히, 기판과 플라즈마 발생 전극이 분리되어 제공되는헬리컨 파 플라즈마 소스로 대표되는 고 밀도 플라즈마 소스는, 수소 등을 거의 포함하지 않는 비정질 탄소 플루오르막을 형성하는 것을 가능케 하며, 고종횡비의 배선사이에 층간 막을 매립하는데 유리하다.
아울러, 3 이하의 저 유전율을 얻기 위해서는, 비정질 탄소 플루오르막의 조성에서 70% 이하의 탄소 함유량을 갖는 것이 바람직하다.
더구나, 상기 비정질 탄소 플루오르막과 다른 재료층간의 밀착성을 개선하기 위해서는, 적당량의 수소를 함유하는 DLC 막을 비정질 탄소 플루오르막의 밀착성에 관련된 주면에 배치하여 비정질 탄소 플루오르막 내의 플루오르가 노출되지 않도록 하는 것으로 충분하다. 더욱이, 본실시예에 관하여 설명한 바와 같이, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화 알루미늄 막 또는 다양한 LSI 기술이나 마이크로 모듈(micro modules)에서 사용되는 다른 절연막; TiN, 티타늄 실리사이드, Al, Al 합금, 또는 구리, 또는 폴리실리콘 또는 실리콘 결정상에, DLC 막으로 코팅된 비정질 탄소 플루오르 막을 밀착시키기 위해서는 비정질 탄소 플루오르 막을 피복한 DLC 막에 실리콘 과잉의 화학양론비를 가진 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 배치하면 충분하다는 것을 보여준다. 상기 밀착성의 개선은, DLC 막내의 수소와 일단 결합한 탄소가 실리콘 과잉층내의 자유 실리콘 원자와 강한 Si-C 화학 결합을 형성하도록 결합된다는 사실로부터 초래되는 것으로 생각하는 것이 합리적이다.
(실시예 2)
여기에 얻어진 구조의 단면도가 도 7에 도시되어 있다. 아울러, 도 8 내지도 12는 그의 제조 공정을 도시한다. 그러나, 많은 특징들이 제 1 실시예와 다르지 않으므로, 변경된 특징들만 설명한다.
위에서 기술된 제 1 실시예는 실리콘 과잉층(41), DLC 막(42), 비정질 탄소 플루오르막(43), DLC 막(44), 실리콘 과잉층(45)으로 구성되는 저 유전율 층간 절연막(4)을 보여준다. 비록, 그 경우에서, 실리콘 과잉층(45)이 실리콘 산화층인 것으로 가정하지만, 본 실시예는 상기 실리콘 산화막 대신에 약 100nm의 두께를 갖는 실리콘 질화막(45)을 사용한다.(도 9b) 즉, 제 1 실시예와의 상이점은 실리콘 질화막(451)을 사용하는 것이다. 원료 물질로서 질소 N2와 SiH4가스를 이용하는 종래의 플라즈마 CVD 공정이 상기 실리콘 질화막(451)을 형성하기 위해 사용된다. 이 경우, 상기 실리콘 질화막(451)은 과잉 실리콘을 제공하는 조건하에서 형성된다. 상기 성막조건은, 적어도 N2및 SiH4의 공급비가, 도 6에 도시된 바와 같이 저 진공에서 고 밀도 플라즈마 장치가 사용될 때, 3:2를 넘도록 배열되는 것에 의해 달성된다. 상기 공급비 3:2는 N4원자수에 대한 Si 원자수의 비가 3:4 임을 의미하며, 재료 공급비는 결과적으로 발생되는 실리콘 질화막 Si3N4의 본래의 화학양론비를 달성하는 것을 나타낸다.
실리콘 과잉으로 하는 것은 DLC 막과의 계면 천이층을 또한 형성하게 하고, 밀착성을 현저히 개선시킨다. 상기 실리콘 질화막(451)은 또한 200℃ 이하의 증착온도에서 형성된다. 도 8 내지 도 12는 제 2 실시예 공정에 대한 단면도를 도시한다. 그러나, 평탄화하여 비어홀용 레지스트 마스크를 형성하기 까지의 공정(도10c)은 제 1 실시예에서와 완전히 같다. 제 2 실시예에서는, 그 후, 비어홀 영역에서 평탄화된 막인 실리콘 산화막이 에칭될 때, 실리콘 산화물내에서 에칭을 일단 중단하는 대신에 실리콘 질화막(451)(도 11a)까지 에칭된다. 이 경우, 상기 실리콘 질화막(451)은 실리콘 산화물 드라이 에칭용 원료 가스 CF4에 대해 실리콘 산화물보다 높은 에칭 저항성을 가지고, 에칭 스토퍼로서 역할하며, 따라서, 상기 비어홀 영역에서의 평탄화 막은 확실히 제거될 수 있다. 그후, 상기 레지스트가 애싱된 후에, 상기 실리콘 질화막(451)은 드라이 에칭에 의해 에칭 제거된다. 이 경우, 평탄화 절연막(5)으로써의 전체 실리콘 산화막은 에칭 저항성을 가진 실리콘 질화막 (451)이 에칭됨에 따라 동시에 에칭된다. 이것은 평탄화 절연막(5)을 얇게 하며, 따라서 이것은 모든 층간 절연막에 대한 유효 유전율을 낮추는데 효과적이다. 그후, 상기 제 1 실시예와 마찬가지로 DLC 막, 비정질 탄소 플루오르막, DLC 막, 실리콘 과잉층을 에칭하여 비어홀을 형성하고, 텅스텐과 같은 비어플러그를 매립하여 제 2 배선층을 형성한다. 즉, 과잉 실리콘을 가진 실리콘 질화막(451)은 밀착성 강화 및 에칭 스토퍼로서의 두가지 역할을 한다.
(실시예 3)
이 실시예에 의해 얻어진 구조는 도 17에 도시되어 있다. 도 18 및 도 19 는 그의 제조 공정을 도시한다. 층간막에 대한 성막 조건은 제 2 실시예와 많이 다르지 않으므로, 다른 부분만 설명한다.
제2실시예와 마찬가지로 실리콘 질화막(451), DLC 막(44), 비정질 탄소 플루오르막(43), DLC 막(44), 실리콘 질화막(451) 및 실리콘 산화물로 구성되는 저 유전율 층간막(4)을 도시한다. 계속하여, 제 2 실시예에서의 비어 패턴 대신에, 실리콘 산화물을 배선 패턴으로, 리소그래피 기술과 드라이 에칭 기술을 이용하여, 실리콘 질화막이 노출될 때까지 에칭한다. 그 후, 레지스트를 제거한 후, 상기 실리콘 질화막이 에칭된다. 계속하여, 제 1 실시예에서처럼, 배선 패턴을 형성하기 위해 DLC 막(44), 상기 비정질 탄소 플루오르막(43), DLC 막(44)상에서 에칭이 수행된다. 이때, 상기 실리콘 질화막(451)은 스토퍼로서 역할한다. 그후, 평탄화 구리 배선(16)이, 배선 물질로서 구리를 성막한 후 CMP를 수행함으로써 형성될 수 있다. 그후, 상기 리소그래피 패턴을 비어 패턴으로 변경하고 배선 및 비어 형성 단계를 5회 반복함으로써 3-층 배선이 구현될 수 있다.
이 실시예는, 실리콘 질화막에 의해 피복된 비정질 탄소 질화막을 가진 층간 절연막을 이용하고, 층간 절연막과 직접 접촉하는 배선 재료로 구리를 이용하며, 비어 영역에서 금속부식의 문제가 없는, 배선 또는 비어 구조이다. 도 25는 오거 전자 분광 분석(Auger Electron Spectroscopy; 이하에서는 줄여서 AES라 함)에 의해 400℃의 질소 분위기에서 1시간동안 가열처리한 구리의 확산 결과를 도시한다. 실리콘 질화막 또는 비정질 탄소 플루오르막상에서 구리는 급격한 전이 영역을 갖는다. 이는 구리가 실리콘 질화막과 비정질 탄소 플루오르막으로 확산되지 않는 것을 의미한다.
(실시예 4)
이 실시예에 의해 얻어진 구조는 도 20에 도시되어 있다. 도 21과 도 22는그의 제조 공정을 도시한다. 상기 층간막에 대한 성막조건은 제 2 실시예와는 많이 다르지 않으므로, 상이한 부분만 설명한다. 이 실시예는, 상기 실리콘 질화막(451)이 사용될 때 DLC 막이 생략되는 경우이다. 이는, 상기 실리콘 질화막(451)이 형성될 때 산소 가스가 사용되지 않으므로 상기 비정질 탄소 플루오르 막(43)이 많이 손상되지 않기 때문이다. 이 구조는, 상기 층간막이 단순한 구조를 가지므로 성막 시간이 짧아지는 잇점이 있다.
제 3 실시예에서와 마찬가지로, 실리콘 질화막(451), 비정질 탄소 플루오르막(43), 실리콘 질화막(451), 실리콘 산화물로 이루어지는 저 유전율 층간막(4)을 도시한다. 상기 성막 단계 다음의 패터닝 단계는 제 3 실시예에서처럼, 리소그래피 기술과 드라이 에칭 기술에 의해 상기 실리콘 질화막이 노출될 때까지 배선 패턴을 가진 실리콘 산화물을 에칭하고, 상기 레지스트가 제거된 후 실리콘 질화막(451)을 에칭하기 것이다. 그후, 제 1 실시예에서처럼, 상기 비정질 탄소 플루오르막(43)이 에칭되어 배선 패턴을 형성한다. 이때. 상기 실리콘 질화막(451)은 스토퍼로서 역할된다. 그후, 평탄화 구리 배선(16)은 배선 재료로 구리를 성막한 후 CMP를 수행함으로써 형성될 수 있다. 그후, 리소그래피 패턴을 비어 패턴으로 변경하고 상기 배선 단계와 비어 형성 단계를 5회 반복함으로써 3-층 배선이 구현될 수 있다.
(보충 설명)
비록, 본발명에서는 실리콘 산화막 등을 층간 절연막내에 삽입하기 때문에 층간 절연막의 유전율 상승이 우려될 수도 있지만, 다음과 같은 이유로, 밀착성을 개선하기 위해 고유전율의 절연막을 삽입하는 것을 주저할 이유는 없다. 예를 들어, 두께 d1 및 유전율 ε1을 가진 절연막이 두께 d2와 유전율 ε2를 가진 절연막상에 적층되면, 그것의 유효 유전율 εT는 그 적층막의 양면에 전극을 형성하여 용량으로부터 측정하였을 때 다음과 같이 표시된다.
Figure pat00001
예를 들어, d1=2 인 경우에도, 적층된 구조가 특정 유전율 ε1 = 2.1을 가진 비정질 탄소 플루오르막과, 특정 유전율 ε2 = 3.9를 가진 실리콘 산화막으로 구성된다고 가정하면, 등가 유전율 εT= 2.73을 갖는다. 상기 조합에서 d1 = 2d2인 경우, εT = 2.48이다. 따라서 층간 절연막에 대해 충분한 저 유전율이 달성된다.
상기 실시예는 배선 또는 도전 플러그가 텅스텐계(tunsten type)인 경우에 대해 기술되었지만, 알루미늄이나 구리와 같은 통상 사용되는 도전 재료 또는 폴리실리콘이 사용될 수도 있는 것은 말할 필요도 없다. 아울러, 도전 재료의 절연층에 대한 밀착성을 강화하기 위해 상기 도전 재료들의 하부층상에 티타늄 또는 티타늄 질화물 층을 제공하는 데 이용되는 기술도 효과적으로 사용될 수 있다. 아울러, 이 실시예에서, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막이 서로 치환될 수 있는 것처럼, 실리콘 산화막은 실리콘 질화막으로 치환될 수 있다. 이러한 경우에도, 본 발명의 장점이 열화되지는 않는다.
상기 실시예가 플라즈마 고 주파수 소스 및 바이어스 고 주파수 소스로 13.56MHz 및 400KHz를 각각 사용하였지만, 그들은 그러한 플라즈마 기기에서 표준적인 것이고, 전원이 쉽게 입수될 수 있으므로 채택된 것이다. 그러므로, 본 발명은 그러한 주파수로 특히 제한되지는 않는다. 그러나, 상기 상기 플라즈마 고 주파수 소스 및 바이어스 고 주파수 소스에 대해 주파수가 변경되면, 성막 및 에칭 조건에 대한 설계 사항에 약간의 변경이 필요하게 될 것이다.
본 발명을 요약한 부분에 기술한 바와 같이, 상기 비정질 탄소 플루오르막은 저 유전율을 가지므로, 비록 층간 절연막용 재료로 크게 기대되긴 하지만, 다른 재료와의 밀착성이 나빠서, 실제 공정에 적용하기는 어렵다. 그러나, 다른 재료(금속 재료, 반도체 재료 및 절연 재료)와 접촉하는 표면상에 실리콘 과잉의 실리콘 산화막, 산화질화 막, 또는 실리콘 질화막과 적당량의 수소를 포함하는 DLC막을 배치하는 것에 의해, 밀착성이 대폭 향상되고, 공정중에서의 각종막의 분리 문제가 완전히 제거된다.
더구나, 요철이 있는 표면에 비정질 탄소 플루오르막을 상술한 실리콘 과잉막과 DLC 막으로 밀착성을 향상시켜 실리콘 산화막, 산화질화막 또는 실리콘 질화막 등을 적층하고, 그 상층막을 연마하면 현재 기술로 쉽게 평탄화가 달성된다. 아울러, 이와 같이 평탄화된 평탄층 자체가, 포지티브 레지스트로 구성되는 선택적 에칭 마스크에 의해 에칭되고, 하부에 놓인 DLC 막과 비정질 탄소 플루오르 막의 선택적 에칭을 위한 하드마스크로 적용될 때, 산소 플라즈마 에칭은 쉽게 적용될 수 있다. 이 경우, 바이어스 인가 고 주파수가 에칭될 시료의 설치전극에 인가되면, 이방성 에칭이 수행될 수 있고. 따라서, 측면 에칭이 거의 없고 형상에 충실한 선택적 에칭이 실행될 수 있다. 하드 마스크로써도 역할하는 평탄화 막에 의해 제공되는 효과는, 웨이퍼면상에서, LSI 공정에서 이질적인 재료인 탄소와 플루오르를포함하는 재료의 노출을 억제하는 것이다. 즉, 웨이퍼가 현재의 공정 라인을 통해 통과할 때, 비어 플러그가 매립될 때를 제외하고는, 현재의 라인이 탄소나 플루오르에 의해 오염될 가능성이 없다.
그러므로, 주성분으로서 탄소와 플루오르를 가진 비정질 탄소 플루오르층을 포함하는 절연층으로 전기적으로 분리되어 배치된 배선층이, 설계에 따라 비정질 탄소 플루오르막을 관통해 연장한 홀과 함께 형성되고, 그 내부에 도전 재료를 매립하는 것에 의해 전기적으로 연결될 때, 층 사이의 부유용량이 낮고, 약 0.5마이크로미터의 배선폭을 가진 반도체 침적 회로에서도 상호 접속 지연과 크로스토크가 방지되는 반도체 소자가 처음으로 완성된다. 동일 형상의 배선을 가정하면, 실리콘 산화막의 경우와 비교할 때, 상호 접속 지연은 약 1/2로 감소될 수 있다.
이제, 새로운 저 유전율 층간 절연층 막을 도입함으로써 안정성과 높은 자유도를 갖는 LSI 공정이 실제 공정 레벨에서 완성되며, 따라서, 뛰어난 노이즈 특성을 갖는 고속 빠른 반도체 장치가 실현된다.
상기 DLC 막으로 피복된 비정질 탄소 플루오르막은 저 유전율을 가질 뿐만 아니라, 그 표면의 강도가 현저히 크므로, 각종 전자기기의 스트립 배선 등의 코팅 등에도 사용될 수 있다.

Claims (16)

  1. 절연막에 있어서,
    수소를 함유하는 다이아몬드형 탄소 막인 제1층과, 각각 과잉 실리콘을 함유하는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로부터 선택된 한 막인 제2층의 두 개 층으로 양면이 코팅된 비정질 탄소 플루오르 막을 포함하며, 상기 다이아몬드형 탄소 작은 상기 비정질 탄소 플루오르 내의 플루오르가 방출되는 것을 방지하는, 절연막.
  2. 제 1 항에 있어서,
    수소를 함유하는 상기 다이아몬드형 탄소 막과, 각각 과잉 실리콘을 함유하는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로부터 선택된 상기 막과의 계면에, 적어도 탄소와 실리콘이 혼합된 천이층이 제공되는 절연막.
  3. 절연막을 가지는 반도체 장치에 있어서, 상기 절연막은:
    수소를 함유하는 다이아몬드형 탄소막으로 될 제 1 층과, 각각 과잉 실리콘을 함유하는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로부터 선택된 막으로 된 제 2 층으로 양면이 코팅된 비정질 탄소 플루오르 막을 포함하는, 반도체 장치.
  4. 절연막을 갖는 반도체 장치에 있어서, 상기 절연막은:
    수소를 함유하는 다이아몬드형 탄소막으로 된 제 1 층과, 각각 과잉 실리콘을 함유하는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로부터 선택된 막으로 된 제 2 층으로 양면이 코팅된 비정질 탄소 플루오르 막을 포함하며, 수소를 함유하는 상기 다이아몬드형 탄소막과, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로부터 선택된 상기 막과의 계면에, 적어도 탄소와 실리콘이 혼합된 천이층이 제공되는, 반도체 장치.
  5. 제 3 항에 있어서, 상기 절연막은 다층 배선 구조용으로 제공된 층간 절연막인, 반도체 장치.
  6. 제 4 항에 있어서, 상기 절연막은 다층 배선 구조용으로 제공된 층간 절연막인, 반도체 장치.
  7. 절연막에 있어서,
    제 1 실리콘 과잉층과, 상기 제 1 실리콘 과잉층 상에 형성되며 수소를 함유하는 제 1 다이아몬드형 탄소막과, 상기 제 1 다이아몬드형 탄소막상에 형성되는 비정질 탄소 플루오르막과, 상기 비정질 탄소 플루오르막상에 형성되며 수소를 함유하는 제 2 다이아몬드형 탄소막과, 상기 제 2 다이아몬드형 탄소막상에 형성되는 제 2 실리콘 과잉층을 포함하는, 절연막.
  8. 반도체 장치에 있어서,
    실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로 구성된 그룹으로부터 선택되며 과잉 실리콘을 함유하는 막으로 된 제 1 층과, 수소를 함유하는 다이아몬드형 탄소막으로 구성된 막으로 된 제 2 층이 양면에 적층된 비정질 탄소 플루오르막을 포함하는 층간 절연층을 가진 반도체 장치.
  9. 제 8 항에 있어서, 상기 충간 절연층은 배선 분리용으로 제공되는, 반도체 장치.
  10. 반도체 장치에 있어서,
    실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로 구성된 그룹으로부터 선택되며 과잉 실리콘을 함유하는 막으로 된 제 1 층과, 수소를 함유하는 다이아몬드형 탄소막으로 구성된 막으로 된 제 2 층이 양면에 적층된 비정질 탄소 플루오르막과; 실리콘 산화물, 실리콘 질화물 및 실리콘 산화-질화물로부터 선택된 실리콘 기반 절연막으로 된 층을 포함하는 복합 절연막에 의해 분리된 배선층들을 가진 반도체 장치.
  11. 배선층들 사이에 절연막을 포함하는 반도체 장치에 있어서,
    상기 절연막은 실질적으로 평탄한 표면을 가지며, 상기 절연막은 하부에 놓이는 배선층을 덮도록 배치되는 제 1 절연막과, 상기 제 1 절연막을 덮으며 실리콘 산화물, 실리콘 질화물 및 실리콘 산화-질화물로부터 선택된 평탄화 절연막으로 된 층을 포함하는 복합 절연막이며, 상기 제 1 절연막은, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로 구성된 그룹으로부터 선택되며 과잉 실리콘을 함유하는 막으로 된 층과, 수소를 함유하는 다이아몬드형 탄소막으로 구성된 적어도 하나의 절연막이 양면에 적층된 비정질 탄소 플루오르막인, 반도체 장치.
  12. 반도체 장치 제조 방법에 있어서,
    실질적으로 평탄한 절연막을 마스크로 하여 산소 플라즈마내에서 비정질 탄소 플루오르 또는 다이아몬드형 탄소막을 선택적으로 에칭하는 단계를 포함하며, 상기 절연막은, 하부에 놓이는 배선층을 덮도록 배치되는 제 1 절연막과, 상기 제 1 절연막을 덮으며, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화-질화물로부터 선택되는 평탄화 절연막으로 된 한 층을 포함하는 복합 절연막이며, 상기 제 1 절연막은 적어도 수소를 함유하는 다이아몬드형 탄소막과, 각각 과잉 실리콘을 함유하는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화-질화물로부터 선택된 막으로 된 한 층으로 구성되는 절연막이 양면에 적층된 비정질 탄소 플루오르막인, 반도체 장치 제조 방법.
  13. 제 12 항에 있어서, 상기 선택적 에칭 단계 동안, 200W 이상의 고 주파수 바이어스 전력이 에칭될 물품이 배치되는 전극에 인가되는 반도체 장치 제조 방법.
  14. 반도체 장치 제조 방법에 있어서,
    하부 배선층을 덮는 충간 절연막 형성 단계와,
    실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로부터 선택되는 평탄화 절연막 층 형성단계와,
    상기 평탄화 절연막의 표면을 연마하는 단계를 구비하며,
    상기 층간 절연막은, 적어도, 각각 과잉 실리콘을 함유하는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화-질화막으로부터 선택된 막으로 된 한 층과, 수소를 함유하는 다이아몬드형 탄소막으로 구성되는 절연막이 양면에 적층된 비정질 탄소 플루오르막인, 반도체 장치 제조방법.
  15. 제 8 항에 있어서, 상기 층간 절연층은 구리에 기초한 배선과 직접 접촉하며, 상기 제 2 층은 상기 실리콘 질화물인, 반도체 장치.
  16. 반도체 장치에 있어서,
    구리에 기초한 배선과 직접 접촉하는 층간 절연막을 가진 반도체 장치로써, 상기 층간 절연막은, 과잉 실리콘을 함유하는 실리콘 질화막으로 양면이 코팅된 비정질 탄소 플루오르막을 포함하며, 상기 실리콘 질화막은 상기 비정질 탄소 플루오르막내의 플루오르가 방출되는 것을 방지하는, 반도체 장치.
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