CN103367369A - 半导体存储器件 - Google Patents

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Abstract

各半导体存储器件可以包括：写入晶体管，其包括用于控制第一源极/漏极端子的第一写入栅极和用于控制沟道区的第二写入栅极；以及读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极。所述第一写入栅极可以具有第一功函数，并且所述第二写入栅极可以具有与所述第一功函数不同的第二功函数。所述写入晶体管的第一源极/漏极端子可以不具有PN结。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2012年3月28日在韩国知识产权局提交的题为“半导体存储器件”的韩国专利申请第10-2012-0031870号的优先权，其整体通过引用并入本文。
技术领域
本发明涉及半导体器件，并且更具体地涉及半导体存储器件。
背景技术
半导体器件由于其尺寸小、功能多和/或制造成本低因而在电子行业中非常受欢迎。半导体器件当中的半导体存储器件可以存储逻辑数据。近年来，随着电子器件性能的提高，已经需要具有优良性能和/或优良可靠性的半导体存储器件。因此，已经针对用于满足上述需要的新半导体存储器件作出了各种研究。
发明内容
本发明思想的各实施例可以提供具有优良性能的半导体存储器件。
本发明思想的各实施例还可以提供具有优良可靠性的半导体存储器件。
本发明思想的各实施例还可以提供能够高度集成的半导体存储器件。
在一个方面中，一种半导体存储器件可以包括：写入晶体管，其包括用于控制第一源极/漏极端子的第一写入栅极和用于控制沟道区的第二写入栅极；以及读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极。所述第一写入栅极可以具有第一功函数，并且所述第二写入栅极可以具有与所述第一功函数不同的第二功函数。所述写入晶体管的第一源极/漏极端子可以不具有PN结。
在一些实施例中，所述写入晶体管的第一源极/漏极端子的掺杂状态可以与所述写入晶体管的沟道区的掺杂状态相同。通过所述第一写入栅极的第一功函数和所述第二写入栅极的第二功函数的激发，在所述写入晶体管的沟道区中可以产生势垒，并且在所述写入晶体管的第一源极/漏极端子中可以产生势阱。
在其他实施例中，所述第一写入栅极可以连接到第一字线，并且所述第二写入栅极可以连接到第二字线。
在另一些实施例中，所述第一字线可以与所述第二字线交叉。
在又一些实施例中，所述第一写入栅极还可以执行所述读取晶体管的控制栅极的功能。
在又一些实施例中，所述写入晶体管还可以包括用于控制第二源极/漏极端子的第三写入栅极。所述第三写入栅极可以具有第三功函数。所述第二写入栅极可以布置在所述第一写入栅极与所述第三写入栅极之间。在该情况下，所述第三功函数可以与所述第一功函数相同。作为替代，所述第三功函数可以与所述第二功函数相同。
在又一些实施例中，所述第一写入栅极可以连接到第一字线；所述第三写入栅极可以连接到第二字线；并且所述第二写入栅极可以连接到所述第一字线和所述第二字线中的一个。
在又一些实施例中，所述写入晶体管的第一源极/漏极端子、沟道区和第二源极/漏极端子可以具有彼此相同的掺杂状态。
在另一方面中，一种半导体存储器件可以包括：第一有源部分，其包括主体部；第一栅极电极，其控制所述主体部的第一部分并且具有第一功函数；第二栅极电极，其控制所述主体部的第二部分并且具有与所述第一功函数不同的第二功函数；以及第二有源部分，其与所述第一有源部分间隔开并且包括与所述主体部的第一部分相邻的读取沟道区。其中所述主体部的第一部分和第二部分可以具有相同的掺杂状态。所述第一栅极电极和所述第二栅极电极可以分别激发所述主体部的第一部分和第二部分的能带，以在所述主体部的第一部分和第二部分中分别产生势阱和势垒。
在一些实施例中，所述第一栅极电极可以对应于写入晶体管的第一写入栅极和读取晶体管的控制栅极；所述第二栅极电极可以对应于所述写入晶体管的第二写入栅极；所述主体部的第一部分的势阱可以对应于存储节点；并且所述存储节点可以对应于所述写入晶体管的第一源极/漏极端子和所述读取晶体管的存储节点栅极。
在其他实施例中，所述主体部的第一部分和第二部分可以处于本征状态。
在另一些实施例中，所述主体部的第一部分和第二部分可以轻微掺杂第一导电类型的掺杂剂。
在又一些实施例中，所述半导体存储器还可以包括：第三栅极电极，其布置在所述第二栅极电极的一侧，所述第三栅极电极具有第三功函数。所述第三栅极电极可以控制所述主体部的第三部分。所述主体部的第三部分可以具有与所述主体部的第一部分和第二部分相同的掺杂状态。所述第二栅极电极可以布置在所述第一栅极电极与所述第三栅极电极之间。
在又一些实施例中，所述第一有源部分和所述第二有源部分可以横向地排列在所述衬底上，并且所述第一至第三栅极电极可以跨在所述第一有源部分的主体部上方。在该情况下，所述半导体存储器件还可以包括：写入掺杂区，其形成在所述第三栅极电极的一侧处的第一有源部分中；以及第一读取掺杂区和第二读取掺杂区，其形成在所述第二有源部分中并且彼此间隔开。
在又一些实施例中，所述第三栅极电极、所述第二栅极电极和所述第一栅极电极可以顺序地堆叠在所述衬底上，并且所述第一有源部分可以连续地穿透所述第一至第三栅极电极。这里，所述第一有源部分可以与所述第一至第三栅极电极绝缘。所述第二有源部分的读取沟道区可以布置在所述第一有源部分的顶表面的上方。
在又一些实施例中，所述第二有源部分可以定义在所述衬底中。在该情况下，所述第一栅极电极、所述第二栅极电极和所述第三栅极电极可以顺序地堆叠在所述衬底上，并且所述第一有源部分可以连续地穿透所述第三至第一栅极电极。所述第一有源部分可以与所述第三至第一栅极电极以及所述第二有源部分的读取沟道区绝缘。所述第一有源部分可以布置在所述读取沟道区的上方。
在又一方面中，一种半导体存储器件可以包括：衬底；以及顺序地堆叠在所述衬底上的多个单位单元。每个单位单元可以包括：写入晶体管，其包括用于控制第一源极/漏极端子的第一写入栅极和用于控制沟道区的第二写入栅极；以及读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极。所述第一写入栅极可以具有第一功函数，并且所述第二写入栅极可以具有与所述第一功函数不同的第二功函数。所述写入晶体管的第一源极/漏极端子可以不具有PN结。堆叠的各单位单元的读取晶体管可以彼此串联连接。
在又一方面中，一种半导体存储器件可以包括：顺序地堆叠的多个写入晶体管，每个写入晶体管包括有源部分，所述有源部分包括主体部以及跨在所述主体部上方的彼此平行的第一栅极电极和第二栅极电极，并且所述主体部包括分别由所述第一栅极电极和所述第二栅极电极控制的第一部分和第二部分；以及垂直有源部分，其与堆叠的各写入晶体管的主体部的第一部分的一侧相邻，所述垂直有源部分与所述第一部分绝缘。所述主体部的第一部分和第二部分可以具有相同的掺杂状态；并且所述第一栅极电极和所述第二栅极电极可以分别激发所述主体部的第一部分和第二部分的能带，以在所述主体部的第一部分和第二部分中分别产生势阱和势垒。
在又一方面中，一种半导体存储器件可以包括：写入晶体管，其包括第一栅极和第二栅极；第一字线，其电连接到所述写入晶体管的第一栅极；第二字线，其电连接到所述写入晶体管的第二栅极，所述第二字线与所述第一字线交叉；以及读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极。
在又一方面中，一种半导体存储器件可以包括：第一有源部分，其包括具有第一部分和第二部分的主体部；第一栅极电极，其控制所述主体部的第一部分，所述第一栅极电极具有第一功函数；第二栅极电极，其控制所述主体部的第二部分，所述第二栅极电极具有与所述第一功函数不同的第二功函数；以及第二有源部分，其与所述第一有源部分间隔开并且包括读取沟道区，其中所述主体部的第一部分和第二部分具有相同的掺杂状态；其中所述第一栅极电极和所述第二栅极电极分别激发所述主体部的第一部分和第二部分的能带，以在所述主体部的第一部分和第二部分中分别产生势阱和势垒；所述势阱对应于存储节点；并且所述存储节点与所述读取沟道区在至少一个方向上重叠。
附图说明
通过参照附图详细描述示例实施例，这些特征对于本领域普通技术人员将会变得明显，在附图中：
图1示出根据本发明思想的一些实施例的半导体存储器件的等效电路图；
图2示出根据本发明思想的一些实施例的半导体存储器件的修改示例的等效电路图；
图3示出根据本发明思想的一些实施例的半导体存储器件的另一修改示例的等效电路图；
图4示出根据本发明思想的一些实施例的半导体存储器件的又一修改示例的等效电路图；
图5示出根据本发明思想的其他实施例的半导体存储器件的等效电路图；
图6A示出图5的半导体存储器件的一个示例的平面图；
图6B示出图6A的有源部分（active portion）和栅极电极的平面图；
图6C示出沿图6A的线I-I’截取的截面图；
图6D示出沿图6A的线II-II’截取的截面图；
图6E示出沿图6A的线III-III’截取的截面图；
图7A示出图6A和图6B的第一有源部分在平衡状态下的能带图；
图7B示出图6A和图6B的第一有源部分在导通电压被施加到第一和第二字线的状态下的能带图；
图7C示出图6A和图6B的第一有源部分在导通电压被施加到第一字线的状态下的能带图；
图7D示出用于说明图6A至图6E的半导体存储器件的修改示例的能带图；
图8A示出说明图5的半导体存储器件的另一示例的平面图；
图8B示出沿图8A的线IV-IV’截取的截面图；
图9A示出图5的半导体存储器件的又一示例的平面图；
图9B示出沿图9A的线V-V’截取的截面图；
图10示出根据本发明思想的其他实施例的半导体存储器件的修改示例的等效电路图；
图11A示出图10的半导体存储器件的一个示例的截面图；
图11B示出图11A的第一有源部分在第一字线导通且第二字线关断的状态下的能带图；
图12示出图10的半导体存储器件的另一示例的截面图；
图13示出图10的半导体存储器件的又一示例的截面图；
图14示出根据本发明思想的其他实施例的半导体存储器件的另一修改示例的等效电路图；
图15示出根据本发明思想的其他实施例的半导体存储器件的又一修改示例的等效电路图；
图16A和图17A示出沿图6A的线I-I’截取的用以说明制造图6A至图6E所示的半导体存储器件的方法中的各阶段的截面图；
图16B和图17B示出沿图6A的线II-II’截取的用以说明制造图6A至图6E所示的半导体存储器件的方法中的各阶段的截面图；
图18A至图18E示出沿图8A的线IV-IV’截取的用以说明制造图8A和图8B所示的半导体存储器件的方法中的各阶段的截面图；
图19A至图19C示出沿图9A的线V-V’截取的用以说明制造图9A和图9B所示的半导体存储器件的方法中的各阶段的截面图；
图20示出根据本发明思想的另一些实施例的半导体存储器件的等效电路图；
图21A示出根据本发明思想的又一些实施例的半导体存储器件的平面图；
图21B示出沿图21A的线VI-VI’截取的截面图；
图21C示出沿图21A的线VII-VII’截取的截面图；
图22A示出根据本发明思想的又一些实施例的半导体存储器件的修改示例的平面图；
图22B示出沿图22A的线VIII-VIII’截取的截面图；
图22C示出沿图22A的线IX-IX’截取的截面图；
图23A、图24A、图25A和图26A示出沿图21A的线VI-VI’截取的用以说明制造图21A至图21C所示的半导体存储器件的方法中的各阶段的截面图；
图23B、图24B、图25B和图26B示出沿图21A的线VII-VII’截取的用以说明制造图21A至图21C所示的半导体存储器件的方法中的各阶段的截面图；
图27A、图28A和图29A示出沿图22A的线VIII-VIII’截取的用以说明制造图22A至图22C所示的半导体存储器件的方法中的各阶段的截面图；
图27B、图28B和图29B示出沿图22A的线IX-IX’截取的用以说明制造图22A至图22C所示的半导体存储器件的方法中的各阶段的截面图；
图30示出包括根据本发明思想的实施例的半导体存储器件的电子系统的一个示例的示意性框图；
图31示出包括根据本发明思想的实施例的半导体存储器件的存储卡的一个示例的示意性框图；以及
图32示出包括根据本发明思想的实施例的半导体存储器件的片上系统（SoC）的一个示例的示意性框图。
具体实施方式
现在将在下文中参照其中示出了本发明思想的示例实施例的附图来更全面地描述本发明思想。从将参照附图更详细地描述的下述示例实施例中，本发明思想的优点和特征以及实现它们的方法将会变得明显。不过应当注意的是，本发明思想并不局限于下述示例实施例，而可以以各种形式实现。因此，提供这些示例实施例仅是为了公开本发明思想，并使得本领域技术人员获知本发明思想的范畴。在附图中，本发明思想的实施例不限于本文提供的具体示例并且为清楚起见进行了夸大。
本文使用的术语仅用于描述具体实施例，并不意在限制本发明。如本文所使用的那样，单数术语“一”、“一个”和“这个”意在还包括复数形式，除非上下文清楚地另有所指。如本文所使用的那样，术语“和/或”包括相关列出项中的一个或多个项的任意和所有组合。将会理解，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接连接或耦接到其他元件，或者可以存在中间元件。
类似地，将会理解，当诸如层、区域或衬底之类的元件被称为在另一元件“上”时，其可以直接在其他元件上或者可以存在中间元件。相反，术语“直接”表明不存在中间元件。还将理解的是，术语“包含”、“包含……的”、“包括”和/或“包括……的”在本发明中使用时，指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组的存在或添加。
另外，将会采用截面图作为本发明思想的理想示例图来描述详细说明中的实施例。因此，可以根据制造技术和/或允许的误差来修改示例图的形状。因此，本发明思想的实施例不限于在示例图中示出的具体形状，而可以包括可以根据制造工艺产生的其他形状。在附图中例示的区域具有一般属性，并用于示出元件的特定形状。因此，不应将其解释为对本发明思想范围的限制。
还将会理解的是，尽管本发明可能使用术语第一、第二、第三等来描述各种元件，然而这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在一些实施例中的第一元件可以在其他实施例中被称为第二元件而不会脱离本发明的指教。本文说明和示出的本发明思想的各方面的示例实施例包括它们互补的对应方。相同附图编号或附图标记在说明书中始终代表相同元件。
此外，本发明是参照作为理想化示例性图解示图的截面图和/或平面图来描述示例实施例的。因而，可以预料由于例如制造技术和/或容差而造成的相对于图解视图中的形状的变化。因此，不应将示例实施例解释为局限于本发明示出的区域的形状，而是包括由于例如制造而造成的形状上的偏差。例如，示出为矩形的蚀刻区域通常将会具有圆形或曲线的特征。因此，附图中示出的区域本质上是示意性的，它们的形状并不意在示出器件的区域的实际形状并且不意在限制示例实施例的范围。
[第一实施例]
图1示出根据本发明思想的一些实施例的半导体存储器件的等效电路图。参照图1，根据一些实施例的半导体存储器件可以包括沿各行和各列排列的多个单位单元UC。
每个单位单元UC可以包括写入晶体管WTr和读取晶体管RTr。写入晶体管WTr可以包括第一写入栅极WG1和第二写入栅极WG2。另外，写入晶体管WTr还可以包括第一源极/漏极端子和第二源极/漏极端子。读取晶体管RTr可以包括存储节点栅极MNG、第一源极/漏极端子和第二源极/漏极端子。读取晶体管RTr的存储节点栅极MNG可以连接到写入晶体管WTr的第一源极/漏极端子。存储节点栅极MNG可以在读取模式和/或待命模式中被浮置。读取晶体管RTr还可以包括控制栅极RCG。存储节点栅极MNG可以布置在控制栅极RCG与读取晶体管RTr的沟道区之间。控制栅极RCG和存储节点栅极MNG可以彼此绝缘。控制栅极RCG可以耦接到存储节点栅极MNG，以使得控制栅极RCG可以控制读取晶体管RTr的沟道区。
第一写入栅极WG1可以控制写入晶体管WTr的第一沟道区，并且第二写入栅极WG2可以控制写入晶体管WTr的第二沟道区。可以彼此独立地控制第一和第二沟道区。在一些实施例中，第一沟道区可以如图1所示的那样串联连接到第二沟道区。在本实施例中，第一写入栅极WG1可以连接到在一个方向上延伸的第一字线WL1，并且第二写入栅极WG2可以连接到与第一字线WL1交叉的第二字线WL2。可以彼此独立地控制第一字线WL1和第二字线WL2。当第一和第二沟道区全部导通时，写入晶体管WTr会导通。
写入晶体管WTr的第二源极/漏极端子可以连接到写入位线WBL。写入位线WBL可以与第一字线WL1交叉。换句话说，写入位线WBL可以平行于第二字线WL2。在一些实施例中，写入晶体管WTr的第一和第二源极/漏极端子可以是掺杂了掺杂剂的区域。不过，本发明思想不限于此。
读取晶体管RTr的控制栅极RCG可以连接到第一字线WL1。换句话说，读取晶体管RTr的控制栅极RCG和写入晶体管WTr的第一写入栅极WG1可以共同连接到第一字线WL1。在该情况下，一个栅极电极可以执行单位单元UC中的写入晶体管WTr的第一写入栅极WG1的功能和读取晶体管RTr的控制栅极RCG的功能。换句话说，当第一写入栅极WG1和控制栅极RCG共同连接到第一字线WL1时，可以省略控制栅极RCG，并且第一写入栅极WG1可以执行控制栅极RCG的功能。
读取晶体管RTr的第一源极/漏极端子可以连接到读取位线RBL。读取位线RBL可以与第一字线WL1交叉。换言之，读取位线RBL可以平行于第二字线WL2和写入位线WBL。读取晶体管RTr的第二源极/漏极端子可以连接到被施加基准电压（例如地电压）的共源极区。读取晶体管RTr的第一和第二源极区/漏极区可以是掺杂了掺杂剂的区域。不过，本发明思想不限于此。
多个读取位线RBL可以共享一个感测放大器（sense amplifier）S/A。感测放大器S/A可以是电流感测放大器。当操作半导体存储器件时，感测放大器S/A可以电连接到从多个读取位线RBL中选择出的一个读取位线RBL。
将描述上文所述的单位单元UC的编程操作。可以将第一导通电压和第二导通电压分别施加到与所选单位单元连接的所选第一字线WL1和所选第二字线WL2。因此，所选单位单元的写入晶体管WTr导通。编程电压（或编程电流）可以施加到与所选单位单元连接的写入位线WBL，以将逻辑数据存储在所选单位单元的读取晶体管RTr的存储节点栅极MNG中。此时，可以对未选的第一字线WL1、未选的第二字线WL2、未选的写入位线WBL和读取位线RBL施加基准电压（例如地电压）或者可以将它们浮置。
在未选单位单元中的写入晶体管WTr的第一沟道区和/或第二沟道区是关断的，使得未选单位单元的写入晶体管WTr关断。换言之，与所选写入位线WBL连接的未选单位单元的写入晶体管WTr的第一沟道区是关断的，使得与所选写入位线WBL连接的未选单位单元的写入晶体管WTr关断。因此，与所选写入位线WBL连接的未选单位单元不会受到编程电压（或编程电流）的影响。结果，能够随意地访问该半导体存储器件的各单位单元。换句话说，由于与所选写入位线WBL连接的未选单位单元的写入晶体管WTr关断，因此能够防止与所选写入位线WBL连接的未选单位单元中存储的数据丢失。因此，在该半导体存储器件中可以省略用于自刷新的外围电路（例如电压感测放大器或电流感测放大器）。结果，可以减小外围电路区域的面积以实现高度集成的半导体存储器件。另外，该半导体存储器件可以具有优良的数据存储特性。
接下来将描述该半导体存储器件的读取操作。可以将感测用电压施加到与所选单位单元连接的第一字线WL1。如果存储节点栅极MNG没有存储电荷，则读取晶体管RTr具有第一阈值电压。如果存储节点栅极MNG存储了电荷，则读取晶体管RTr具有第二阈值电压。感测用电压的绝对值可以是处于第一阈值电压的绝对值与第二阈值电压的绝对值之间的值。因此，在读取操作中，可以根据存储节点栅极MNG中存储的电荷量来导通或关断所选单位单元的读取晶体管RTr。结果，能够感测存储在所选单位单元的读取晶体管RTr中的逻辑数据。
在读取操作期间，可以对连接到所选单位单元的第二字线WL2施加关断电压或者将其浮置。因此，所选单位单元的写入晶体管WTr是关断的。结果，能够防止所选单位单元中存储的数据丢失。在读取操作期间也可以对其他的第二字线WL2施加关断电压或将它们浮置。另外，在读取操作期间可以对未选的第一字线WL1、未选的读取位线RBL、和写入位线WBL施加基准电压，或者将它们浮置。
根据上述半导体存储器件，可以在编程操作和/或读取操作期间随意地访问所选单位单元。因此，可以防止存储在单位单元中的数据丢失或者将数据的丢失最小化。结果，可以实现具有优良性能和/或优良可靠性的半导体存储器件。另外，由于可以省略特定外围电路（例如，诸如电压感测放大器和/或电流感测放大器之类的用于自刷新的电路），因此可以实现高度集成的半导体存储器件。
接下来，将参照附图描述根据本实施例的半导体存储器件的各种修改示例。下文中，为了易于和便于阐述，省略了或仅简要地提及对在上面实施例中所述相同元件的描述。
图2示出根据本发明思想的一些实施例的半导体存储器件的一个修改示例的等效电路图。
参照图2，在根据本修改示例的半导体存储器件中，读取晶体管RTr的控制栅极RCG可以连接到第三字线WL3。可以独立于第一和第二字线WL1和WL2来控制第三字线WL3。第三字线WL3可以与读取位线RBL交叉。在一些实施例中，第三字线WL3可以平行于第一字线WL1并且与第二字线WL2交叉。
根据本修改示例的半导体存储器件的编程操作可以与参照图1描述的编程操作大体上相同。在根据本修改示例的半导体存储器件的读取操作期间，感测用栅极电压和感测用位线电压可以分别施加到与所选单位单元连接的第三字线WL3和读取位线RBL。换句话说，在读取操作期间，可以使用第三字线WL3和读取位线RBL来感测所选单位单元的数据。
图3是示出根据本发明思想的一些实施例的半导体存储器件的另一修改示例的等效电路图。
参照图3，根据本修改示例的半导体存储器件的单位单元可以包括写入晶体管WTr和读取晶体管RTr。这里，写入晶体管WTr可以包括写入沟道区WCR、控制写入沟道区WCR的正面的前栅FG和控制写入沟道区WCR的背面的背栅BG。前栅FG可以连接到第一字线WL1，背栅BG可以连接到与第一字线WL1交叉的第二字线WL2。如果分别对前栅FG和背栅BG施加导通电压，则写入沟道区WCR导通。由于前栅FG和背栅BG分别连接到彼此交叉的第一字线WL1和第二字线WL2，因此可以随意地访问根据本修改示例的半导体存储器件的单位单元UC。
图4示出根据本发明思想的一些实施例的半导体存储器件的又一修改示例的等效电路图。
参照图4，根据本修改示例的半导体存储器件的单位单元UC可以包括图3所示的写入晶体管WTr和图2所示的读取晶体管RTr。换句话说，写入晶体管WTr的前栅FG可以连接到第一字线WL1，写入晶体管WTr的背栅BG可以连接到第二字线WL2，并且读取晶体管RTr的控制栅极RCG可以连接到第三字线WL3。
[第二实施例]
图5是示出根据本发明思想的其他实施例的半导体存储器件的等效电路图。
参照图5，根据本实施例的半导体存储器件的单位单元UC可以包括写入晶体管WTr和读取晶体管RTr。写入晶体管WTr可以包括第一写入栅极WG1、第二写入栅极WG2和第三写入栅极WG3。第一写入栅极WG1可以控制写入晶体管WTr的第一源极/漏极端子，第二写入栅极WG2可以控制写入晶体管WTr的沟道区，并且第三写入栅极WG3可以控制写入晶体管WTr的第二源极/漏极端子。在一些实施例中，第一写入栅极WG1可以连接到在一个方向上延伸的第一字线WL1，并且第二写入栅极WG2和第三写入栅极WG3可以连接到与第一字线WL1交叉的第二字线WL2。可以彼此独立地控制第一字线WL1和第二字线WL2。
读取晶体管RTr可以包括与写入晶体管WTr的第一源极/漏极端子连接的存储节点栅极MNG、第一源极/漏极端子和第二源极/漏极端子。另外，读取晶体管RTr还可以包括控制栅极RCG。控制栅极RCG可以与存储节点栅极MNG绝缘，并且存储节点栅极MNG可以布置在读取晶体管RTr的控制栅极RCG与沟道区之间。存储节点栅极MNG可以浮置。控制栅极RCG可以耦接到存储节点栅极MNG以便控制读取晶体管RTr的沟道区。在一些实施例中，控制栅极RCG可以连接到第一字线WL1。在一些实施例中，当第一写入栅极WG1和控制栅极RCG连接到第一字线WL1时，可以省略控制栅极RCG，并且第一写入栅极WG1还可以执行控制栅极RCG的功能。换言之，在读取操作期间，第一写入栅极WG1可以耦接到存储节点栅极MNG以便控制读取晶体管RTr的沟道区。
写入晶体管WTr的第二源极/漏极端子可以连接到写入位线WBL，并且读取晶体管RTr的第一源极/漏极端子可以连接到读取位线RBL。写入位线WBL可以与第一字线WL1交叉。读取位线RBL也可以与第一字线WL1交叉。读取晶体管RTr的第二源极/漏极端子可以连接到被施加基准电压（例如地电压）的共源极区。在一些实施例中，多个读取位线RBL可以共享单元阵列中的一个感测放大器S/A。感测放大器S/A可以是电流感测放大器。
根据本发明思想的各实施例，写入晶体管WTr和读取晶体管RTr可以是NMOS晶体管。不过本发明思想不限于此，例如，写入晶体管WTr和读取晶体管RTr可以是PMOS晶体管。为了易于和便于阐述，下文将以写入晶体管WTr和读取晶体管RTr是NMOS晶体管作为示例来描述。
在由半导体材料形成的主体部中定义了写入晶体管WTr的第一源极/漏极端子、沟道区、和第二源极/漏极端子。这里，写入晶体管WTr的第一和第二源极/漏极端子具有与写入晶体管WTr的沟道区的掺杂状态（doped state）相同的掺杂状态。第一写入栅极WG1可以具有能够激发（engineer）写入晶体管WTr的第一源极/漏极端子的能带的功函数。第二写入栅极WG2可以具有能够激发写入晶体管WTr的沟道区的能带的功函数。第三写入栅极WG3可以具有能够激发写入晶体管WTr的第二源极/漏极端子的能带的功函数。下文将参照图6A至图6E更详细地描述单位单元UC。
图6A是示出图5的半导体存储器件的一个示例的平面图。图6B是示出图6A的有源部分和栅极电极的平面图。在图6B中，省略了图6A中的线，以更详细地示出图6A的有源部分和栅极电极。图6C是沿图6A的线I-I’截取的截面图。图6D是沿图6A的线II-II’截取的截面图。图6E是沿图6A的线III-III’截取的截面图。
参照图6A至图6E，在衬底103上可以布置第一有源部分105a和第二有源部分105b。第二有源部分105b可以与第一有源部分105a横向地间隔开。在一些实施例中，第一有源部分105a与第二有源部分105b之间的距离可以对应于图5的读取晶体管RTr的存储节点栅极MNG与沟道区之间的栅极电介质层。第一有源部分105a和第二有源部分105b由半导体材料形成。例如，第一有源部分105a和第二有源部分105b可以由硅形成。如图6A和图6B所示，当以平面图观看时，第一有源部分105a可以具有在第一方向上延伸的矩形形状，并且第二有源部分105b可以具有在与第一方向不同的第二方向上延伸的矩形形状。第一方向和第二方向可以分别对应于图6A的x轴方向和y轴方向。
参照图6C，衬底103可以包括顺序地堆叠的半导体衬底100和埋置氧化层102。第一有源部分105a和第二有源部分105b可以布置在埋置氧化层102上。换言之，衬底103可以是绝缘体上硅（SOI）衬底。在SOI衬底中，可以对埋置氧化层102上的硅层进行图案化以形成第一有源部分105a和第二有源部分105b。不过，本发明思想不限于此。在其他实施例中，衬底103可以是块状半导体衬底，并且第一有源部分105a和第二有源部分105b可以分别对应于块状半导体衬底的由器件隔离图案（未示出）所定义的各部分。
再参照图6A和图6B，第一栅极电极111、第二栅极电极112和第三栅极电极113可以彼此平行地跨在第一有源部分105a上方。第二栅极电极112可以布置在第一栅极电极111与第三栅极电极113之间，并且第一栅极电极111可以与第二有源部分105b相邻。
如图6C所示，第一至第三栅极电极111、112和113与第一有源部分105a绝缘。在第二栅极电极112与第一有源部分105a之间可以布置第一栅极电介质层107a。在第一有源部分105a与第一栅极电极111和第三栅极电极113的每一个之间可以布置第二栅极电介质层109。第一栅极电极111与第一有源部分105a之间的第二栅极电介质层109可以在第一栅极电极111的一个侧壁与第二栅极电极112的一个侧壁之间延伸。第三栅极电极113与第一有源部分105a之间的第二栅极电介质层109可以在第三栅极电极113的一个侧壁与第二栅极电极112的另一侧壁之间延伸。第一栅极电介质层107a可以包括氧化物、氮化物、和/或高k电介质材料（例如，诸如氧化铪之类的绝缘金属氧化物）。第二栅极电介质层109可以包括氧化物、氮化物、和/或高k电介质材料（例如，诸如氧化铪之类的绝缘金属氧化物）。可以由与第一栅极电介质层107a的材料相同或不同的材料来形成第二栅极电介质层109。
在第一有源部分105a与第二有源部分105b之间可以布置读取栅极电介质层107r。读取栅极电介质层107r对应于布置在图5的读取晶体管RTr的存储节点栅极MNG与沟道区之间的栅极电介质层。可以由与第一栅极电介质层107a的材料相同的材料来形成读取栅极电介质层107r。在第一有源部分105a的侧壁和第二有源部分105b的侧壁上可以布置余留（residual）电介质层107b。可以由与第一栅极电介质层107a的材料相同的材料来形成余留电介质层107b。
如图6B和图6C所示，可以将布置在第一至第三栅极电极111、112和113下方的第一有源部分105a定义为主体部WB。主体部WB可以包括在第一栅极电极111下方的第一部分WB1、在第二栅极电极112下方的第二部分WB2和在第三栅极电极113下方的第三部分WB3。主体部WB的第一部分、第二部分和第三部分可以分别包括在图5中的写入晶体管WTr的第一源极/漏极端子、沟道区和第二源极/漏极端子中。主体部WB的第一部分WB1和第三部分WB3的掺杂状态可以与主体部WB的第二部分WB2的掺杂状态大体上相同。例如，主体部WB的第一、第二和第三部分可以处于未掺杂状态。换言之，主体部WB的第一、第二和第三部分可以处于本征状态（intrinsic state）。作为替代，主体部WB的第一、第二和第三部分可以轻微掺杂第一导电类型的掺杂剂。主体部WB的第一、第二和第三部分的掺杂剂浓度可以大体上相同。例如，主体部WB的第一、第二和第三部分可以具有约1×1015cm3或更少的第一导电类型掺杂剂浓度。
第一栅极电极111由如下导电材料形成：其具有能够激发主体部WB的第一部分WB1的能带的第一功函数。第二栅极电极112由如下导电材料形成：其具有能够激发主体部WB的第二部分WB2的能带的第二功函数。第二功函数与第一功函数不同。这里，第一栅极电极111的第一功函数使得主体部WB的第一部分WB1的能带被激发而产生势阱，并且第二栅极电极112的第二功函数使得主体部WB的第二部分WB2的能带被激发而产生势垒。如图6C所示，主体部WB的第一部分的势阱被定义为存储节点MN。如上所述，尽管存储节点MN的掺杂状态与主体部WB的第二部分的掺杂状态相同，但由于第一栅极电极111的第一功函数和第二栅极电极112的第二功函数的激发，还是产生了作为势阱的存储节点MN。
例如，如果写入和读取晶体管是NMOS晶体管，则第一功函数可以小于第二功函数。在该情况下，第一栅极电极111的第一功函数可以接近第一有源部分105a的半导体材料的导带（conduction band）边缘的能级，并且第二栅极电极112的第二功函数可以接近第一有源部分105a的半导体材料的价带边缘的能级。第一栅极电极111可以包括具有第一功函数的已掺杂半导体（例如N型半导体）、金属和金属氮化物中的至少一种。第二栅极电极112可以包括具有第二功函数的已掺杂半导体（例如P型半导体）、金属和金属氮化物中的至少一种。
可以由具有能够对主体部WB的第三部分WB3的能带进行激发的第三功函数的导电材料来形成第三栅极电极113。在一些实施例中，第三功函数可以与第一功函数相同。因此，主体部WB的第三部分WB3的激发的能带可以与存储节点MN的能带大体上相同。在一些实施例中，可以由与第一栅极电极111相同的材料来形成第三栅极电极113。
在处于第三栅极电极113的一侧处的第一有源部分105a中可以布置写入掺杂区WD。写入掺杂区WD可以掺杂第二导电类型的掺杂剂。可以以高浓度来对写入掺杂区WD进行掺杂。写入掺杂区WD可以与主体部WB的第三部分接触。换句话说，可以在写入掺杂区WD与主体部WB的第二部分之间布置主体部WB中的受到第三栅极电极113控制的第三部分。
可以在第二有源部分105b中布置第一读取掺杂区RD1和第二读取掺杂区RD2（见图6B和图6D）。第一读取掺杂区RD1与第二读取掺杂区RD2是隔开的。因此，在第一读取掺杂区RD1与第二读取掺杂区RD2之间的第二有源部分105b中定义了读取沟道区RCH。读取沟道区RCH可以在第一方向（即x轴方向）上与存储节点MN重叠。换句话说，在存储节点MN与读取沟道区RCH之间可以布置读取栅极电介质层107r。读取沟道区RCH可以掺杂第一导电类型的掺杂剂，并且第一读取掺杂区RD1和第二读取掺杂区RD2可以掺杂第二导电类型的掺杂剂。第一导电类型掺杂剂和第二导电类型掺杂剂中的一种可以是N型掺杂剂，而第一导电类型掺杂剂和第二导电类型掺杂剂中的另一种可以是P型掺杂剂。在一些实施例中，第一导电类型掺杂剂可以是P型掺杂剂，并且第二导电类型掺杂剂可以是N型掺杂剂。
参照图5和图6A至图6E，第一栅极电极111可以对应于写入晶体管WTr的第一写入栅极WG1。另外，第一栅极电极111还可以对应于读取晶体管RTr的控制栅极RCG。换句话说，第一写入栅极WG1和控制栅极RCG可以共享第一栅极电极111。第二栅极电极112可以对应于写入晶体管WTr的第二写入栅极WG2。第三栅极电极113可以对应于写入晶体管WTr的第三写入栅极WG3。
存储节点MN可以对应于写入晶体管WTr的第一源极/漏极端子。另外，存储节点MN还可以对应于读取晶体管RTr的存储节点栅极MNG。换言之，写入晶体管WTr的第一源极/漏极端子和存储节点栅极MNG可以共享存储节点MN。与写入掺杂区WD接触的主体部WB的第三部分可以对应于写入晶体管WTr的第二源极/漏极端子。
第一读取掺杂区RD1可以对应于读取晶体管RTr的第一源极/漏极端子，并且第二读取掺杂区RD2可以对应于读取晶体管RTr的第二源极/漏极端子。
结果，写入晶体管WTr可以包括第一至第三栅极电极111、112和113以及包括了存储节点MN的主体部WB。并且读取晶体管RTr可以包括第一栅极电极111、存储节点MN、第一读取掺杂区RD1、读取沟道区RCH和第二读取掺杂区RD2。
如上所述，主体部WB的第一、第二和第三部分具有彼此相同的掺杂状态，并且由第一、第二和第三栅极电极111、112和113的第一、第二和第三功函数来分别激发主体部WB的第一、第二和第三部分的能级。因此，产生了存储节点MN。存储节点MN可以对应于写入晶体管WTr的第一源极/漏极端子。即，存储节点MN的掺杂状态与主体部分WB的与写入晶体管WTr的沟道区对应的第二部分WB2的掺杂状态相同。因此，在存储节点MN与主体部WB的其余部分之间不存在PN结。结果，可以防止由PN结导致的结漏和/或复合。如果PN结存在于主体部WB中，则存储的电荷就会通过PN结泄漏，或者在PN结周围的耗尽区中被复合。因此，存储的数据会丢失。然而，根据本发明思想的各实施例，在存储节点MN处不存在PN结。因此，可以解决上述问题。结果，可以实现具有提高了数据保持性能的半导体存储器件。另外，可以实现具有优良可靠性的半导体存储器件。
参照图6A至图6E，第一字线WL1可以电连接到第一栅极电极111，第二字线WL2可以电连接到第二栅极电极112和第三栅极电极113。如图6A所示，第二字线WL2可以与第一字线WL1交叉。
写入位线WBL可以电连接到写入掺杂区WD。因此，写入位线WBL可以通过写入掺杂区WD电连接到主体部WB的第三部分。写入位线WBL可以与第一字线WL1交叉。读取位线RBL可以电连接到第一读取掺杂区RD1。读取位线RBL可以与第一字线WL1交叉并且可以平行于写入位线WBL。源极互连SI可以电连接到第二读取掺杂区RD2。
更详细地说，可以在包括栅极电极111、112和113以及有源部分105a和105b的衬底103上布置第一层间绝缘层115。可以在第一层间绝缘层115上布置写入位线WBL、第二字线WL2和源极互连SI。可以在写入位线WBL、第二字线WL2、源极互连SI和第一层间绝缘层115上布置第二层间绝缘层120。可以在第二层间绝缘层120上布置第一字线WL1。可以在第一字线WL1和第二层间绝缘层120上布置第三层间绝缘层125。可以在第三层间绝缘层125上布置读取位线RBL。
第一字线接触插塞WC1可以连续地穿透第二层间绝缘层120和第一层间绝缘层115以连接到第一栅极电极111。第一字线WL1可以通过第一字线接触插塞WC1电连接到第一栅极电极111。第二字线接触插塞WC2可以穿透第一层间绝缘层115以同时连接到第二栅极电极112和第三栅极电极113。第二字线WL2可以通过第二字线接触插塞WC2连接到第二栅极电极112和第三栅极电极113。写入位线接触插塞WBLC可以穿透第一层间绝缘层115以连接到写入掺杂区WD。写入位线WBL可以通过写入位线接触插塞WBLC电连接到写入掺杂区WD。源极互连SI可以通过穿透了第一层间绝缘层115的源极接触插塞SC来电连接到第二读取掺杂区RD2。读取位线RBL可以通过连续地穿透了第三层间绝缘层125、第二层间绝缘层120和第一层间绝缘层115的读取位线接触插塞RBLC来电连接到第一读取掺杂区RD1。
本发明思想不限于上述布置类型的线WL1、WL2、WBL和RBL以及源极互连SI。可以以各种类型来布置线WL1、WL2、WBL和RBL以及源极互连SI。
将参照附图更详细地描述前文所述的半导体存储器件的第一有源部分105a的能带。
图7A是图6A和图6B的第一有源部分在平衡状态下的能带图。
参照图7A，在平衡状态下，第一至第三栅极电极111、112和113可以处于关断状态。在第一栅极电极111、第二栅极电极112和第三栅极电极113下方分别布置了主体部WB的第一部分、第二部分和第三部分。由于具有第一功函数的第一栅极电极111和具有第二功函数的第二栅极电极112的能带激发，主体部WB的第一部分的能级形成势阱，并且主体部WB的第二部分的能级形成势垒。因此，在主体部WB的第一部分中产生存储节点MN。第一部分和第二部分的被激发的能级可以分别对应于主体部WB的第一部分和第二部分的导带边缘。
如上所述，第三栅极电极113的第三功函数可以与第一功函数相同。因此，主体部WB的第三部分的被激发能级可以与如图7A所示的主体部WB的第一部分的能级大体上相同。
由于写入掺杂区WD是高浓度掺杂的，因此写入掺杂区WD的能级可以低于主体部WB的第三部分的被激发能级。
在图7A所示的主体部WB的第一部分中，实线表示没有存储电荷（例如电子）的未存储状态，并且虚线表示存储了电荷的存储状态。
图7B是图6A和图6B的第一有源部分在导通电压被施加到第一字线和第二字线的状态下的能带图。
参照图7B，当分别对图6的第一字线WL1和第二字线WL2施加导通电压时，主体部WB的第一至第三部分的能级会从平衡状态的初始状态向下方下降。因此，写入晶体管会导通。此时，主体部WB的第一部分的势阱和第二部分的势垒会维持。换言之，存储节点的能级形状会维持。当写入晶体管导通时，可以对写入位线WBL施加编程电压以对存储节点供应电荷。此后，写入晶体管关断，使得电荷可以存储在存储节点中。
图7C是图6A和图6B的第一有源部分在导通电压被施加到第一字线的状态下的能带图。参照图7C，当导通电压施加到第一字线并且关断电压施加到第二字线（或将第二字线浮置）时，主体部WB的第一部分的能级会下降，而主体部WB的第二部分和第三部分的能级会维持初始状态。因此，写入晶体管可以维持在关断状态下。
图5和图6A至图6E中示出的半导体存储器件的编程操作和读取操作可以分别与参照图1所述的半导体存储器件的编程操作和读取操作相同。
在图5和图6A至图6E的半导体存储器件的待命模式下，第一字线WL1和第二字线WL2可以浮置。作为替代，可以在待命模式下对第一字线WL1施加预定的保持电压。在该情况下，主体部WB的第一部分的能级可以下降到低于图7C所示的初始状态，从而可以更稳定地存储电荷。
而且，如上所述，第三栅极电极113的第三功函数可以与第一栅极电极111的第一功函数相同。作为替代，第三栅极电极113的第三功函数可以与第二栅极电极112的第二功函数大体上相同。将参照图7D来更详细地描述这一情况。
图7D是用于说明图6A至图6E的半导体存储器件的修改示例的能带图。参照图7D，第三栅极电极113的第三功函数可以与第二栅极电极112的第二功函数大体上相同。因此，第三栅极电极113下方的主体部WB的第三部分的被激发能级可以与第二栅极电极112下方的主体部WB的第二部分的被激发能级大体上相同。结果，当对第一字线WL1施加导通电压并对第二字线WL2施加关断电压（或者第二字线WL2浮置）时，可以改善写入晶体管的关断特性。
图6A至图6E所示的写入晶体管可以是平面型晶体管。作为替代，写入晶体管可以是垂直型晶体管。下面将参照附图来详细描述这一情况。
图8A示出图5的半导体存储器件的另一示例的平面图。图8B示出沿图8A的线IV-IV’截取的截面图。
参照图8A和图8B，可以在衬底200中布置写入位线WBLa。衬底200可以是半导体衬底（例如硅衬底）。写入位线WBLa可以是掺杂了掺杂剂的区域。可以在衬底200上布置第一字线WL1a。第一字线WL1a可以在一个方向上延伸。可以在第一字线WL1a下方并在衬底200上布置第二字线WL2a。第二字线WL2a可以与第一字线WL1a交叉。第二字线WL2a可以布置在写入位线WBLa上。写入位线WBLa可以与第一字线WL1a交叉。写入位线WBLa可以平行于第二字线WL2a。
第二字线WL2a可以包括顺序地堆叠在衬底200上的下栅极电极205和上栅极电极210。上栅极电极210可以与下栅极电极205接触。可以由具有参照图6A至图6E描述的第一功函数的导电材料来形成第一字线WL1a，可以由具有参照图6A至图6E描述的第二功函数的导电材料来形成第二字线WL2a的上栅极电极210。可以由具有参照图6A至图6E描述的第三功函数的导电材料来形成第二字线WL2a的下栅极电极205。作为替代，可以由具有参照图7D描述的第三功函数的导电材料来形成下栅极电极205。
可以在第二字线WL2a与衬底200之间布置第一绝缘层203。第一绝缘层203可以延伸以覆盖第二字线WL2a周围的衬底200。可以在第一字线WL1a与第二字线WL2a之间布置第二绝缘层215。第二绝缘层215可以覆盖第二字线WL2a周围的衬底200和第一绝缘层203。可以在第一字线WL1a上布置第三绝缘层220。第三绝缘层220可以布置在第一字线WL1a的顶表面上，并且具有与第一字线WL1a的各侧壁对准的各侧壁。第一至第三绝缘层203、215和220的每一个都可以包括氧化物、氮化物和/或氧氮化物。
可以在垂直孔225中布置垂直有源部分235，该垂直孔225在第一字线WL1a与第二字线WL2a的交叉区域中连续地穿透第三绝缘层220、第一字线WL1a、第二绝缘层215、第二字线WL2a和第一绝缘层203。换句话说，第一字线WL1a和第二字线WL2a可以围绕垂直有源部分235的侧壁。垂直有源部分235可以由半导体材料（例如硅）形成。垂直有源部分235可以处于本征状态下。作为替代，垂直有源部分235可以轻微地、均匀地掺杂第一导电类型的掺杂剂。例如，垂直有源部分235可以具有浓度约为1×1015cm3或更低的第一导电类型掺杂剂。
垂直有源部分235可以连接到写入位线WBLa。写入位线WBLa可以掺杂第二导电类型的掺杂剂。可以在垂直有源部分235与垂直孔225的内侧壁之间布置第一栅极电介质层230。因此，垂直有源部分235与第二字线WL2a绝缘。此外，绝缘层215使垂直有源部分235与第一字线WL1a绝缘，而且将第一字线WL1a与第二字线WL2a绝缘。第一栅极电介质层230可以包括氧化物、氮化物、氧氮化物和/或高k电介质材料。
可以在垂直有源部分235上布置水平有源部分245。在一些实施例中，水平有源部分245可以具有平行于第一字线WL1a延伸的矩形形状。如图8A所示，垂直有源部分235的顶表面可以具有比水平有源部分245的短轴大的宽度。因此，垂直有源部分235的顶表面可以布置在水平有源部分245下方并且与水平有源部分245交叉。水平有源部分245可以由半导体材料（例如硅）形成。在一些实施例中，水平有源部分245可以处于多晶状态。可以在水平有源部分245中形成第一读取掺杂区RD1a和第二读取掺杂区RD2a。第一读取掺杂区RD1a和第二读取掺杂区RD2a可以彼此横向地间隔开。因此，在第一读取掺杂区RD1a与第二读取掺杂区RD2a之间的水平有源部分245中定义了读取沟道区RCHa。读取沟道区RCHa可以掺杂第一导电类型的掺杂剂，并且第一读取掺杂区RD1a和第二读取掺杂区RD2a可以掺杂第二导电类型的掺杂剂。读取沟道区RCHa可以布置在垂直有源部分235上。在水平有源部分245与垂直有源部分235的顶表面之间可以布置第二栅极电介质层240。第二栅极电介质层240可以包括氧化物、氮化物、氧氮化物和/或高k电介质材料。
在包括水平有源部分245的衬底200上可以布置第四绝缘层250。第四绝缘层250可以包括氧化物、氮化物和/或氧氮化物。在第四绝缘层250上可以布置读取位线RBLa。读取位线RBLa可以通过穿透了第四绝缘层250的读取位线接触插塞RBLCa电连接到第一读取掺杂区RD1a。读取位线RBLa可以与第一字线WL1a交叉。在第四绝缘层250上可以布置源极互连SIa。源极互连SIa可以通过穿透了第四绝缘层250的源极接触插塞SCa电连接到第二读取掺杂区RD2a。
参照图5、图8A和图8B，被第一字线WL1a和第二字线WL2a围绕的垂直有源部分235可以对应于垂直主体部。垂直主体部可以包括被第一字线WL1a围绕的第一部分、被第二字线WL2a的上栅极电极210围绕的第二部分、和被第二字线WL2a的下栅极电极205围绕的第三部分。垂直主体部的第一、第二和第三部分具有彼此相同的掺杂状态。第一字线WL1a中围绕垂直主体部的第一部分的部分可以对应于图5中的读取晶体管WTr的第一写入栅极WG1和控制栅极RCG。上栅极电极210中围绕垂直主体部的第二部分的部分可以对应于图5中的第二写入栅极WG2。下栅极电极205中围绕垂直主体部的第三部分的部分可以对应于图5中的第三写入栅极WG3。换句话说，第一字线WL1a的所述部分可以对应于图6A至图6E的第一栅极电极111，第二字线WL2a的上栅极电极210的所述部分可以对应于图6A至图6E的第二栅极电极112，而第二字线WL2a的下栅极电极205的所述部分可以对应于图6A至图6E的第三栅极电极113。
具有第一功函数的第一字线WL1a、具有第二功函数的第二字线WL2a的上栅极电极210、和具有第三功函数的第二字线WL2a的下栅极电极205可以分别激发垂直主体部的第一、第二和第三部分的能带。由于第一字线WL1a具有第一功函数并且上栅极电极210具有第二功函数，在垂直主体部的第一部分中产生了势阱，而在垂直主体部的第二部分中产生了势垒。因此，在垂直主体部的第一部分中产生存储节点。该存储节点可以对应于图5的写入晶体管WTr的第一源极/漏极端子。另外，该存储节点还可以对应于图5的读取晶体管RTr的存储节点栅极MNG。
如第一实施例中所述，第三功函数可以与第一功函数相同。在该情况下，垂直主体部的第三部分的被激发能级可以与垂直主体部的第一部分的被激发能级大体上相同。作为替代，第三功函数可以与第二功函数相同。在该情况下，垂直主体部的第三部分的被激发能级可以与垂直主体部的第二部分的被激发能级大体上相同。垂直主体部的第三部分可以对应于图5的写入晶体管WTr的第二源极/漏极端子。
第一读取掺杂区RD1a和第二读取掺杂区RD2a可以分别对应于图5的读取晶体管RTr的第一源极/漏极端子和第二源极/漏极端子。
写入晶体管WTr可以包括第一字线WL1a中围绕垂直主体部的第一部分的部分、上栅极电极210中围绕垂直主体部的第二部分的部分和下栅极电极205中围绕垂直主体部的第三部分的部分、以及垂直有源部分235。读取晶体管RTr可以包括垂直主体部的存储节点、第一读取掺杂区RD1a、第二读取掺杂区RD2a和读取沟道区RCHa。
根据上文所述的半导体存储器件，存储节点不具有PN结。因此，可以防止如第一实施例中所述的由PN结引起的问题。结果，该半导体存储器件具有优良的可靠性。另外，由于垂直有源部分235穿透第一字线WL1a与第二字线WL2a的交叉区域，因此写入晶体管WTr可以实现为垂直型晶体管。此外，在垂直有源部分235上堆叠用于读取晶体管RTr的水平有源部分245。因此，可以减小单位单元的包括写入晶体管WTr和读取晶体管RTr的平面面积。结果，可以实现高度集成的半导体存储器件。
根据参照图8A和图8B描述的半导体存储器件，读取晶体管可以布置在写入晶体管上。作为替代，写入晶体管可以布置在读取晶体管上。将根据附图来描述该情况。
图9A示出图5的半导体存储器件的又一示例的平面图。图9B示出沿图9A的线V-V’截取的截面图。
参照图9A和图9B，可以在衬底200中布置器件隔离图案202以定义水平有源部分ACT。水平有源部分ACT可以是衬底200中被器件隔离图案202围绕的部分。如图9A所示，水平有源部分ACT可以包括一对在一个方向上彼此平行地延伸的线性部分ACTa、ACTb以及在平面图中布置在这对线性部分之间的连接部分ACTc。连接部分ACTc连接到这对线性部分ACTa、ACTb。换言之，水平有源部分ACT在平面图中可以具有H形状。可以在线性部分ACTa和ACTb中分别布置源极互连SIb和读取位线RBLb。源极互连SIb和读取位线RBLb可以在所述一个方向上彼此平行地延伸。源极互连SIb与读取位线RBLb彼此横向地间隔开。因此，在源极互连SIb与读取位线RBLb之间的水平有源部分ACT中可以定义读取沟道区RCHb。这里，读取沟道区RCHb可以定义在水平有源部分ACT的连接部分ACTc中。读取沟道区RCHb掺杂第一导电类型的掺杂剂，并且源极互连SIb和读取位线RBLb掺杂第二导电类型的掺杂剂。
在衬底200上可以布置第一字线WL1a’。在第一字线WL1a’与衬底200之间可以布置第一绝缘层203。第一字线WL1a’可以与源极互连SIb和读取位线RBLb交叉，并且可以覆盖读取沟道区RCHb。由与图8A和图8B的第一字线WL1a相同的材料来形成第一字线WL1a’。换句话说，第一字线WL1a’具有第一功函数。
在第一字线WL1a’与衬底200上可以布置第二绝缘层215a。在第二绝缘层215a上可以布置第二字线WL2a’。第二字线WL2a’可以与第一字线WL1a’交叉。在一些实施例中，第二字线WL2a’可以平行于源极互连SIb和读取位线RBLb。第一字线WL1a’与第二字线WL2a’的交叉区域可以布置在读取沟道区RCHb上。第二字线WL2a’可以包括顺序地堆叠的下栅极电极210’和上栅极电极205’。下栅极电极210’和上栅极电极205’可以彼此接触。由与图8A和图8B的上栅极电极210相同的材料来形成第二字线WL2a’的下栅极电极210’，并且由与图8A和图8B的下栅极电极205相同的材料来形成第二字线WL2a’的上栅极电极205’。换句话说，下栅极电极210’具有第二功函数，并且上栅极电极205’具有第三功函数。
在第二字线WL2a’和第二绝缘层215a上可以布置第三绝缘层220a。垂直孔225可以连续地穿透第三绝缘层220a、第二字线WL2a’、第二绝缘层215a、第一字线WL1a’和第一绝缘层203。垂直孔225可以布置在读取沟道区RCHb上。垂直有源部分235可以布置在垂直孔225中。垂直有源部分235可以跨在读取沟道区RCHb上方。垂直有源部分235的顶表面可以高于第二字线WL2a’的顶表面。在垂直有源部分235与垂直孔225的内侧壁之间可以布置栅极电介质层230a。另外，栅极电介质层230a可以延伸到处在垂直有源部分235与读取沟道区RCHb之间。
垂直有源部分235可以处于本征状态。作为替代，垂直有源部分235可以轻微掺杂第一导电类型的掺杂剂。例如，垂直有源部分235可以具有约1×1015cm3或更少的第一导电类型掺杂剂浓度。在垂直有源部分235的上部中可以形成写入掺杂区260。写入掺杂区260可以掺杂第二导电类型的掺杂剂。写入掺杂区260的底表面可以布置在与第二字线WL2a’的顶表面大体上相同的高度或者比第二字线WL2a’的顶表面高的高度。
在垂直有源部分235和第三绝缘层220a上可以布置第四绝缘层265。在第四绝缘层265上可以布置写入位线WBLb。写入位线WBLb可以与第一字线WL1a’交叉。写入位线WBLb可以平行于第二字线WL2a’、源极互连SIb和读取位线RBLb。写入位线WBLb可以通过穿透第四绝缘层265的写入位线接触插塞WBLCb电连接到写入掺杂区260。
垂直有源部分235包括被第一字线WL1a’和第二字线WL2a’围绕的垂直主体部。该垂直主体部可以是垂直有源部分235中布置在写入掺杂区260下方的部分。该垂直主体部包括被第一字线WL1a’围绕的第一部分、被第二字线WL2a’的下栅极电极210’围绕的第二部分、和被第二字线WL2a’的上栅极电极205’围绕的第三部分。在本示例中的垂直主体部的第一、第二和第三部分可以顺序地堆叠。如上所述，第一字线WL1a’的第一功函数和下栅极电极210’的第二功函数激发了垂直主体部的第一部分和第二部分的能带，使得在垂直主体部的第一部分中产生了存储节点。该存储节点与读取沟道区RCHb相邻，并且在存储节点与读取沟道区RCHb之间布置栅极电极230a。
第一字线WL1a’中围绕垂直主体部的第一部分的部分可以对应于图5中的写入晶体管WTr的第一写入栅极WG1和读取晶体管RTr的控制栅极RCG。下栅极电极210’中围绕垂直主体部的第二部分的部分可以对应于图5中的第二写入栅极WG2。上栅极电极205’中围绕垂直主体部的第三部分的部分可以对应于图5中的第三写入栅极WG3。
而且，如图5所示，当第一写入栅极WG1连接到第一字线WL1并且第二写入栅极WG2连接到第二字线WL2时，可以省略第三写入栅极WG3。在该情况下，写入晶体管WTr的沟道区的第一端可以连接到写入晶体管WTr的第一源极/漏极端子，并且写入晶体管WTr的沟道区的第二端可以连接到写入位线WBL。在该情况下，写入晶体管WTr的沟道区的第二端可以经由图6C所示的写入掺杂区WD连接到写入位线WBL。
接下来，将参照附图描述根据本实施例的半导体存储器件的修改示例。
图10示出根据本发明思想的其他实施例的半导体存储器件的一个修改示例的等效电路图。
参照图10，根据本修改示例，写入晶体管WTr的第一写入栅极WG1和第二写入栅极WG2可以连接到第一字线WL1，并且写入晶体管WTr的第三写入栅极WG3可以连接到与第一字线WL1交叉的第二字线WL2。写入晶体管WTr的第一写入栅极WG1、第二写入栅极WG2和第三写入栅极WG3分别具有参照图5和图6A至图6E描述的第一功函数、第二功函数和第三功函数。在本修改示例中，可以在分别对连接到所选单位单元的第一字线WL1和第二字线WL2施加导通电压时，导通所选单位单元的写入晶体管WTr。将参照附图更详细地描述根据本修改示例的半导体存储器件。
图11A示出图10的半导体存储器件的一个示例的截面图。
参照图11A，第一字线接触插塞WC1a的底表面可以连接到第一栅极电极111和第二栅极电极112。第一字线WL1可以通过第一字线接触插塞WC1a电连接到第一栅极电极111和第二栅极电极112。第二字线接触插塞WC2a可以连接到第三栅极电极113。第二字线WL2可以通过第二字线接触插塞WC2a电连接到第三栅极电极113。根据本示例的半导体存储器件的其他元件可以与图6A至图6E的对应元件相同。
图11A的第一有源部分105a的能带图可以与图7A或图7D的平衡状态下的能带图相同。当分别对第一字线WL1和第二字线WL2施加导通电压时，图11A的第一有源部分105a的能带图可以与图7B的能带图相同。当对第一字线WL1施加导通电压并且第二字线WL2关断时，图11A的第一有源部分105a的能带图在图11B中示出。
图11B是图11A的第一有源部分在第一字线导通且第二字线关断的状态下的能带图。
参照图11A和图11B，通过施加到第一字线WL1的导通电压，可以降低主体部WB的第一部分和第二部分的能级。作为替代，由于第二字线WL2是关断的，因此主体部中处于第三栅极电极113下方的第三部分的能级的至少一部分可以维持初始状态。因此，写入晶体管会被关断。如果第三栅极电极113的第三功函数与第二栅极电极112的第二功函数相同，则可以采用图7B所示的主体部WB的第三部分的能级来代替图11B中所示的主体部WB的第三部分的能级。
图12是示出图10的半导体存储器件的另一示例的截面图。
参照图12，第一字线WL1b可以包括顺序地堆叠的下栅极电极210a和上栅极电极280。上栅极电极280可以与下栅极电极210a接触。可以在第一字线WL1b下方布置第二字线WL2b。可以在第二字线WL2b与衬底200之间布置第一绝缘层203，并且可以在第一字线WL1b与第二字线WL2b之间布置第二绝缘层215。可以由与图8A和图8B的第一字线WL1a相同的材料来形成第一字线WL1b的上栅极电极280，并且可以由与图8A和图8B的第二字线WL2a的上栅极电极210相同的材料来形成第一字线WL1b的下栅极电极210a。可以由与图8A和图8B的第二字线WL2a的下栅极电极205相同的材料来形成第二字线WL2b。换句话说，上栅极电极280可以具有第一功函数，下栅极电极210a可以具有第二功函数，并且第二字线WL2b可以具有第三功函数。
可以在垂直孔225中布置垂直有源部分235，该垂直孔225连续地穿透第三绝缘层220、第一字线WL1b、第二绝缘层215、第二字线WL2b和第一绝缘层203。根据本示例的半导体存储器件的其他元件可以与图8A和图8B的对应元件相同。
图13示出图10的半导体存储器件的又一示例的截面图。参照图13，第一字线WL1b’可以包括下栅极电极280’和上栅极电极210a’。上栅极电极210a’可以与下栅极电极280’接触。第二字线WL2b’可以跨在第一字线WL1b’上方。可以在第一字线WL1b’与第二字线WL2b’之间布置第二绝缘层215a。
可以由与图9A和图9B的第一字线WL1a’相同的材料来形成第一字线WL1b’的下栅极电极280’。可以由与图9A和图9B的第二字线WL2a’的下栅极电极210’相同的材料来形成第一字线WL1b’的上栅极电极210a’。可以由与图9A和图9B的第二字线WL2a’的上栅极电极205相同的材料来形成第二字线WL2b’。换句话说，下栅极电极280’可以具有第一功函数，上栅极电极210a’可以具有第二功函数，并且第二字线WL2b’可以具有第三功函数。
可以在垂直孔225中布置垂直有源部分235，该垂直孔225连续地穿透第三绝缘层220a、第二字线WL2b’、第二绝缘层215a、第一字线WL1b’和第一绝缘层203。根据本示例的半导体存储器件的其他元件可以与图9A和图9B的对应元件相同。
图14示出根据本发明思想的其他实施例的半导体存储器件的另一修改示例的等效电路图。
参照图14，读取晶体管RTr的控制栅极RCG可以连接到第三字线WL3。可以独立于第一字线WL1和第二字线WL2来控制第三字线WL3。第三字线WL3可以平行于第一字线WL1。第三字线WL3可以与第二字线WL2交叉。在该情况下，在读取操作中可以使用与所选单位单元连接的第三字线WL3和读取位线RBL来读取该所选单位单元。在一些实施例中，图10的半导体存储器件的技术特征可以应用于图14的半导体存储器件。
图15示出根据本发明思想的其他实施例的半导体存储器件的又一修改示例的等效电路图。
参照图15，如上所述，写入晶体管WTr包括第一至第三写入栅极WG1、WG2和WG3以及不具有PN结的第一源极/漏极端子（即存储节点）。在本修改示例中，连接到第一写入栅极WG1的第一字线WL1可以平行于连接到第二写入栅极WG2和第三写入栅极WG3的第二字线WL2p。可以独立于第一字线WL1来控制第二字线WL2p。
在编程操作中，可以使用第一字线WL1和第二字线WL2p以及与第一字线WL1和第二字线WL2p交叉的写入位线WBL来选择单位单元UC的写入晶体管WTr。在读取操作中，可以使用第一字线WL1和读取位线RBL来选择一个单位单元UC。在读取操作中，没有选择第二字线WL2p，以使得所选单位单元UC的写入晶体管WTr被关断。因此，可以提高单位单元的数据保持性能。
在本实施例中，可以在不抵触的情况下以各种形式结合上述的各技术特征。
图16A和图17A是沿图6A的线I-I’截取的用以说明制造图6A至图6E所示的半导体存储器件的方法中的各阶段的截面图。图16B和图17B是沿图6A的线II-II’截取的用以说明制造图6A至图6E所示的半导体存储器件的方法中的各阶段的截面图。
参照图16A和图16B，可以在衬底103上形成第一有源部分105a和第二有源部分105b。衬底103可以是包括半导体衬底100和布置于该半导体衬底100上的埋置氧化层102的SOI衬底。可以通过将在SOI衬底的埋置氧化层102上的半导体层图案化来形成第一有源部分105a和第二有源部分105b。作为替代，可以在块状半导体衬底上形成器件隔离图案来定义第一有源部分105a和第二有源部分105b。
第一有源部分105a可以处于本征状态。作为替代，第一有源部分105a可以轻微掺杂第一导电类型的掺杂剂。第二有源部分105b可以掺杂第一导电类型的掺杂剂。
可以将第一至第三栅极电极111、112和113形成为跨在第一有源部分105a上方。详细地说，可以在具有第一有源部分105a和第二有源部分105b的衬底103上形成第一电介质层。第一电介质层可以填充第一有源部分105a和第二有源部分105b之间的间隔。可以在第一电介质层上形成第一栅极导电层。可以连续地将该第一栅极导电层和该第一电介质层图案化以形成顺序地堆叠的第一栅极电介质层107a和第二栅极电极112。可以由具有参照图6A至图6E描述的第二功函数的导电材料来形成第一栅极导电层。因此，第二栅极电极112可以具有第二功函数。第一有源部分105a与第二有源部分105b之间的第一电介质层可以对应于读取栅极电介质层107r。在将第一栅极导电层图案化后，可以在第一有源部分105a的侧壁和第二有源部分105b的侧壁上保留余留电介质层107b。余留电介质层107b可以是第一电介质层的一部分。
接下来，可以在衬底103上保形地形成第二电介质层，并随后可以在第二电介质层上形成第二栅极导电层。可以对第二栅极导电层执行回蚀工艺，以在第二栅极电极112的两个侧壁上分别形成第一栅极电极111和第三栅极电极113。接下来，可以蚀刻第二电介质层以暴露第二栅极电极112的顶表面。此时，可以在第一有源部分105a与第一栅极电极111和第三栅极电极113的每一个之间形成第二栅极电介质层109。还可以在第二栅极电极112与第一栅极电极111和第三栅极电极113的每一个之间形成第二栅极电介质层109。可以由具有参照图6A至图6E描述的第一功函数的导电材料来形成第二栅极导电层。因此，第一栅极电极111可以具有第一功函数。另外，第三栅极电极113的功函数可以与第一功函数相同。
作为替代，在形成了第一至第三栅极电极111、112和113之后，可以将P型和/或N型掺杂剂选择性地注入第一至第三栅极电极111、112和113中，以控制第一至第三栅极电极111、112和113的功函数。在该情况下，可以实现具有参照图7D描述的第三功函数的第三栅极电极113。
在对第二栅极导电层执行回蚀工艺之后，可以进一步执行用于栅极电极111、112和113的平面形状的图案化工艺。
接下来，可以在衬底103上形成离子注入掩膜图案IMK。离子注入掩膜图案IMK可以跨在第二有源部分105b上方。另外，离子注入掩膜图案IMK可以覆盖布置在第一有源部分105a上方的第一至第三栅极电极111、112和113。
参照图17A和图17B，通过使用离子注入掩膜图案IMK可以将第二导电类型的掺杂剂离子注入到第一有源部分105a和第二有源部分105b中。因此，如图17A所示，可以在第三栅极电极113一侧的第一有源部分105a中形成写入掺杂区WD。另外，如图17B所示，可以在离子注入掩膜图案IMK的两侧处的第二有源部分105b中分别形成第一读取掺杂区RD1和第二读取掺杂区RD2。可以在离子注入掩膜图案IMK下方的第二有源部分105b中定义读取沟道区RCH。
在形成掺杂区WD、RD1和RD2之后，可以去除离子注入掩膜图案IMK。接下来，可以在衬底103的整个表面上形成第一层间绝缘层115。可以将第一层间绝缘层115的顶表面平坦化。接下来，可以形成图6A至图6E的线WBL、WL1、WL2和RBL、源极互连SI、接触插塞WBLC、WC1、WC2、SC和RBLC以及层间绝缘层120和125，以实现图6A至图6E所示的半导体存储器件。
图18A至图18E是沿图8A的线IV-IV’截取的用以说明制造图8A和图8B所示的半导体存储器件的方法中的各阶段的截面图。
参照图18A，衬底200可以掺杂第一导电类型的掺杂剂。可以将第二导电类型的掺杂剂注入衬底200中以形成写入位线WBLa。可以在衬底200上形成第一绝缘层203。可以在第一绝缘层203上形成参照图8A和图8B描述的第二字线WL2a。可以将第二字线WL2a布置在写入位线WBLa上方。可以在具有第二字线WL2a的衬底200上形成第二绝缘层215。可以将第二绝缘层215的顶表面平坦化。
参照图18B，可以在第二绝缘层215上形成图8A和图8B的第一字线WL1a。第一字线WL1a可以跨在第二字线WL2a上方。可以在具有第一字线WL1a的衬底200上形成第三绝缘层220。
参照图18C，可以连续地将第三绝缘层220、第一字线WL1a、第二绝缘层215、第二字线WL2a和第一绝缘层203图案化，以形成暴露写入位线WBLa的垂直孔225。可以在具有垂直孔225的衬底200上保形地形成第一栅极电介质层230，并随后可以对第一栅极电介质层230执行回蚀工艺。因此，可以去除垂直孔225的底表面上的第一栅极电介质层230，以暴露垂直孔225下方的写入位线WBLa。此时，保留了垂直孔225的内侧壁上的第一栅极电介质层230。
接下来，可以在垂直孔225中形成垂直有源部分235。可以使用暴露的写入位线WBLa作为种子通过外延生长工艺来形成垂直有源部分235。作为替代，可以沉积半导体层以填充垂直孔225，并随后可以将沉积的半导体层平坦化以形成垂直有源部分235。垂直有源部分235可以处于本征状态或者可以轻微掺杂第一导电类型的掺杂剂。
接下来，可以在衬底200上形成第二栅极电介质层240。第二栅极电介质层240可以覆盖垂直有源部分235的顶表面。可以在第二栅极电介质层240上形成水平有源部分245。水平有源部分245可以掺杂第一导电类型的掺杂剂。
参照图18D，可以形成冗余（dummy）图案DP来跨在水平有源部分245上方。冗余图案DP可以布置在垂直有源部分235上方。可以使用冗余图案DP作为离子注入掩膜来将第二导电类型的掺杂剂离子注入到水平有源部分245中。因此，可以在冗余图案DP的两侧处的水平有源部分245中分别形成第一读取掺杂区RD1a和第二读取掺杂区RD2a。另外，可以在冗余图案DP下方的水平有源部分245中定义读取沟道区RCHa。
参照图18E，可以去除冗余图案DP。接下来，可以在衬底200的整个表面上形成第四绝缘层250。接着，可以形成图8A和图8B的接触插塞SCa和RBLa、源极互连SIa、和读取位线RBLa，以实现图8A和图8B中所示的半导体存储器件。
图19A至图19C是沿图9A的线V-V’截取的用以说明制造图9A和图9B所示的半导体存储器件的方法中的各阶段的截面图。
参照图19A，可以在衬底200上形成器件隔离图案202以定义图9A和图9B中所示的水平有源部分ACT。水平有源部分ACT可以掺杂第一导电类型的掺杂剂。可以形成冗余图案DPa来跨在水平有源部分ACT的连接部分上方。可以使用冗余图案DPa作为离子注入掩膜来将第二导电类型的掺杂剂离子注入到水平有源部分ACT中，以形成图9A和图9B的源极互连SIb和读取位线RBLb。此时，可以在冗余图案DPa下方的水平有源部分ACT中定义读取沟道区RCHb。
参照图19B，可以去除冗余图案DPa。接下来，可以在衬底200的整个表面上形成第一绝缘层203。可以在第一绝缘层203上形成图9A和图9B的第一字线WL1a’。第一字线WL1a’可以跨在源极互连SIb和读取位线RBLb上方并且布置在读取沟道区RCHb上方。
可以在衬底200上形成第二绝缘层215a，并随后可以在第二绝缘层215a上形成图9A和图9B的第二字线WL2a’。第二字线WL2a’可以跨在第一字线WL1a’上方。第一字线WL1a’和第二字线WL2a’的交叉区域可以布置在读取沟道区RCHb上方。接下来，可以在衬底200上形成第三绝缘层220a。
参照图19C，可以连续地将第三绝缘层220a、第二字线WL2a’、第二绝缘层215a、第一字线WL1a’、和第一绝缘层203图案化，以形成暴露读取沟道区RCHb的垂直孔225。可以在具有垂直孔225的衬底200上保形地形成栅极电介质层230a。栅极电介质层230a在垂直孔225的底表面和内侧壁上可以具有大体上均匀的厚度。可以在栅极电介质层230a上形成填充垂直孔225的半导体层。可以将该半导体层和栅极电介质层230a平坦化以在垂直孔225中形成垂直有源部分235。可以将第二导电类型的掺杂剂提供到垂直有源部分235的上部中，从而形成写入掺杂区260。
接下来，可以形成图9A和图9B的第四绝缘层265、接触插塞WBLCb、和写入位线WBLb，以实现图9A和图9B中所示的半导体存储器件。
而且，可以通过修改参照图16A、图16B、图17A和图17B描述的制造方法、参照图18A至图18E描述的制造方法、以及参照图19A至图19C描述的制造方法来制造图11A、图12和图13所示的半导体存储器件。
[第三实施例]
根据本实施例，可以顺序地堆叠多个单位单元。因此，可以实现更高集成度的半导体存储器件。将参照下面的附图来描述这一情况。
图20是示出根据本发明思想的另一些实施例的半导体存储器件的等效电路图。
参照图20，根据本实施例的半导体存储器件可以包括顺序地堆叠的多个单位单元UC。每个单位单元UC可以包括写入晶体管WTr和读取晶体管RTr。写入晶体管WTr可以是平面型晶体管。写入晶体管WTr可以包括第一写入栅极WG1、第二写入栅极WG2、和第三写入栅极WG3。写入晶体管WTr的第一至第三写入栅极WG1、WG2和WG3可以分别控制写入晶体管WTr的第一源极/漏极端子、沟道区和第二源极/漏极端子。第一至第三写入栅极WG1、WG2和WG3可以分别具有在第二实施例中描述的第一功函数、第二功函数和第三功函数。如上文在第二实施例中所述，写入晶体管WTr的第一源极/漏极端子、沟道区和第二源极/漏极端子可以具有相同的掺杂状态（例如本征状态或轻微掺杂第一导电类型的掺杂剂的状态）。因此，由第一写入栅极WG1控制的第一源极/漏极端子不具有PN结。在由第一写入栅极WG1控制的第一源极/漏极端子中可以产生对应于势阱的存储节点。
读取晶体管RTr可以是包括垂直沟道区的垂直型晶体管。读取晶体管RTr的存储节点栅极MNG可以连接到写入晶体管WTr的第一源极/漏极端子。第一写入栅极WG1还可以执行读取晶体管RTr的控制栅极的功能。
第一写入栅极WG1可以连接到在一个水平方向上延伸的第一字线WL1。第二写入栅极WG2和第三写入栅极WG3可以连接到平行于第一字线WL1的第二字线WL2。可以彼此独立地控制第一字线WL1和第二字线WL2。写入晶体管WTr的第二源极/漏极端子可以连接到写入位线WBL。在一些实施例中，写入位线WBL可以在与第一字线WL1和第二字线WL2的纵向交叉的方向上延伸。
堆叠的单位单元UC的读取晶体管RTr可以彼此串联地连接。这里，堆叠的单位单元UC的最下面的单位单元的读取晶体管RTr的一个端子可以连接到被供应基准电压（例如地电压）的共源极区。堆叠的单位单元UC的最上面的单位单元的读取晶体管RTr的一个端子可以连接到读取位线RBL。读取位线RBL可以与第一字线WL1和第二字线WL2交叉。
可以彼此独立地控制各自连接到堆叠的单位单元UC的各写入位线WBL。另一方面，堆叠的单位单元UC可以共享读取位线RBL。
堆叠的单位单元UC被定义为单元堆叠。如图20所示，一对单元堆叠可以共享一个读取位线RBL。这对单元堆叠可以横向地排列。这对单元堆叠可以关于在这对单元堆叠之间垂直地延伸的垂直虚拟线而彼此对称。
在图20所示的半导体存储器件的编程操作期间，可以将导通电压分别施加到与所选单位单元连接的第一字线WL1和第二字线WL2，并且可以将编程电压（或编程电流）施加到与所选单位单元连接的写入位线WBL。因此，可以在所选单位单元的存储节点栅极MNG中存储电荷。
在读取操作期间，可以将感测用电压施加到与所选单位单元连接的第一字线WL1。存储了电荷的单位单元UC的读取晶体管RTr具有第一阈值电压，而没有存储电荷的单位单元UC的读取晶体管RTr具有第二阈值电压。感测用电压可以具有处于第一阈值电压与第二阈值电压之间的值。在读取操作期间，可以对包括所选单位单元的单元堆叠中的各未选单位单元的第一字线WL1分别施加通过电压（passvoltage）。通过电压可以导通所有存储了电荷的读取晶体管RTr和未存储电荷的读取晶体管RTr。因此，单元堆叠中的未选单位单元的所有读取晶体管RTr均可以导通，使得所选单位单元的读取晶体管RTr可以连接到读取位线RBL。结果，可以通过读取位线RBL输出所选单位单元的逻辑数据。
而且，在其他实施例中，第一写入栅极WG1和第二写入栅极WG2可以连接到第一字线WL1，并且第三写入栅极WG3可以连接到第二字线WL2。
图21A是示出根据本发明思想的又一些实施例的半导体存储器件的平面图。图21B是沿图21A的线VI-VI’截取的截面图。图21C是沿图21A的线VII-VII’截取的截面图。
参照图21A至图21C，可以在衬底300中布置共源极区SR。衬底300可以是半导体衬底（例如硅衬底）。衬底300可以掺杂第一导电类型的掺杂剂，并且共源极区SR可以掺杂第二导电类型的掺杂剂。
可以在衬底300上顺序地堆叠多个写入晶体管。每个写入晶体管可以包括水平有源部分305a以及与水平有源部分305a交叉的彼此平行的第一栅极电极311、第二栅极电极312和第三栅极电极313。可以通过栅极电介质层307和309将第一至第三栅极电极311、312和313与水平有源部分305a绝缘。第一栅极电介质层307可以布置在第二栅极电极312和水平有源部分305a之间，并且第二栅极电介质层309可以布置在水平有源部分305a与第一栅极电极311和第三栅极电极313中每一个之间。第二栅极电介质层309可以延伸以布置在第二栅极电极312与第一栅极电极311和第三栅极电极313中每一个之间。
水平有源部分305a由半导体材料形成。将第一至第三栅极电极311、312和313下方的水平有源部分305a定义为主体部WB。如上文在第二实施例中所述，主体部WB包括分别受到第一栅极电极311、第二栅极电极312和第三栅极电极313控制的第一、第二和第三部分。主体部WB的第一至第三部分具有相同的掺杂状态（例如本征状态或轻微掺杂第一导电类型的掺杂剂的状态）。可以由与参照图6A至图6E描述的第一至第三栅极电极111、112和113的相同材料来分别形成第一至第三栅极电极311、312和313。换句话说，第一栅极电极311、第二栅极电极312和第三栅极电极313分别具有在第二实施例中描述的第一功函数、第二功函数和第三功函数。因此，在第一栅极电极311下方的主体部WB的第一部分中产生了存储节点。
可以在处于第三栅极电极313一侧处的水平有源部分305a中布置写入掺杂区WD。写入掺杂区WD可以掺杂第二导电类型的掺杂剂。
堆叠的写入晶体管的水平有源部分305a可以具有分别与各第一栅极电极311相邻的第一侧壁。堆叠的写入晶体管的各第一侧壁可以彼此对准。每个水平有源部分305a的第一侧壁可以是主体部WB的第一部分的侧壁。每个水平有源部分305a可以具有与第一侧壁相对的第二侧壁。水平有源部分305a的第二侧壁可以是写入掺杂区WD的侧壁。
可以在堆叠的写入晶体管的水平有源部分305a的第一侧壁旁布置垂直有源部分330。可以在垂直有源部分330与堆叠的水平有源部分305a的第一侧壁之间布置读取栅极电介质层325。垂直有源部分330可以连接到共源极区SR。垂直有源部分330由半导体材料形成。垂直有源部分330可以处于本征状态或者掺杂第一导电类型的掺杂剂。
可以在垂直有源部分330的上部中布置共漏极区335。共漏极区335可以掺杂第二导电类型的掺杂剂。共漏极区335的底表面可以位于与堆叠的水平有源部分305a的最上面的有源部分的顶表面相同的高度或更高，即，远离衬底300。
堆叠的写入晶体管被定义为写入晶体管堆叠。如图21A和图21B所示，可以将一对写入晶体管堆叠分别布置在垂直有源部分330的两侧。这对写入晶体管堆叠可以关于垂直有源部分330大体上彼此对称。
如图21B所示，堆叠的写入晶体管的写入掺杂区WD可以构成阶梯状结构。同样地，堆叠的写入晶体管的各第二栅极电极312的第一端也可以构成如图21A和图21C所示的阶梯状结构。另外，堆叠的写入晶体管的各第二栅极电极312的第二端也可以构成阶梯状结构。同样地，堆叠的写入晶体管的各第一栅极电极311的一端也可以构成阶梯状结构，并且堆叠的写入晶体管的各第三栅极电极313的一端也可以构成阶梯状结构。
可以在衬底300与堆叠的写入晶体管的最下面的写入晶体管的水平有源部分305a之间布置缓冲绝缘层303。堆叠的写入晶体管可以通过它们之间的绝缘层315而彼此绝缘。缓冲绝缘层303和绝缘层315可以包括氧化物、氮化物和/或氧氮化物。平坦化的绝缘层340可以覆盖各水平有源部分305a的一端以及栅极电极311、312和313的两端。第一层间绝缘层345可以覆盖写入晶体管、垂直有源部分330和平坦化绝缘层340。
如图21A和图21B所示，各写入位线WBL可以布置在第一层间绝缘层345上。各写入位线WBL可以分别通过各写入位线接触插塞WBLC电连接到构成阶梯状结构的堆叠的写入掺杂区WD。
如图21A和图21C所示，可以在第一层间绝缘层345上布置各第一局部互连LI1和各第二局部互连LI2。各第一局部互连LI1可以分别通过各第一局部接触插塞LIC1电连接到堆叠的写入晶体管的各第一栅极电极311的第一端。各第二局部互连LI2可以分别电连接到堆叠的写入晶体管的各第二栅极电极312的与第一端相对的第二端。另外，各第二局部互连LI2可以分别电连接到堆叠的写入晶体管的各第三栅极电极313的第二端。每个第二局部互连LI2可以通过第二局部接触插塞LIC2电连接到每个写入晶体管的第二栅极电极312和第三栅极电极313。
可以在各写入位线WBL、各局部互连LI1、各局部互连LI2和第一层间绝缘层345上布置第二层间绝缘层350。可以在第二层间绝缘层350上布置读取位线RBL。读取位线RBL可以通过读取位线接触插塞RBLC电连接到垂直有源部分330的顶端。读取位线接触插塞RBLC可以连接到共漏极区335。
垂直有源部分330中与每个写入晶体管相邻的部分可以对应于图20的读取晶体管RTr的沟道区和各源极/漏极端子。因此，每个写入晶体管和与之相邻的垂直有源部分330可以构成单位单元。在写入晶体管的主体部WB的第一部分中所产生的存储节点可以对应于包括在该单位单元中的写入晶体管的第一源极/漏极端子和读取晶体管的存储节点栅极MNG。
可以以各种形式来修改上文描述的线WBL和RBL以及局部互连LI1和LI2。可以分别由与前文所述的第二实施例中的对应元件相同的材料来形成上述元件当中未描述的元件。
根据上述半导体存储器件，每个单位单元可以包括写入晶体管和读取晶体管，并且可以在衬底300中垂直地堆叠多个单位单元。因此，可以实现更高集成度的半导体存储器件。
图22A是示出根据本发明思想的又一些实施例的半导体存储器件的修改示例的平面图。图22B是沿图22A的线VIII-VIII’截取的截面图。图22C是沿图22A的线IX-IX’截取的截面图。
参照图22A、图22B和图22C，半导体衬底300可以包括沟槽375。例如，可以在半导体衬底300上布置具有沟槽375的结构370。结构370可以由绝缘材料（例如氧化物）形成。作为替代，结构370可以是半导体衬底300的一部分。换句话说，可以通过对半导体衬底300图案化来形成沟槽375。
可以在沟槽375的底表面下方布置共源极区SR。可以在沟槽375中布置堆叠的写入晶体管和垂直有源部分330。每个写入晶体管可以包括水平有源部分305b以及跨在水平有源部分305b上方的彼此平行的第一栅极电极311’、第二栅极电极312’和第三栅极电极313’。水平有源部分305b可以包括处在第一至第三栅极电极311’、312’和313’下方的主体部WB。可以在第三栅极电极313’一侧处的水平有源部分305b中布置写入掺杂区WD。
水平有源部分305b中形成了写入掺杂区WD的部分可以沿沟槽375的第一内侧壁的底表面延伸。因此，水平有源部分305b可以具有与结构370的顶表面大体上共面的平台表面（landing surface）。平台表面可以由写入掺杂区WD形成。
可以将堆叠的写入晶体管的水平有源部分305b的延长部分顺序地堆叠在沟槽375的第一内侧壁上。可以在水平有源部分305b的各延长部分之间布置绝缘层315。
沟槽375可以具有与第一内侧壁相对的第二内侧壁。如图22A和图22B所示，在沟槽375中可以布置一对写入晶体管堆叠。可以在沟槽375的第一内侧壁上顺序地堆叠第一写入晶体管堆叠的水平有源部分305b的延长部分，并且可以在沟槽375的第二内侧壁上顺序地堆叠第二写入晶体管堆叠的水平有源部分305b的延长部分。
沟槽375还可以具有可以与第一内侧壁和第二内侧壁垂直的第三内侧壁和第四内侧壁。如图22A和图22C所示，堆叠的写入晶体管的各第二栅极电极312’的第一端可以沿沟槽375的底表面和第三内侧壁延伸，以便顺序地堆叠在第三内侧壁上。因此，堆叠的各第二栅极电极312’可以具有大体上彼此共面的第一平台表面。换句话说，在沟槽375的第三内侧壁上可以顺序地堆叠第一平台表面。可以在堆叠的各第二栅极电极312’的第一平台表面之间布置绝缘层315。堆叠的各第二栅极电极312’的第二端可以沿沟槽375的底表面和第四内侧壁延伸，以便顺序地堆叠在第四内侧壁上。因此，堆叠的各第二栅极电极312’可以具有大体上彼此共面的第二平台表面。
换言之，在沟槽375的第四内侧壁上可以顺序地堆叠各第二平台表面。绝缘层315还可以布置在堆叠的各第二栅极电极312’的第二平台表面之间。同样地，堆叠的各写入晶体管的第一栅极电极311’可以具有顺序地堆叠在第三内侧壁上并彼此共面的第一平台表面以及顺序地堆叠在第四内侧壁上并彼此共面的第二平台表面。并且，堆叠的各写入晶体管的第三栅极电极313’可以具有顺序地堆叠在第三内侧壁上并彼此共面的第一平台表面以及顺序地堆叠在第四内侧壁上并彼此共面的第二平台表面。
在衬底300上可以布置第一层间绝缘层345，并且在第一层间绝缘层345上可以布置写入位线WBL以及局部互连LI1和LI2。各写入位线WBL可以分别通过各写入位线接触插塞WBLC’连接到堆叠的各水平有源部分305b的平台表面。这里，堆叠的各水平有源部分305b的平台表面可以大体上彼此共面，使得各写入位线接触插塞WBLC’可以具有大体上彼此相等的高度。同样地，各第一局部互连LI1可以分别通过各第一局部接触插塞LIC1’连接到堆叠的各第一栅极电极311’的第一平台表面。各第二局部互连LI2可以分别通过各第二局部接触插塞LIC2’连接到堆叠的各第二栅极电极312’的第二平台表面和堆叠的各第三栅极电极313’的第二平台表面。这里，各栅极电极311’、312’和313’的平台表面可以大体上彼此共面，使得第一局部接触插塞LIC1’和第二局部接触插塞LIC2’可以具有大体上彼此相等的高度。
图23A、图24A、图25A和图26A是沿图21A的线VI-VI’截取的用以说明制造图21A至图21C所示的半导体存储器件的方法中的各阶段的截面图。图23B、图24B、图25B和图26B是沿图21A的线VII-VII’截取的用以说明制造图21A至图21C所示的半导体存储器件的方法中的各阶段的截面图。
参照图23A和图23B，可以在衬底300中形成共源极区SR，并且可以在衬底300上形成缓冲绝缘层303。可以在缓冲绝缘层上形成在一个方向上延伸的初步（preliminary）水平有源部分305。第一栅极电介质层307和第二栅极电极312可以顺序地形成在初步水平有源部分305上。第二栅极电极312可以跨在初步水平有源部分305上方。在初步水平有源部分305上可以形成一对第二栅极电极312。
参照图24A和图24B，可以在衬底300上保形地形成第二栅极电介质层309，并随后可以在第二栅极电介质层309上形成栅极导电层。可以对栅极导电层和第二栅极电介质层309回蚀，以在每个第二栅极电极312的两个侧壁上分别形成第一栅极电极311和第三栅极电极313。第一栅极电极311和第三栅极电极313也可以跨在初步水平有源部分305上方。彼此相邻的第一至第三栅极电极311、312和313被定义为一个栅极组。换句话说，可以在初步水平有源部分305上形成一对栅极组。这对栅极组可以关于共源极区SR彼此对称。
接下来，可以形成离子注入掩膜图案IMKa。离子注入掩膜图案IMKa可以覆盖这对栅极组和这对栅极组之间的初步水平有源部分305。可以使用离子注入掩膜图案IMKa作为掩膜来注入第二导电类型的掺杂剂，从而在初步水平有源部分305中形成写入掺杂区WD。
参照图25A和图25B，可以去除离子注入掩膜图案IMKa。接下来，可以在衬底300上形成绝缘层315。初步水平有源部分305、这对栅极组、栅极电介质层307和309、以及绝缘层315被定义为底部结构（floor-structure）。可以重复地执行参照图23A、图23B、图24A和图24B描述的工艺以及形成绝缘层315的工艺，以形成顺序地堆叠的多个底部结构。
参照图26A和图26B，可以连续地对堆叠的底部结构的绝缘层315和初步水平有源部分305图案化，来形成暴露共源极区SR的垂直孔320。通过垂直孔320的形成，可以将初步水平有源部分305形成为包括主体部WB的水平有源部分305a。
可以在具有垂直孔320的衬底300上保形地形成读取栅极电介质层325，并随后可以将读取栅极电介质层325回蚀以暴露共源极区SR。接下来，可以在垂直孔320中形成垂直有源部分330。垂直有源部分330可以接触共源极区SR。可以将第二导电类型的掺杂剂注入到垂直有源部分330的上部中以形成共漏极区335。
如图26A所示，可以将堆叠的各水平有源部分305a中形成了写入掺杂区WD的一个端部图案化，以形成阶梯状结构。如图26B所示，可以将堆叠的各第一栅极电极311、堆叠的各第二栅极电极312和堆叠的各第三栅极电极313的两个端部均图案化，以形成阶梯状结构。接下来，可以在衬底300上形成绝缘层，并随后可以将绝缘层平坦化，直到暴露出垂直有源部分330的顶表面。因此，可以形成平坦化的绝缘层340。
接下来，可以形成图21A至图21C的层间绝缘层345和350、线WBL和RBL、局部互连LI1和LI2、以及接触插塞WBLC、LIC1、LIC2和RBLC，以实现图21A至图21C所示的半导体存储器件。
图27A、图28A和图29A是沿图22A的线VIII-VIII’截取的用以说明制造图22A至图22C所示的半导体存储器件的方法中的各阶段的截面图。图27B、图28B和图29B是沿图22A的线IX-IX’截取的用以说明制造图22A至图22C所示的半导体存储器件的方法中的各阶段的截面图。
参照图27A和图27B，可以制备具有沟槽375的衬底。当在衬底300上形成了由绝缘材料形成的结构370之后，可以将结构370图案化以形成沟槽375。作为替代，可以将衬底300图案化以形成沟槽375。在该情况下，结构370可以由衬底300的一部分形成。
可以在处于沟槽375的底表面下方的衬底300中形成共源极区SR，并且可以在具有沟槽375的衬底300上形成缓冲绝缘层303。接下来，可以如参照图23A、图23B、图24A、和图24B描述的那样来形成初步水平有源部分305、栅极电介质层307和309、栅极电极311’、312’和313’、以及写入掺杂区WD。此时，如图27A所示，初步水平有源部分305可以沿沟槽375的第一和第二内侧壁以及结构370的与沟槽375的第一和第二内侧壁相邻的顶表面延伸。因此，可以在沟槽375外部布置初步水平有源部分305的一些部分。
另外，如图27B所示，栅极电极311’、312’和313’可以沿沟槽375的第三和第四内侧壁以及结构370的与沟槽375的第三和第四内侧壁相邻的顶表面延伸。因此，可以在沟槽375外部布置栅极电极311’、312’和313’的一些部分。
参照图28A和图28B，接下来可以形成绝缘层315。初步水平有源部分305、栅极电极311’、312’和313’、栅极电介质层307和309、以及绝缘层315被定义为底部结构。可以重复地执行形成底部结构的方法，以在具有沟槽375的衬底300上形成多个底部结构。
可以将多个底部结构的绝缘层315和初步水平有源部分305图案化，以形成垂直孔320和包括各主体部WB的水平有源部分305b。可以在垂直孔320的内侧壁上形成读取栅极电介质层325，并随后可以在垂直孔320中形成垂直有源部分330。可以在垂直有源部分330的上部中形成共漏极区335。
参照图29A和图29B，可以将各水平有源部分305b的处于沟槽375外部的各部分以及栅极电极311’、312’和313’的处于沟槽375外部的各部分平坦化，直到暴露出结构370。因此，水平有源部分305b和栅极电极311’、312’和313’可以具有彼此共面的平台表面。
接下来，可以形成图22A至图22C的层间绝缘层345和350、线WBL和RBL、局部互连LI1和LI2、以及接触插塞WBLC’、RBLC、LIC1’和LIC2’，以实现图22A至图22C中所示的半导体存储器件。
可以使用各种封装技术来对上述半导体存储器件进行密封。例如可以使用以下任一种封装技术来密封根据前述各实施例的半导体存储器件：叠层封装（POP）技术、球栅阵列（BGA）技术、芯片级封装件（CSP）技术、带引线塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、华夫组件芯片（die in waffle pack）技术、晶圆形式芯片技术、板上芯片（COB）技术、陶瓷双列直插式封装（CERDIP）技术、公制塑料四方扁平封装（PMQFP）技术、塑料四方扁平封装（PQFP）技术、小外形集成电路封装（SOIC）技术、超小外型封装（SSOP）技术、薄小外形封装（TSOP）技术、薄四方扁平封装（TQFP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶圆级封装（WFP）技术、和晶圆级堆叠封装（WSP）技术。
其中安装了根据上述实施例中的一个实施例的半导体存储器件的封装件还可以包括对该半导体存储器件进行控制的至少一个半导体器件（例如控制器和/或逻辑器件）。
图30是示出包括根据本发明思想的实施例的半导体存储器件的电子系统的一个示例的示意性框图。
参照图30，根据本发明思想的一个实施例的电子系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以对应于传输电信号的通路。
控制器1110可以包括微处理器、数字信号处理器、微控制器和其他逻辑器件中的至少一个。其他逻辑器件可以执行与微处理器、数字信号处理器和微控制器中的任一个相似的功能。I/O单元1120可以包括小键盘、键盘和/或显示单元。存储器件1130可以存储数据和/或命令。存储器件1130可以包括至少一种非易失性存储器件（例如闪速存储器件、磁性存储器件和/或相变存储器件等）。存储器件1130还可以包括根据上述实施例的半导体存储器件当中的至少一个。接口单元1140可以将电子数据传输到通信网络或者可以从通信网络接收电子数据。接口单元1140可以无线地或有线地操作。例如，接口单元1140可以包括用于无线通信的天线或用于有线通信的收发器。尽管附图中未示出，但电子系统1100还可以包括充当操作存储器件（例如高速缓冲存储器）用以改善控制器1110的操作的快速DRAM器件和/或快速SRAM器件。在一些实施例中，操作存储器件可以包括根据本发明思想的各实施例的至少一个半导体存储器件。
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或其他电子产品。其他电子产品可以无线地接收或发送信息数据。
图31是示出包括根据本发明思想的实施例的半导体存储器件的存储卡的一个示例的示意性框图。
参照图31，根据本发明思想的一个实施例的存储卡1200可以包括存储器件1210。存储器件1210可以包括至少一个非易失性存储器件（例如闪速存储器件、磁性存储器件和/或相变存储器件等）。此外，存储器件1210还可以包括根据上述实施例的各半导体存储器件当中的至少一个。存储卡1200可以包括对主机与存储器件1210之间的数据通信进行控制的存储器控制器1220。
存储器控制器1220可以包括控制存储卡1200的整体操作的中央处理单元（CPU）1222。另外，存储器控制器1220可以包括用作CPU1222的操作存储器的SRAM器件1221。此外，存储器控制器1220还可以包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以构造为包括存储卡1200与主机之间的数据通信协议。存储器接口单元1225可以将存储器控制器1220连接到存储器件1210。存储器控制器1220还可以包括检错和纠错（ECC）块1224。ECC块1224可以对从存储器件1210读出的数据进行检错和纠错。尽管附图中未示出，然而存储卡1200还可以包括用于存储代码数据以与主机接口的只读存储器（ROM）。存储卡1200可以用作便携式数据存储卡。作为替代，存储卡1200可以实现为用作计算机系统的硬盘的固态盘（SSD）。
图32是示出包括根据本发明思想的实施例的半导体存储器件的片上系统（SoC）的一个示例的示意性框图。
参照图32，可以将包括根据前述实施例的半导体存储器单元的器件应用于片上系统（SoC）1300。SoC1300可以包括逻辑区1310和第一嵌入存储区1320。可以在第一嵌入存储区1320中布置在前文的第一至第三实施例当中描述的至少一些半导体存储器单元。在一些实施例中，SoC1300还可以包括第二嵌入存储区1330。可以在第二嵌入存储区1330中布置快速静态随机存取存储器（SRAM）单元。
根据本发明思想的一个或多个实施例，写入晶体管的第一源极/漏极端子和沟道区可以具有相同的掺杂状态，并且第一和第二写入栅极可以分别具有彼此不同的功函数。因此，该写入晶体管的第一源极/漏极端子可以不具有PN结。结果，可以防止由PN结导致的结漏和/或复合。根据一个或多个实施例，连接到一个写入晶体管的两个字线可以彼此交叉。因此，根据一个或多个实施例，可以实现具有提高的数据保持性能的半导体存储器件。换句话说，根据一个或多个实施例可以实现具有优良可靠性的半导体存储器。
本文已经公开了示例实施例，并且，尽管采用了特定术语，然而它们仅是在一般意义和描述意义上被使用和解释，而不用于限制。在一些实例中，如所提交的本申请所属的领域的普通技术人员将会明白的那样，与具体实施例相关地描述的特征、特性和/或元件可以单独地使用，或者可以结合与其他实施例相关地描述的特征、特性和/或元件来使用，除非另有具体说明。因此，本领域技术人员将会理解，在不脱离所附权利要求记载的本发明的精神和范围的情况下，可以作出各种形式和细节上的改变。

Claims (23)

1.一种半导体存储器件，包括：
写入晶体管，其包括用于控制第一源极/漏极端子的第一写入栅极和用于控制沟道区的第二写入栅极；以及
读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极，
其中所述第一写入栅极具有第一功函数，并且所述第二写入栅极具有与所述第一功函数不同的第二功函数；并且
其中所述写入晶体管的第一源极/漏极端子不具有PN结。
2.如权利要求1所述的半导体存储器件，其中：
所述写入晶体管的第一源极/漏极端子的掺杂状态与所述写入晶体管的沟道区的掺杂状态相同；并且
通过所述第一写入栅极的第一功函数和所述第二写入栅极的第二功函数的激发，在所述写入晶体管的沟道区中产生势垒，并且在所述写入晶体管的第一源极/漏极端子中产生势阱。
3.如权利要求1所述的半导体存储器件，其中所述第一写入栅极连接到第一字线，并且所述第二写入栅极连接到第二字线。
4.如权利要求3所述的半导体存储器件，其中所述第一字线与所述第二字线交叉。
5.如权利要求1所述的半导体存储器件，其中所述第一写入栅极还执行所述读取晶体管的控制栅极的功能。
6.如权利要求1所述的半导体存储器件，其中：
所述写入晶体管还包括用于控制第二源极/漏极端子的第三写入栅极；
所述第三写入栅极具有第三功函数；并且
其中所述第二写入栅极布置在所述第一写入栅极与所述第三写入栅极之间。
7.如权利要求6所述的半导体存储器件，其中所述第一写入栅极连接到第一字线；
其中所述第三写入栅极连接到第二字线；并且
其中所述第二写入栅极连接到所述第一字线和所述第二字线中的一个。
8.如权利要求6所述的半导体存储器件，其中所述写入晶体管的第一源极/漏极端子、沟道区和第二源极/漏极端子具有相同的掺杂状态。
9.如权利要求6所述的半导体存储器件，其中所述第三功函数与所述第一功函数或者与所述第二功函数相同。
10.一种半导体存储器件，包括：
第一有源部分，其包括主体部；
第一栅极电极，其控制所述主体部的第一部分并且具有第一功函数；
第二栅极电极，其控制所述主体部的第二部分并且具有与所述第一功函数不同的第二功函数；以及
第二有源部分，其与所述第一有源部分间隔开并且包括与所述主体部的第一部分相邻的读取沟道区，
其中所述主体部的第一部分和第二部分具有相同的掺杂状态；并且
其中所述第一栅极电极和所述第二栅极电极分别激发所述主体部的第一部分和第二部分的能带，以在所述主体部的第一部分和第二部分中分别产生势阱和势垒。
11.如权利要求10所述的半导体存储器件，其中：
所述第一栅极电极对应于写入晶体管的第一写入栅极和读取晶体管的控制栅极；
所述第二栅极电极对应于所述写入晶体管的第二写入栅极；
所述主体部的第一部分的势阱对应于存储节点；并且
所述存储节点对应于所述写入晶体管的第一源极/漏极端子和所述读取晶体管的存储节点栅极。
12.如权利要求10所述的半导体存储器件，其中所述主体部的第一部分和第二部分处于本征状态。
13.如权利要求10所述的半导体存储器件，其中所述主体部的第一部分和第二部分轻微掺杂了第一导电类型的掺杂剂。
14.如权利要求10所述的半导体存储器件，还包括：
第三栅极电极，其布置在所述第二栅极电极的一侧，所述第三栅极电极具有第三功函数，
其中所述第三栅极电极控制所述主体部的第三部分；
其中所述主体部的第三部分具有与所述主体部的第一部分和第二部分相同的掺杂状态；并且
其中所述第二栅极电极布置在所述第一栅极电极与所述第三栅极电极之间。
15.如权利要求14所述的半导体存储器件，其中：
所述第一栅极电极连接到第一字线；
所述第三栅极电极连接到与所述第一字线交叉的第二字线；并且
所述第二栅极电极连接到所述第一字线和所述第二字线中的一个。
16.如权利要求15所述的半导体存储器件，还包括：
写入位线，其电连接到所述主体部的第三部分；以及
读取位线，其电连接到所述读取沟道区的一端，
其中所述写入位线和所述读取位线与所述第一字线交叉。
17.如权利要求15所述的半导体存储器件，其中所述第三功函数与所述第一功函数或者与所述第二功函数相同。
18.一种半导体存储器件，包括：
衬底；以及
顺序地堆叠在所述衬底上的多个单位单元，
其中每个单位单元包括：
写入晶体管，其具有用于控制第一源极/漏极端子的第一写入栅极和用于控制沟道区的第二写入栅极；以及
读取晶体管，其具有与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极，
其中所述第一写入栅极具有第一功函数，并且所述第二写入栅极具有与所述第一功函数不同的第二功函数；
其中所述写入晶体管的第一源极/漏极端子不具有PN结；并且
其中堆叠的各单位单元的读取晶体管彼此串联连接。
19.如权利要求18所述的半导体存储器件，其中：
每个单位单元还包括用于控制所述写入晶体管的第二源极/漏极端子的第三写入栅极，并且
所述第三写入栅极的功函数与所述第一功函数或者与所述第二功函数相同。
20.如权利要求18所述的半导体存储器件，还包括：
读取位线，其连接到彼此串联连接的读取晶体管当中最上面的读取晶体管的一个端子，
其中彼此串联连接的读取晶体管共享所述读取位线。
21.一种半导体存储器件，包括：
顺序地堆叠的多个写入晶体管，每个写入晶体管包括有源部分，所述有源部分包括主体部以及跨在所述主体部上方的彼此平行的第一栅极电极和第二栅极电极，所述主体部包括分别由所述第一栅极电极和所述第二栅极电极控制的第一部分和第二部分；以及
垂直有源部分，其与堆叠的各写入晶体管的主体部的第一部分的一侧相邻，所述垂直有源部分与所述第一部分绝缘，
其中所述主体部的第一部分和第二部分具有相同的掺杂状态；并且
其中所述第一栅极电极和所述第二栅极电极分别激发所述主体部的第一部分和第二部分的能带，以在所述主体部的第一部分和第二部分中分别产生势阱和势垒。
22.一种半导体存储器件，包括：
写入晶体管，其包括第一栅极和第二栅极；
第一字线，其电连接到所述写入晶体管的第一栅极；
第二字线，其电连接到所述写入晶体管的第二栅极，所述第二字线与所述第一字线交叉；以及
读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极。
23.一种半导体存储器件，包括：
第一有源部分，其包括具有第一部分和第二部分的主体部；
第一栅极电极，其控制所述主体部的第一部分，所述第一栅极电极具有第一功函数；
第二栅极电极，其控制所述主体部的第二部分，所述第二栅极具有与所述第一功函数不同的第二功函数；以及
第二有源部分，其与所述第一有源部分间隔开并且包括读取沟道区，
其中所述主体部的第一部分和第二部分具有相同的掺杂状态；
其中所述第一栅极电极和所述第二栅极电极分别激发所述主体部的第一部分和第二部分的能带，以在所述主体部的第一部分和第二部分中分别产生势阱和势垒；
所述势阱对应于存储节点；并且
所述存储节点与所述读取沟道区在至少一个方向上重叠。
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