CN1645618A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

一种半导体存储器件，具有用于构成多个存储单元的多个MIS晶体管，其特征在于：各MIS晶体管包括：半导体层，在上述半导体层上形成的源极区域，在上述半导体层上与上述源极区域分离形成的漏极区域，使得上述源极区域和上述漏极区域之间的上述半导体层成为浮动状态的沟道体，设置在上述源极区域和上述漏极区域之间、用于在上述沟道体内、于上述源极区域和上述漏极区域之间形成沟道的主栅极，和为了通过电容耦合控制上述沟道体的电位、与上述主栅极分别设置的辅助栅极，该辅助栅极与上述主栅极同步驱动，并且上述MIS晶体管具有将上述沟道体设定在第1电位的第1数据状态和将上述沟道体设定在第2电位的第2数据状态。

Description

半导体存储器件及其制造方法
本申请是申请日为2002年2月24日、申请号为02103395.1、发明名称为“半导体存储器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及用沟道体作为存储节点动态进行数据存储的半导体存储器件。
背景技术
一般用作大容量RAM(随机存储器)的DRAM(动态随机存取存储器)的存储单元由一个MOS(金属氧化物半导体)晶体管和一个电容形成，用MOS晶体管作为选择开关将电荷存储在电容中。通过将存储在这个单元电容中的电荷作为位线电荷进行再分配，看到位线电位的变动，进行数据读出。所以，对于位线的初期电荷量在单元电容的存储电荷量中存在着下限。
在DRAM中，虽然伴随着微细化位线的寄生电容量下降，但是因为伴随着消耗电力的削减和微细化写入单元的电荷也下降，所以不会减少单元电容的电容量。电容的电容量与面积和电介质(电容绝缘膜)的介电常数成正比，与电容绝缘膜的膜厚成反比。因为当电容绝缘膜的膜厚变薄时由于隧道电流的流动而不能维持绝缘性，所以对于薄膜化存在着界限(约2nm)，为了探索和开发通过增大硅氧化膜的介电常数抵消与二次方成比例的面积缩小，实现构造上稳定，符合硅CMOS(互补金属氧化物半导体)工艺，实际使用中可靠性高的电介质膜需要化费大量的时间和经费。
为此，只在80年代后半期，才在DRAM的电容中使用堆叠单元构造和沟槽单元构造等3维构造。即便在这些堆叠单元构造和沟槽单元构造中，由于平面尺寸与3维深度之比最近才稍稍超过了10，呈纸卷香烟形状，在沟槽单元情形中对硅衬底的刻蚀界限，在堆叠单元的情形中与电容构造的下方物体和上方物体接触的接触孔的开口和进入其中的导体充填，电介质均匀覆盖性都成为问题，不能忍受100nm以下尺寸的进一步微细化。
很早以来就进行了利用MOS的增益缩小电容的试验，并将这种类型的单元称为增益单元。因为通过读出MOS晶体管的栅极电位或者背栅电位，使漏电流发生变化，所以能够将增益单元大致分成将栅极作为存储节点，和将沟道体作为存储节点两大类。将读出MOS晶体管的栅极作为存储节点，过去就有Intel(英特尔)公司用于1k比特DRAM的3个晶体管和1个电容的构成与2个晶体管和1个电容的构成。至于电容可以利用主动形成的电容和寄生电容。无论用哪种电容，都存在着元件数在2以上，栅极(字线)，漏极(位线)不共用，分成用于写入和用于读出两类，连线数也很多，不利于这些增益单元微细化等方面。
也已经提出了用SOI(半导体氧化物绝缘体)衬底，将读出用MOS的沟道体作为存储节点存储电荷，利用背栅偏压效果的那种类型的增益单元的方案。例如，如下列文献所示。
(1)H.Wann and C.Hu，“A capacitorless DRAM Cell on SOISustrate”，IEDM Digest of Technical Papers，pp.635-638，Dec.，1933，和
(2)M.R.Tack，et al，“The Multistable Charge Controlled MemoryEffect in SOI MOS Transistors at Low Temperatures”，IEEETransactions on Electron Devices，Vol.no.5，pp.1371-1382，May 1990。
文献(1)乍一看可以看作是1个栅极的1个晶体管构成，但是实际上在栅极下面具有PMOS晶体管区域和NMOS晶体管区域，与简单的1个晶体管构造比较，尺寸变大。又，在写入“1”以前必须先写入“0”。即便从写入速度来说，与通常的SRAM，DRAM比较也是不利的。在由同一作者提出的特表平9-509284号公报中，也显示了在写入“1”以前不需要先写入“0”的工作例，但是在栅极下面具有PMOS晶体管区域和NMOS晶体管区域这一点没有改变。
文献(2)，对于共用字线的单元，不能同时写入“1”和“0”，需要利用SOI衬底的消去工作。写入速度与通常的SRAM，DRAM比较也是不利的。
在日本平成3年公开的3-171768号专利公报中，也显示了将沟道体作为存储节点存储电荷，利用背栅偏压效果的那种类型的增益单元。它需要将不与位线连接一侧的源极/漏极分离到位线方向或字线方向，从而尺寸变大。又，在写入“1”以前必须先写入“0”，从写入速度来说，与通常的SRAM，DRAM比较是不利的。
日本平成8年公开的8-213624号专利公报是将沟道体作为存储节点存储电荷，利用由沟道体的电位引起的寄生双极的收集极电流中的差的那种类型的增益单元。它也在写入“0”以前必须先写入“1”，从写入速度来说，与通常的SRAM，DRAM比较是不利的。
如上所述，最近提出的新的DRAM方案需要特殊的晶体管构造等，构造复杂，或者即便构造比较简单但是在控制性方面存在难点，难以达到高集成化和高性能的目的。
发明内容
本发明提供了一种半导体存储器件，具有用于构成多个存储单元的多个MIS晶体管，其特征在于：各MIS晶体管包括：半导体层，在上述半导体层上形成的源极区域，在上述半导体层上与上述源极区域分离形成的漏极区域，使得上述源极区域和上述漏极区域之间的上述半导体层成为浮动状态的沟道体，设置在上述源极区域和上述漏极区域之间、用于在上述沟道体内、于上述源极区域和上述漏极区域之间形成沟道的主栅极，和为了通过电容耦合控制上述沟道体的电位、与上述主栅极分别设置的辅助栅极，该辅助栅极与上述主栅极同步驱动，并且上述MIS晶体管具有将上述沟道体设定在第1电位的第1数据状态和将上述沟道体设定在第2电位的第2数据状态。
本发明还提供了一种半导体存储器件，具有用于构成多个存储单元的多个MIS晶体管，其中各MIS晶体管是具有第1数据状态和第2数据状态的半导体存储器件，该半导体存储器件包括：第1半导体衬底，在上述第1半导体衬底的表面上、以底面和侧面被绝缘膜覆盖的状态在一个方向上连续地形成的上述MIS晶体管的辅助栅极，隔着第1栅极绝缘膜设置在上述辅助栅极表面上的第2半导体衬底，在上述第2半导体衬底表面上、隔着第2栅极绝缘膜与上述辅助栅极并行连续地形成的上述MIS晶体管的主栅极，在上述第2半导体衬底上的、上述主栅极和上述辅助栅极的间隙部分上形成的源极区域，在上述第2半导体衬底上的、上述主栅极和上述辅助栅极的间隙部分上与上述源极区域分离地形成的漏极区域，与上述源极区域接触的，与上述主栅极和上述辅助栅极并行连续地设置的源极配线，覆盖上述源极配线的层间绝缘膜，和在上述层间绝缘膜上，在与上述主栅极和上述辅助栅极交叉的方向上形成的，与上述漏极区域接触的位线。
本发明提供了一种半导体存储器件的制造方法，其特征在于包括下列步骤：隔着第1绝缘膜在半导体衬底上形成半导体层，在上述半导体层中埋入用于在第1方向上划分使元件分离的元件形成区域的元件分离绝缘膜，在上述元件分离绝缘膜中，隔着第1栅极绝缘膜，埋入与上述半导体层侧面相对的主栅极，在上述半导体层上面，以与上述主栅极电连接的状态并且用功函数与上述主栅极不同的材料、隔着第2栅极绝缘膜形成与上述半导体层相对的辅助栅极，和将上述辅助栅极作为掩模，在上述半导体层中离子注入杂质形成源极区域和漏极区域。
本发明还提供了一种半导体存储器件的制造方法，其特征在于包括下列步骤：隔着第1绝缘膜在第1半导体衬底上形成栅极电极材料膜，隔着第1栅极绝缘膜、将第2半导体衬底粘合在上述栅极电极材料膜上，在上述第2半导体衬底上形成元件分离绝缘膜，带状地划分在第1方向连续的元件形成区域，在划分上述元件形成区域的第2半导体衬底上，淀积第2绝缘膜，将它作为在与上述第1方向交叉的第2方向上连续的伪栅极形成布局图案，将上述伪栅极作为掩模，依次刻蚀上述第2半导体衬底，上述第1栅极绝缘膜和上述栅极材料膜，在上述第2方向上连续地形成由上述栅极电极材料膜构成的辅助栅极，在上述伪栅极的间隙中埋入第3绝缘膜，直至第2半导体衬底的厚度方向的中间，在上述伪栅极的间隙中的上述第3绝缘膜上，形成侧面与上述第2半导体衬底连接的半导体层，除去上述伪栅极，在露出的上述第2半导体衬底的表面上形成第2栅极绝缘膜，在上述半导体层的间隙部分埋入与上述辅助栅极并行地连续的主栅极，通过在上述半导体层中离子注入杂质形成源极区域和漏极区域，形成与上述源极区域接触、在上述第2方向上连续的源极配线，和形成覆盖上述源极配线的层间绝缘膜，在该层间绝缘膜上形成与上述漏极区域接触的、在上述第1方向上连续的位线。
附图说明
图1是表示用于各实施形态的DRAM单元的基本构造的图。
图2是表示用于说明同一DRAM单元的工作原理的体电位与栅极偏压之间关系的图。
图3是表示根据本发明实施形态1的DRAM单元的截面构造的图。
图4是用同一DRAM单元的单元阵列的等效电路图。
图5是同一单元阵列的布局图。
图6A是图5的A-A′线截面图。
图6B是图5的B-B′线截面图。
图7A是表示用相同材料形成第1栅极和第2栅极时，同一DRAM单元的写入工作的波形图。
图7B是表示用具有不同功函数的材料形成第1栅极和第2栅极时，同一DRAM单元的写入工作的波形图。
图7C是表示为了产生图7B的写入工作波形的字线驱动器和行译码器的电路构成的一个例子的图。
图7D是表示图7C所示的字线驱动器的变型例的图。
图7E是表示当对于存储单元阵列配置图7C或图7D所示的行译码器和字线驱动器时的布局的一个例子的图(单侧配置)。
图7F是表示当对于存储单元阵列配置图7C或图7D所示的行译码器和字线驱动器时的布局的一个例子的图(两侧配置)。
图7G是表示为了产生图7A的写入工作波形的字线驱动器和行译码器的电路构成的一个例子的图。
图7H是表示图7G所示的字线驱动器的变形例的图。
图7I是表示当对于存储单元阵列配置图7G或图7H所示的行译码器和字线驱动器时的布局的一个例子的图(对于由第1字线和第2字线组成的字线对，左右互交地设置行译码器和字线驱动器的情形)。
图7J是表示当对于存储单元阵列配置图7G或图7H所示的行译码器和字线驱动器时的布局的一个例子的图(在单侧设置用于第1字线的行译码器和字线驱动器，在另一单侧设置用于第2字线的行译码器和字线驱动器的情形)。
图7K是表示在采用图7J所示布局的情形中，用于第1字线的行译码器和字线驱动器的电路构成的一个例子的图。
图7L是表示在采用图7J所示布局的情形中，用于第2字线的行译码器和字线驱动器的电路构成的一个例子的图。
图7M表示图7K所示的字线驱动器的变形例的图。
图7N是表示配置了用各施形态中的存储单元构成的存储单元阵列及其行译码器和字线驱动器的存储芯片的布局的一个例子的图。
图8是表示根据实施形态2的DRAM单元的截面构造的图。
图9是表示根据实施形态3的DRAM单元的截面构造的图。
图10A是根据实施形态4的DRAM单元阵列的布局图。
图10B是图10A的A-A′线截面图。
图10C是图10A的B-B′线截面图。
图11是表示根据实施形态5的DRAM单元的截面构造的图。
图12是表示与图3所示的实施形态1有关的存储单元的制造工序中标记形成工序的图。
图13是表示同一制造工序的标记形成工序的图。
图14是表示同一制造工序的栅极(G2)形成工序的图。
图15是表示同一制造工序的衬底贴合工序的图。
图16是表示同一制造工序的衬底研磨工序的图。
图17是表示同一制造工序的栅极(G1)形成工序的图。
图18是表示同一制造工序的位线形成工序的图。
图19是表示与图8所示的实施形态2有关的存储单元的制造工序中标记形成工序的图。
图20是表示同一制造工序的标记形成工序的图。
图21是表示同一制造工序的栅极(G1)形成工序的图。
图22是表示同一制造工序的衬底贴合工序的图。
图23是表示同一制造工序的衬底研磨工序的图。
图24是表示同一制造工序的绝缘膜形成工序的图。
图25是表示同一制造工序的栅极(G2)形成工序的图。
图26是表示同一制造工序的位线形成工序的图。
图27是表示与图9所示的实施形态3有关的存储单元的制造工序中标记形成工序的图。
图28是表示同一制造工序的标记形成工序的图。
图29是表示同一制造工序的栅极(G2)形成工序的图。
图30是表示同一制造工序的衬底贴合工序的图。
图31是表示同一制造工序的衬底研磨工序的图。
图32是表示同一制造工序的栅极(G1)形成工序的图。
图33是表示同一制造工序的位线形成工序的图。
图34A是表示与图10A到图10C所示的实施形态4有关的存储单元的制造工序中元件分离工序的图(在图10A中的A-A′线截面图)。
图34B是表示与图10A到图10C所示的实施形态4有关的存储单元的制造工序中元件分离工序的图(在图10A中的B-B′线截面图)。
图35A是表示同一制造工序的栅极埋入部分形成工序的图(图10A中的A-A′线截面图)。
图35B是表示同一制造工序的栅极埋入部分形成工序的图(图10A中的B-B′线截面图)。
图36A是表示同一制造工序的栅极(G1)埋入工序的图(图10A中的A-A′线截面图)。
图36B是表示同一制造工序的栅极(G1)埋入工序的图(图10A中的B-B′线截面图)。
图37A是表示同一制造工序的栅极(G2)形成工序的图(图10A中的A-A′线截面图)。
图37B是表示同一制造工序的栅极(G2)形成工序的图(图10A中的B-B′线截面图)。
图38A是表示同一制造工序的固定电位线形成工序的图(图10A中的A-A′线截面图)。
图38B是表示同一制造工序的固定电位线形成工序的图(图10A中的B-B′线截面图)。
图39A是与图11的实施形态对应的单元阵列的布局图。
图39B是图39A的A-A′线截面图。
图39C是图39A的B-B′线截面图。
图40A是表示图39的单元阵列的制造工序中柱状硅形成工序的图(图39A中的A-A′线截面图)。
图40B是表示图39的单元阵列的制造工序中柱状硅形成工序的图(图39A中的B-B′线截面图)。
图41A是表示同一制造工序的柱状硅形成工序的图(图39A中的A-A′线截面图)。
图41B是表示同一制造工序的柱状硅形成工序的图(图39A中的B-B′线截面图)。
图42A是表示同一制造工序的栅极材料淀积工序的图(图39A中的A-A′线截面图)。
图42B是表示同一制造工序的栅极材料淀积工序的图(图39A中的B-B′线截面图)。
图43A是表示同一制造工序的栅极形成工序的图(图39A中的A-A′线截面图)。
图43B是表示同一制造工序的栅极形成工序的图(图39A中的B-B′线截面图)。
图44A是表示同一制造工序的平坦化工序的图(图39A中的A-A′线截面图)。
图44B是表示同一制造工序的平坦化工序的图(图39A中的B-B′线截面图)。
图45A是表示与图11所示的实施形态5有关的存储单元中其他单元阵列的布局图。
图45B是图45A的A-A′线截面图。
图45C是图45A的B-B′线截面图。
图46A是表示图45的单元阵列的制造工序中柱状硅形成工序的图(图45A中的A-A′线截面图)。
图46B是表示图45的单元阵列的制造工序中柱状硅形成工序的图(图45A中的B-B′线截面图)。
图47A是表示同一制造工序的柱状硅形成工序的图(图45A中的A-A′线截面图)。
图47B是表示同一制造工序的柱状硅形成工序的图(图45A中的B-B′线截面图)。
图48A是表示同一制造工序的栅极材料淀积工序的图(图45A中的A-A′线截面图)。
图48B是表示同一制造工序的栅极材料淀积工序的图(图45A中的B-B′线截面图)。
图49A是表示同一制造工序的栅极(G1)形成工序的图(图45A中的A-A′线截面图)。
图49B是表示同一制造工序的栅极(G1)形成工序的图(图45A中的B-B′线截面图)。
图50A是表示同一制造工序的平坦化工序的图(图45A中的A-A′线截面图)。
图50B是表示同一制造工序的平坦化工序的图(图45A中的B-B′线截面图)。
图51A是表示同一制造工序的栅极(G2)形成区域的开口工序的图(图45A中的A-A′线截面图)。
图51B是表示同一制造工序的栅极(G2)形成区域的开口工序的图(图45A中的B-B′线截面图)。
图52A是表示同一制造工序的栅极材料淀积工序的图(图45A中的A-A′线截面图)。
图52B是表示同一制造工序的栅极材料淀积工序的图(在图45A中的B-B′线截面图)。
图53A是表示同一制造工序的栅极(G2)形成工序的图(图45A中的A-A′线截面图)。
图53B是表示同一制造工序的栅极(G2)形成工序的图(图45A中的B-B′线截面图)。
图54A是表示图39A的实施形态中追加分路配线的实施形态的布局图。
图54B是图54A的A-A′线截面图。
图54C是图54A的B-B′线截面图。
图55A是当用其它分路配线构造时图54A的A-A′线截面图。
图55B是当用其它分路配线构造时图54A的B-B′线截面图。
图56是与图3对应地表示当将与实施形态1有关的n沟道型MIS晶体管变形为p沟道型时的存储单元构造的图。
图57是与图8对应地表示当将与实施形态2有关的n沟道型MIS晶体管变形为p沟道型时的存储单元构造的图。
图58是与图9对应地表示当将与实施形态3有关的n沟道型MIS晶体管变形为p沟道型时的存储单元构造的图。
图59A是与图10对应地表示当将与实施形态4有关的n沟道型MIS晶体管变形为p沟道型时的存储单元构造的图。
图59B是与图10C对应地表示当将与实施形态4有关的n沟道型MIS晶体管变形为p沟道型时的存储单元构造的图。
图60A是与图11对应地表示当将与实施形态5有关的n沟道型MIS晶体管变形为p沟道型时的存储单元构造的图。
图60B是与图7A对应地表示当用p沟道型MIS晶体管时的驱动电压波形的图。
图60C是与图7B对应地表示当用p沟道型MIS晶体管时的驱动电压波形的图。
图61是表示用于图3实施形态的单元模拟的晶体管参数的图。
图62是表示根据同一模拟写入“0”和其后的读出工作的电压波形的图。
图63是表示根据同一模拟写入“1”和其后的读出工作的电压波形的图。
图64是表示根据同一模拟写入“0”，“1”数据时单元的漏极电流-栅极电压特性的图。
图65是表示根据使辅助栅极处于固定电位的模拟写入“0”和其后的读出工作的电压波形的图。
图66是表示根据同一模拟写入“1”和其后的读出工作的电压波形的图。
图67是表示根据同一模拟写入“0”，“1”数据时单元的漏极电流-栅极电压特性的图。
图68A是根据实施形态6的单元阵列的平面图。
图68B是图68A的I-I′截面图。
图68C是图68A的II-II′截面图。
图69是表示同一实施形态的制造工序中在第1硅衬底上形成栅极材料膜的工序的截面图。
图70是表示同一制造工序中在第2硅衬底上进行氢离子注入工序的截面图。
图71是表示同一制造工序中衬底贴合工序的截面图。
图72是表示同一制造工序中贴合衬底厚度调整工序的图。
图73A是表示同一制造工序中元件分离工序的平面图。
图73B是图73A的II-II′截面图。
图74是表示同一制造工序中用于虚设字线的绝缘膜淀积工序的截面图。
图75是表示同一制造工序中虚设字线形成工序和用虚设字线的辅助栅极分离工序的截面图。
图76是表示同一制造工序中硅氮化膜形成工序的截面图。
图77是表示同一制造工序中将绝缘膜埋入分离沟的工序的截面图。
图78是表示同一制造工序中除去硅氮化膜的工序的截面图。
图79是表示同一制造工序中生长硅层的工序的截面图。
图80是表示同一制造工序中除去虚设字线的工序的截面图。
图81是表示同一制造工序中栅极绝缘膜形成工序和硅氮化膜形成工序的截面图。
图82是表示同一制造工序中主栅极埋入工序的截面图。
图83是表示同一制造工序中硅氮化膜淀积工序的截面图。
图84A是表示同一制造工序中硅氮化膜刻蚀工序的平面图。
图84B是图84A的I-I′截面图。
图85是表示同一制造工序的元件分离工序的平面图。
图86是表示同一制造工序中源极，漏极扩散层形成工序的截面图。
图87是表示同一制造工序中层间绝缘膜形成工序的截面图。
图88是表示同一制造工序中源极配线埋入沟形成工序的截面图。
图89是表示同一制造工序中源极配线埋入工序的截面图。
图90是表示同一制造工序中层间绝缘膜形成工序的截面图。
图91是表示同一制造工序中位线接触孔和配线沟形成工序的截面图。
图92是与根据其它实施形态的单元阵列的图68B对应的截面图。
具体实施方式
下面，我们参照附图说明与本发明有关的几个实施形态。首先，在说明具体的实施形态前，先说明下面述说的实施形态中使用的存储单元的基本原理。
图1表示DRAM的单个存储单元的基本截面构造。存储单元MC由SOI构造的n沟道MIS晶体管构成。即，在硅衬底10上形成硅氧化膜11作为绝缘膜，用在这个硅氧化膜11上形成p型硅层12的SOI衬底。在这个SOI衬底的硅层12上，通过栅极氧化膜16形成栅极13，与栅极13自匹配地形成n型漏极扩散层14和n型源极扩散层15。
漏极扩散层14和源极扩散层15形成达到底部的硅氧化膜11的深度。所以，由p型硅层12构成的沟道体区域，如果用氧化膜实施沟道宽度方向(与图的纸面垂直的方向)上的分离，则底面和沟道宽度方向的侧面与其它部分绝缘分离，沟道长度方向形成pn结分离的浮动状态。
这种由MIS晶体管构成构成的DRAM单元的工作原理利用是晶体管沟道体(与其它部分绝缘分离的p型硅层12)的多数载流子的空穴的积累状态。即，通过使晶体管工作在5极管区域，从漏极14流出大电流，在漏极14附近引起碰撞离子化。使由这个碰撞离子化产生的作为多数载流子的空穴保持在p型硅层12中，例如将这个空穴的积累状态取为数据“1”，将漏极14和p型硅层12之间的pn结作为正向偏压，将p型硅层12的空穴放出到漏极一侧的状态取为数据“0”。
数据“0”，“1”是沟道体的电位差，作为MIS晶体管的阈值电压差存储起来。图2表示给予栅极的驱动电位VWL和体电位VB之间的关系。如图2所示通过空穴积累，体电位VB高的数据“1”状态的阈值电压Vth1比数据“0”状态的阈值电压Vth0低。为了保持在体内积累是多数载流子的空穴的“1”状态，必须在栅极13上加上负的体电压。这个数据保持状态，限于不进行逆数据的写入工作(消去)，即便进行读出工作也不改变。即，与利用电容的电荷积累的1个晶体管/1个电容的DRAM不同，可以进行非破坏读出。
在以上基本的DRAM单元构成中，是否能够只使数据“0”，“1”的阈值电压差中哪一个变大成为重要的问题。如从上述工作原理可以看到的那样，通过来自栅极13的电容耦合控制体电位，决定数据的写入特性和保持特性。可是，因为对于体电位阈值电压大致以平方根起作用，所以要实现数据“0”，“1”之间大的阈值电压差是不容易的。而且，在上述写入工作中，写入“0”的存储单元MC进行3极管工作，所以当形成沟道时栅极13和沟道体没有电容耦合，不能够使体电位上升。
因此在下面的实施形态中，除了对于上述的基本存储单元构造，设置用于形成沟道的主栅极(第1栅极)外，还对于MIS晶体管的沟道体设置用于通过电容耦合控制体电位的辅助栅极(第2栅极)。而且，通过与第1栅极同步地驱动第2栅极，可以实现更确实的数据写入，并且可以存储阈值电压差大的数据“0”，“1”。
下面我们说明具体的实施形态。
[实施形态]
图3与图1的基本构造对应地表示根据实施形态1的存储单元MC的构造。与图1不同之处在于除了是用于晶体管沟道控制的前栅极的第1栅极(G1)13外，还设置了用于控制体电位的第2栅极(G2)20。在本实施形态中，第2栅极20作为通过栅极绝缘膜19与硅层12的底面进行电容耦合的相对的后栅极，埋入硅层12下面的氧化膜11内。
图4表示用多个这样的存储单元MC进行矩阵配列的存储单元阵列的等效电路图。并列在一个方向上的多个存储单元MC的第1栅极(G1)13与第1字线WL1连接，第2栅极(G2)20与第2字线WL2连接。在与这些字线WL1，WL2交叉的方向上，配置与存储单元MC的漏极连接的位线BL。所有的存储单元MC的源极15都与固定电位线(接地电位线VSS)连接。
图5表示存储单元阵列的布局，图6A和图6B分别表示图5的A-A′线截面图和B-B′线截面图。p型硅层12通过埋入硅氧化膜21形成格子状的图案。即共有漏极14的2个晶体管的区域在字线WL1，WL2的方向上由硅氧化膜21进行分离元件地配列。或者代替埋入硅氧化膜21，也可以通过对硅层12进行刻蚀，实施横方向上的元件分离。在一个方向上连续地形成第1栅极13和第2栅极20，使它们成为字线WL1，WL2。在字线WL1，WL2的方向上连续地形成源极15，使它成为固定电位线(共同的源线)。在晶体管上覆盖层间绝缘膜17，在层间绝缘膜17上形成位线(BL)18。位线18与2个晶体管共有的漏极14接触，与字线WL1，WL2交叉那样地进行配置。
因此，作为各晶体管的沟道体的硅层12在底面和沟道宽度方向的侧面由氧化膜相互分离，在沟道长方向由pn结相互分离，保持在浮动状态中。
而且在这种存储单元阵列构成中，通过以最小加工尺寸F的间隔形成字线WL1，WL2和位线BL，单个单元面积如图5的虚线所示，成为2F×2F＝4F2。
如上所述，将一个MIS晶体管作为1比特的存储单元MC，构成能够进行定时存储的存储单元阵列。
图7A和图7B表示写入数据时的字线WL1，WL2和位线BL的电压波形图。同步地驱动成对的第1字线WL1和第2字线WL2。图7A是当用相同材料构成第1栅极13和第2栅极20时，通过将第2栅极20控制在比第1栅极13低的电位上，在沟道体的第2栅极20一侧可以积累多数载流子。另一方面，图7B是当用功函数不同的电极材料构成第1栅极13和第2栅极20时，通过给予两者相同的电位，在沟道体的第2栅极20一侧可以积累多数载流子。
在图7A的情形中，当写入数据“1”时，将比基准电位VSS高的正电位VWL1H给予选出的第1字线WL1，同时将比这个电位低的电位VWL2H(在图例中比基准电位VSS低的负电位)给予选出的第2字线WL2，将比基准电位VSS高的正电位VBLH给予选出的位线BL。因此，在选出的存储单元MC中，产生由5极管工作引起的碰撞离子化，在沟道体中积累空穴。
数据保持是将比基准电位VSS低的负电位VWL1L给予第1字线WL1，并将比这个电位更低的低电位VWL2L给予选出的第2字线WL2。因此，保持表示在沟道体中积累过剩空穴状态的数据“1”。
当写入数据“0”时，分别将与写入数据“1”时相同的电位VWL1H和VWL2H给予选出的第1和第2字线WL1和WL2，并将比基准电位VSS低的负电位VBLL给予选出的位线BL。因此，在选出的存储单元MC中，漏结处于顺偏压，将沟道体中的空穴排出到漏极14，写入表示体电位低的状态的数据“0”。
在图7B的情形中，当写入数据“1”时，将比基准电位VSS高的正电位VWLH给予选出的第1和第2字线WL1和VW2，将比基准电位VSS高的正电位VBLH给予选出的位线BL。因此，在选出的存储单元MC中，产生由5极管工作引起的碰撞离子化，在沟道体中积累空穴。
数据保持是将比基准电位VSS低的负电位VWLL给予第1和第2字线WL1和WL2。因此，保持表示在沟道体中积累过剩空穴的状态的数据“1”。
当写入数据“0”时，分别将与写入数据“1”时相同的电位VWLH给予选出的第1和第2字线WL1和WL2，将比基准电位VSS低的负电位VBLL给予选出的位线BL。因此，在选出的存储单元MC中，漏结处于顺偏压，将沟道体中的空穴排出到漏极14，写入表示体电位低的状态的数据“0”。
这样，如果用功函数不同的材料构成2个栅极13和20，则通过用相同的电位同步驱动第1字线WL1和第2字线WL2，能够控制到沟道体的空穴积累。
在以上那样的这个实施形态中，通过与主栅极(第1栅极)13一起驱动辅助栅极(第2栅极)20，能够写入阈值电压差大的数据“0”，“1”。即，在第2栅极20上加上负电位处于数据保持状态，很好地保持数据“1”的空穴积累状态，同时通过当写入数据时提高这个第2栅极20的电位，由于电容耦合使体电位上升，能够确实地写入数据。
当写入数据“0”时，即便在第1栅极13一侧形成沟道，因为通过驱动第2栅极20能够使体电位上升，所以可以确实地写入数据“0”。
由于上述情况，能够存储阈值电压差大的数据“0”，“1”。
又，通过降低非选出的第1字线WL1的电位进行数据保持，但是因为这时成对的第2字线WL2的电位也下降向下控制体电位，所以在与相同位线BL连接的其它单元中进行数据“0”的写入时，能够确实地防止破坏在保持数据“1”的非选出的存储单元MC中的数据。进一步，在与写入“1”的位线BL连接的非选出的数据“0”单元中，存在着由于表面电压击穿和GIDL(Gate Induced Drain Leakage，栅极感应漏极泄漏)电流引起数据破坏的悬念，但是在本实施形态的情形中，通过降低第2字线WL2的体电位，也能够解除这些悬念。
进一步，当写入“0”时，使位线BL的电位很大下降，从源极15到位线BL流动着电流，但是在本实施形态的情形中，因为由于第2栅极20使体电位上升，所以不需要使位线BL有这种程度的下降。因此，例如，可以使位线BL的电位与源极的基准电位VSS大致相同，从而能够抑制从源极15到位线BL流动的电流。
又当读出数据时，为了不会错误地写入“1”，需要进行3极管工作。因此，位线BL的电位比写入“1”时的低，但是因此在漏极14和沟道体之间的耗散层的伸展比写入“1”时小，从而使位线BL和沟道体之间的电容耦合变大。这成为写入时使注入沟道体的载流子进行电容再分配，体电位下降的原因。在本实施形态中，由于第2栅极20的控制，能够很好地保持沟道体的多数载流子积累状态。
其次，我们说明在本实施形态中行译码器和字线驱动器的具体电路构成的一个例子。图7C是行译码器的一个例子，是表示用于产生图7B所示的字线WL1，WL2的电压波形的字线驱动器WDDV1的一个例子的图。
如这个图7C所示，行译码器RDEC由NAND电路C10构成，字线驱动器WDDV1由反相电路C11，电平变换电路C12，电平变换电路C13，和输出缓冲电路C14构成。通过这种构成，由行译码器RDEC选出的字线驱动器WDDV1将高电平的电位变换成比正电位VCC高的电位VWLH，供给字线WL1，WL2。
更具体地，将行地址信号RADD和字线启动信号WLEN输入NAND电路C10。将所有的高电平的行地址信号RADD和高电平的字线启动信号WLEN输入与选出的字线WL1，WL2对应的字线驱动器WDDV1。所以，与选出的字线WL1，WL2对应的字线驱动器WDDV1的NAND电路C10的输出成为低电平，即基准电位VSS。将NAND电路C10的输出输入到反相电路C11。
这个反相电路C11反转输入的信号并输出。所以，在选出的字线驱动器WDDV1中，反相电路C11的输出成为高电平，即正的电位VCC。将这个反相电路C11的输出输入到电平变换电路C12和电平变换电路C13。又，也将NAND电路C10的输出输入到电平变换电路C12和电平变换电路C13。
将这个电平变换电路C12和电平变换电路C13的输出输入到输出缓冲电路C14。通过电平变换电路C12和输出缓冲电路C14将是反相电路C11的高电平输出电位VCC的输出变换成比VCC高的正电位VWLH，供给字线WL1，WL2。又，通过电平变换电路C13和输出缓冲电路C14，将反相电路C11的低电平输出电位VSS的输出变换成比VSS低的电位VWLL，供给字线WL1，WL2。
在本实施形态中，电平变换电路C12通过备有p型MOS晶体管PM10，PM11和n型MOS晶体管NM10，NM11构成。p型MOS晶体管PM10，PM11的源极端子分别与电位VWLH的供给线连接，其漏极端子分别与n型MOS晶体管NM10，NM11的漏极端子连接。又，p型MOS晶体管PM10的栅极端子与在p型MOS晶体管PM11和n型MOS晶体管NM11之间的节点连接，p型MOS晶体管PM11的栅极端子与在p型MOS晶体管PM10和n型MOS晶体管NM10之间的节点连接。
将反相电路C11的输出输入到n型MOS晶体管NM10的栅极端子，将NAND电路C10的输出输入到n型MOS晶体管NM11的栅极端子。这些n型MOS晶体管NM10，NM11的源极端子分别与电位VSS的供给线连接。另一方面，电平变换电路C13通过备有p型MOS晶体管PM12，PM13和n型MOS晶体管NM12，NM14构成。p型MOS晶体管PM12，PM13的源极端子分别与电位VCC的供给线连接，其漏极端子分别与n型MOS晶体管NM12，NM13的漏极端子连接。又，将反相电路C11的输出输入到p型MOS晶体管PM12的栅极端子，将NAND电路C10的输出输入到p型MOS晶体管PM13的栅极端子。
n型MOS晶体管NM12的栅极端子与在p型MOS晶体管PM13和n型MOS晶体管NM13之间的节点连接，n型MOS晶体管NM13的栅极端子与在p型MOS晶体管PM12和n型MOS晶体管NM12之间的节点连接。又，这些n型MOS晶体管NM12，NM13的源极端子分别与电位VWLL的供给线连接。
输出缓冲电路C14是通过将p型MOS晶体管PM14，PM15和n型MOS晶体管NM14，NM15串联地连接起来构成的。
p型MOS晶体管PM14的源极端子与电位VWLH的供给线连接，其栅极端子与在电平变换电路C12中的p型MOS晶体管PM11的栅极端子连接。p型MOS晶体管PM14的漏极端子与p型MOS晶体管PM15的源极端子连接。将电位VSS输入到这个p型MOS晶体管PM15的栅极端子。因此，p型MOS晶体管PM15成为常通的MOS晶体管。又，p型MOS晶体管PM15的漏极端子与n型MOS晶体管NM14的漏极端子连接。从这些p型MOS晶体管PM15和n型MOS晶体管NM14之间的节点输出用于驱动字线WL1，WL2的电压。
将电位VCC供给n型MOS晶体管NM14的栅极端子。因此，n型MOS晶体管NM14的栅极端子成为常通的MOS晶体管。n型MOS晶体管NM14的源极端子与n型MOS晶体管NM15的漏极端子连接。这个n型MOS晶体管NM15的栅极端子与在电平变换电路C13中的n型MOS晶体管NM13的栅极端子连接。又，n型MOS晶体管NM15的源极端子与电位VWLL的供给线连接。
用如上构成的行译码器RDEC和字线驱动器WDDV1，产生图7B所示的电位VWLH，VWLL，供给字线WL1，WL2。此外，在图7C中，在各MOS晶体管上实施后栅极连接，但是不一定需要这样做。
此外，这个字线驱动器WDDV1的输出缓冲电路C14备有常通的MOS晶体管PM15，NM14，但是这是为了不将电位VWLH和电位VWLL的电位差直接加到MOS晶体管PM14，NM15上。即，通过常通的MOS晶体管PM15，NM14，电位差只减少与这个阈值下降相当的电压。所以，如果也可以将这个电位差直接加到MOS晶体管PM14，PM15上，则如图7D所示，也可以省略MOS晶体管PM15，NM14。
将这些图7C或图7D所示的行译码器RDEC和字线驱动器WDDV1配置在存储单元阵列MCA上的布局图如图7E所示。如这个图7E所示，当字线驱动器WDDV1的布局间隔与字线WL1，WL2的配线间隔一致时，能够将行译码器RDEC和字线驱动器WDDV1配置在存储单元阵列MCA的一侧。
与此相对，当字线驱动器WDDV1的布局面积增大，能够使字线驱动器WDDV1的布局间隔与字线WL1，WL2的配线间隔不一致时，可以考虑如图7F所示的布局。即，将行译码器RDEC和字线驱动器WDDV1配置在存储单元阵列MCA的两侧，例如，用在存储单元阵列MCA左侧的行译码器RDEC和字线驱动器WDDV1驱动奇数号码的字线WL1，WL2的译码，用在存储单元阵列MCA右侧的行译码器RDEC和字线驱动器WDDV1驱动偶数号码的字线WL1，WL2的译码。
其次，我们说明与图7A对应的行数据和字线驱动器的电路构成。图7G是行译码器的一个例子，是表示用于产生图7A所示的字线WL1，WL2的电压波形的字线驱动器WDDV2的一个例子的图。
如这个图7G所示，行译码器RDEC由NAND电路C10构成，字线驱动器WDDV2由反相电路C11，电平变换电路C22，电平变换电路C23，输出缓冲电路C24，电平变换电路C25和输出缓冲电路C26构成。这里的电压高低关系，按照图7A的例子，为VWL1H＞VSS＞VWL2H＞VWL1L＞VWL2L。
当只说明与图7C不同之处时，电平变换电路C22具有基本上与图7C的电平变换电路C12相同的构成，备有p型MOS晶体管PM20，PM21和n型MOS晶体管NM20，NM21。但是，p型MOS晶体管PM20，PM21的源极端子与电位VWL1H的供给线连接。
电平变换电路C23也具有基本上与图7C的电平变换电路C13相同的构成，备有p型MOS晶体管PM22，PM23和n型MOS晶体管NM22，NM23。但是，n型MOS晶体管NM22，NM23的源极端子与电位VWL1L的供给线连接。
输出缓冲电路C24也具有基本上与图7C的输出缓冲电路C14相同的构成，备有串联连接的p型MOS晶体管PM24，PM25和n型MOS晶体管NM24，NM25。但是，p型MOS晶体管PM24的源极端子与电位VWL1H的供给线连接，n型MOS晶体管NM25的源极端子与电位VWL1L的供给线连接。
此外，图7G的字线驱动器WDDV2备有电平变换电路C25和输出缓冲电路C26。电平变换电路C25的构成与电平变换电路C23的构成相同，备有p型MOS晶体管PM26，PM27和n型MOS晶体管NM26，NM27。但是，n型MOS晶体管NM26，NM27的源极端子与电位VWL2L的供给线连接。
输出缓冲电路C26具有与输出缓冲电路C24相同的构成，但是由p型MOS晶体管PM28和n型MOS晶体管NM28这样2个MOS晶体管构成。而且，p型MOS晶体管PM28的源极端子与电位VWL2H的供给线连接，n型MOS晶体管NM28的源极端子与电位VWL2L的供给线连接。
不插入常通MOS晶体管的原因是，如从图7A可以看到的那样，因为电位VWL2H和电位VWL2L之间的电位差没有大到这种程度，所以即便将这个电位差直接加到MOS晶体管PM28，NM28上，也不会发生问题。
如从这种构成可以看到的那样，输出缓冲电路C24的输出，在电位VWL1H和电位VWL1L之间振荡，因此，驱动第1字线WL1。又，输出缓冲电路C26的输出，在电位VWL2H和电位VWL2L之间，与输出缓冲电路C24的输出同步地振荡，因此，驱动第2字线WL2。此外，在图7G中，在各MOS晶体管中实施后栅极连接，但是不一定需要这样做。
又，与图7D所示的字线驱动器WDDV1相同，即便在图7H所示的字线驱动器WDDV2中，也可以省略p型MOS晶体管PM25和n型MOS晶体管NM24。
将这些图7G或图7H所示的行译码器RDEC和字线驱动器WDDV2配置在存储单元阵列MCA上的布局图如图7I所示。在如图7G和图7H所示的字线驱动器WDDV2中，根据用不同的电位同步地驱动第1字线WL1和第2字线WL2的关系，这个布局面积比图7C和图7D所示的字线驱动器WDDV1大。所以，我们考虑要使字线驱动器WDDV2的布局间隔与字线WL1，WL2的配线间隔一致是困难的。因此，在图7I所示的布局中，将行译码器RDEC和字线驱动器WDDV2配置在存储单元阵列MCA的两侧，例如，用在存储单元阵列MCA左侧的行译码器RDEC和字线驱动器WDDV2驱动奇数号码的字线WL1，WL2的译码，用在存储单元阵列MCA右侧的行译码器RDEC和字线驱动器WDDV2驱动偶数号码的字线WL1，WL2的译码。
又，如图7J所示，例如，也可以将用于第1字线WL1的字线驱动器WDDV3配置在存储单元阵列MCA左侧，将用于第2字线WL2的字线驱动器WDDV4配置在存储单元阵列MCA右侧。通过这样的配置，能够很容易地进行电源配线的来回布局。即，可以只在具有用于第1字线WL1的字线驱动器WDDV3的存储单元阵列MCA左侧，配置电位VWL1H和电位VWL1L的电位供给线，只在具有用于第2字线WL2的字线驱动器WDDV4的存储单元阵列MCA右侧，配置电位VWL2H和电位VWL2L的电位供给线。
但是，在这种布局的情形中，字线驱动器WDDV3和字线驱动器WDDV4两者分别需要行译码器RDEC。这种字线驱动器WDDV3的例子如图7K所示，这种字线驱动器WDDV4的例子如图7L所示。
如图7K所示，用于第1字线WL1的字线驱动器WDDV3备有通过反相电路C11与行译码器RDEC连接的电平变换电路C22，直接与行译码器RDEC连接的电平变换电路C23，和输出缓冲电路C24。这些构成与上述图7G的字线驱动器WDDV2相同。
另一方面，如图7L所示，用于第2字线WL2的字线驱动器WDDV4通过备有行译码器RDEC，反相电路C1 1，电平变换电路C25，和输出缓冲电路C26构成。电平变换电路C25和输出缓冲电路C26的构成与上述图7G的字线驱动器WDDV2相同。但是，因为字线驱动器WDDV4设置在存储单元阵列MCA右侧，不能与字线驱动器WDDV3共用行译码器RDEC，所以要独立地设置行译码器RDEC和反相电路C11。
因为同步地将行地址信号RADD和WLEN输入字线驱动器WDDV3的行译码器RDEC和字线驱动器WDDV4的行译码器RDEC，所以结果以不同的电压振幅输出同步的字线驱动电位。
此外，在图7K和图7L中，在各MOS晶体管中实施后栅极连接，但是不一定需要这样做。又，即便在图7K所示的字线驱动器WDD3中，如图7M所示，也可以省略p型MOS晶体管PM25和n型MOS晶体管NM24。
图7N是表示具有上述存储单元阵列MCA，行译码器RDEC和字线驱动器WDDV的存储芯片MCP的全体布局的一个例子的图。如这个图7N所示，输入低电压侧的供给电压VSS和高电压侧的供给电压VCC。将这个电位VSS和电位VCC供给由升压电路组及其驱动器构成的电路BST，产生这个存储芯片MCP必需的各种电压。这里，与图7B的电压波形对应，显示了产生4类电位VWLH，VWLL，VBLH，VBLL的例子。在用图7A的电压波形的存储单元阵列MCA的情形中，产生6类电位VWL1H，VWL1L，VWL2H，VWL2L，VBLH，VBLL。通过电位供给线将在这个电路BST中产生的各种电位供给需要的电路。特别是，将这个图所示的4类电位，如上所述地，供给行译码器RDEC和字线驱动器WDDV。
又，将对于存储芯片MCP特定进行数据写入，数据读出的存储单元的地址输入这个存储芯片MCP。将这个地址输入地址接收机ADRV，分离成行地址信号和列地址信号。然后，将行地址信号供给行地址译码器RDEC，将列地址信号供给列地址译码器CDEC。
从数据I/O端子进行数据的输入输出。即，从这个数据I/O端子输入写入存储单元阵列MCA的数据，并将该数据输入到输入接收机INRV。然后，通过数据驱动器DTDV，供给列选择栅极CSG，进行到存储单元阵列MCA的的数据写入。
另一方面，将从存储单元阵列MCA读出的信号从列选择栅极CSG输出到读出放大器SA，在这个读出放大器SA上进行数据检测。通过输出驱动器ODTV从数据I/O端子输出检测出的数据。
又，在这个存储芯片MCP中，具有输入各种控制信号的控制信号接收机CSRV。这个控制信号接收机CSRV，根据从这个存储芯片MCP外部输入的控制信号，在内部产生必需的各种控制信号，并进行输出。
此外，在这个图7N的存储芯片MCP中，表示了将行译码器RDEC和字线驱动器WDDV设置在存储单元阵列MCA两侧时的布局例，如上所述，也存在只将行译码器RDEC和字线驱动器WDDV设置在存储单元阵列MCA一侧的情形。
此外，至今说明的字线驱动器WDDV1，WDDV2，WDDV3，WDDV4的构成和存储芯片MCP的构成也可以分别适用于下面说明的各实施形态。
[实施形态2]
图8与图3对应地表示根据实施形态2的DRAM单元的构造。在这个实施形态中，将第1栅极(G1)13埋入硅层12下面的氧化膜11内。将第2栅极(G2)20配置在硅层12的上方，但是不直接与硅层12相对。即，在硅层12和第2栅极20之间设置与硅层12连接的中继电极25。然后，第2栅极20通过绝缘膜26与中继电极25相对，由它们构成电容。
在这个实施形态中，第2栅极20通过电容耦合对硅层12相对进行电位控制，这与以前的实施形态相同。而且，存储单元MC的第1栅极13，第2栅极20分别与第1，第2字线WL1，WL2连接，漏极14与位线BL连接，构成如图4那样的存储单元阵列。
即便根据本实施形态也能得到与以前的实施形态相同的效果。又，因为第2栅极20不直接与沟道体相对，在与中继电极25之间构成电容，所以中继电极25的面积比实际的沟道体区域的面积大，可以给出更大的电容耦合。
[实施形态3]
图9与图3对应地表示根据实施形态3的DRAM单元的构造。在这个实施形态中，与图3相同在硅层12上面与硅层12相对地形成第1栅极13，为了形成与图8相同的电容构造，将第2栅极20埋入在硅层12的下面的氧化膜11中。
即便根据本实施形态也能得到与以前的实施形态相同的效果。又，由于与实施形态2相同的理由，能够增大对于第2栅极20的沟道体的电容耦合。
[实施形态4]
图10A表示根据实施形态4的DRAM单元阵列的布局，图10B表示图10A的A-A′线截面图。图10C表示图10A的B-B′线截面图。
在这个实施形态中，如图10B所示，在硅层12上面与硅层12相对地形成第2栅极(G2)20，如图10A和图10C所示，与硅层12的两个侧面相对地形成第1栅极(G1)13。即构成使硅层12的侧面成为沟道的MIS晶体管。如从那里可以看到的那样，在本实施形态中，在硅层的两个侧面上形成沟道。如图10A所示，在位线BL的方向在每个存储单元MC上不连续地配置第1栅极13。而且，通过共同连接这些第1栅极13连续地形成第2栅极20作为位线WL。所以，能够用同一个电位对第1和第2栅极13和20进行控制。
层间绝缘膜17具有第1层17a和第2层17b的二层构造，在第1层17a上配置与源极15共同连接的固定电位线23，在第2层17b上配置位线18。
在这个实施形态中，当通过第1栅极13在硅层12的侧面上形成沟道时，同时避免了就在第2栅极20的下面形成沟道。这对于能够通过第2栅极20对就在它下面的沟道体电位进行控制是必要的。因此，第1栅极13和第2栅极20可以用功函数不同的材料。例如，如果如本实施形态那样存储单元MC是n型沟道MIS晶体管时，则第1栅极13用n型多晶硅，第2栅极20，为了能够用p型沟道体构成硅层12保持积累状态，用功函数比n型多晶硅大的p型多晶硅或铂等金属。又，第2栅极20下面的栅极绝缘膜(电容绝缘膜)19例如用硅氮化膜。
如果存储单元是p型沟道，则也可以用p型多晶硅作为第1栅极13，例如用铪等金属作为第2栅极20。
即便根据本实施形态也能得到与以前的实施形态相同的效果。
[实施形态5]
图11表示根据实施形态5的DRAM单元的截面构造。在这个实施形态中，在不在SOI衬底上而是在硅衬底10上形成的p型柱状硅部分30上构成纵型MIS晶体管。即，在柱状硅部分30的上部形成n型漏极14，在底部形成n型源极15。又，与柱状硅部分30的两个侧面相对地形成第1栅极(G1)13和第2栅极(G2)20。从而，用将不是SO1衬底而是柱状硅部分30制成浮动的沟道体的纵型MIS晶体管，构成存储单元MC。
我们将这个纵型MIS晶体管构造称为SGT(Surrounding GateTransistor，环绕栅晶体管)。
即便根据本实施形态也能得到与以前的实施形态相同的效果。
下面，我们说明与上述各实施形态对应的制造工序。
[与实施形态1对应的制造工序]
图12～图18表示与图3所示的实施形态1对应的DRAM单元的制造工序。在这个实施形态中，为了将2个栅极13，20配置在硅层的上下，用2块硅衬底。如图12所示，在第1硅衬底101上，在单元阵列区域的外侧形成重合标记，加工成沟102。然后如图13所示，将氧化膜103埋入沟102。沟102的深度比通过以后削去硅衬底101调整厚度的SOI层深。更具体地，如后所述，因为这个硅衬底101成为图3的硅层12，所以要比这个硅层12的厚度深那样地形成沟102。
此后，如图14所示，在硅衬底101上，通过栅极绝缘膜19连续地将第2栅极20(G2)作为字线WL2形成图案。形成第2栅极20的面通过覆盖硅氧化膜106等的绝缘膜实现平坦化。用CMP(ChemicalMechanical Polishing，化学机械抛光)进行平坦化。此后，如图15所示，将第2硅衬底201粘合在经平坦化后的硅氧化膜106的面上。
此后，如图16所示，研磨第1硅衬底101直到预定的SOI层的厚度。经过这样研磨后的硅衬底101成为图3的硅层12。这时，因为以前埋入的硅氧化膜103向外突出，所以在下面的形成第1栅极13的工序中，能够将它用作与已经形成的第2栅极20实现位置重合的标记。
即，如图17所示，在硅衬底101上用STI法埋入元件分离氧气膜115进行横方向的元件分离，此后通过栅极绝缘膜16连续地将第1栅极(G1)13作为字线WL1那样地形成图案。在图中只在位线方向画出了元件分离绝缘膜115，但是也以规定间隔在字线方向形成元件分离绝缘膜115，对于每个存储单元MC区域形成与其它区域分离的硅层12。进一步通过离子注入形成漏极14和源极15。然后，如图18所示，形成层间绝缘膜17，在层间绝缘膜17上形成位线18。
[与实施形态2对应的制造工序]
图19～图26表示与图8所示的实施形态2对应的DRAM单元的制造工序。在这个实施形态中，为了将2个栅极13，20配置在硅层的上下，也用2块硅衬底。如图19所示，在第1硅衬底101上，在单元阵列区域的外侧形成重合标记，加工成沟102。然后如图20所示，将氧化膜103埋入沟102。沟102的深度比通过以后削去硅衬底101调整厚度的SOI层深。更具体地，如后所述，因为这个硅衬底101成为图8的硅层12，所以要比这个硅层12的厚度深那样地形成沟102。
此后，如图21所示，在硅衬底101上，通过栅极绝缘膜16连续地将第1栅极13(G1)作为字线WL1那样地形成图案。形成第1栅极13的面通过覆盖硅氧化膜106等的绝缘膜实现平坦化。用CMP(ChemicalMechanical Polishing，化学机械抛光)进行平坦化。此后，如图22所示，将第2硅衬底201粘合在经平坦化后的硅氧化膜106的面上。
此后，如图23所示，研磨第1硅衬底101直到预定的SOI层的厚度。经过这样研磨后的硅衬底101成为图8的硅层12。这时，因为以前埋入的硅氧化膜103向外突出，所以在下面的形成第2栅极20的工序中，能够将它用作与已经形成的第1栅极13实现位置重合的标记。
在经过厚度调整后的硅衬底101上，如图24所示，埋入元件分离氧化膜115后，淀积硅氧化膜203，在与晶体管的沟道体对应的位置上开出开口204。在图中只在位线方向画出了元件分离绝缘膜115，但是也以规定间隔在字线方向形成元件分离绝缘膜115，对于每个存储单元MC区域形成与其它区域分离的硅层12。然后，如图25所示，形成通过开口与沟道体连接的中继电极25，通过电容绝缘膜26在它上面形成第2栅极20(G2)。可以使中继电极25和第2栅极20夹着电容绝缘膜26连续地成膜后，将它们一体化地作为字线WL2形成布局图案。然后，将第2栅极20作为掩模，从硅氧化膜203上进行对硅层12的离子注入，形成漏极14和源极15。此后，如图26所示，形成层间绝缘膜17，在层间绝缘膜17上形成位线18。
[与实施形态3对应的制造工序]
图27～图33表示与图9所示的实施形态3对应的DRAM单元的制造工序。在这个实施形态中，为了将2个栅极13，20配置在硅层的上下，也用2块硅衬底。如图27所示，在第1硅衬底101上，在单元阵列区域的外侧形成重合标记，加工成沟102。然后如图28所示，将氧化膜103埋入沟102。沟102的深度比通过以后削去硅衬底101调整厚度的SOI层深。更具体地，如后所述，因为这个硅衬底101成为图9的硅层12，所以要比这个硅层12的厚度深那样地形成沟102。
此后，如图29所示，淀积硅氧化膜209，在与晶体管的沟道体对应的位置上形成开口209a。然后，形成通过开口209a与沟道体连接的中继电极25，通过电容绝缘膜26在它上面形成第2栅极20(G2)。可以使中继电极25和第2栅极20夹着电容绝缘膜26连续地成膜后，将它们一体化地作为字线WL2形成布局图案。
通过用硅氧化膜210等的绝缘膜覆盖形成第2栅极20的面实现平坦化。用CMP(Chemical Mechanical Polishing，化学机械抛光)进行平坦化。此后，如图30所示，将第2硅衬底201粘合在经平坦化后的硅氧化膜210的面上。
此后，如图31所示，研磨第1硅衬底101直到预定的SOI层的厚度。经过这样研磨后的硅衬底101成为图9的硅层12。这时，因为以前埋入的硅氧化膜103向外突出，所以在下面的形成第1栅极13的工序中，能够将它用作与已经形成的第2栅极20实现位置重合的标记。
在经过厚度调整后的硅衬底101上，如图32所示，埋入元件分离氧化膜115后，通过栅极绝缘膜16连续地将第1栅极13(G1)作为字线WL1那样地形成图案。，在图中只在位线方向画出了，但是也以规定间隔在字线方向形成元件分离绝缘膜115，对于每个存储单元MC区域形成与其它区域分离的硅层12。进一步通过离子注入，形成漏极14和源极15。此后，如图33所示，形成层间绝缘膜17，在层间绝缘膜17上形成位线18。
[与实施形态4对应的制造工序]
图34A和图34B～图38A和图38B与图10B和图10C的截面对应地表示与图10A到图10C所示的实施形态4对应的单元阵列的制造工序。
如图34A和图34B所示，在硅衬底10上形成氧化膜11，在这个氧化膜11上形成规定厚度的p型硅层12。在这个硅层12上形成由例如硅氮化膜19和硅氧化膜301构成的层积膜作为电容绝缘膜。接着，使这个层积膜的硅氧化膜301形成在字线方向连续的带状图案，将它作为掩模一直达到氧化膜11那样地对硅氮化膜19和硅层12进行刻蚀，并埋入元件分离绝缘膜302。因此硅层12被划分成在位线方向连续的多个带状图案的元件形成区域。
接着，如图35A和图35B所示，通过对要埋入第1栅极13的区域中的硅氧化膜301，302和硅氮化膜19进行刻蚀，露出p型硅层12的晶体管形成区域的侧面。这时，在字线方向邻接的p型硅层12之间，除去硅氧化膜302，进一步对下面的氧化膜11的一部分进行过量刻蚀。
然后，如图36A和图36B所示，在硅层12的两个侧面上形成栅极绝缘膜16后，通过淀积多晶硅并进行刻蚀，形成第1栅极(G1)13并将它埋入各存储单元MC区域中的硅层12之间。
其次，如图37A和图37B所示，在氧化膜301之间，埋入与第1栅极13共同连接的成为字线WL的第2栅极20。如上所述用功函数比第1栅极13大的铂等金属材料作在第2栅极20。此外，为了阻止第1栅极13的多晶硅和第2栅极20的铂发生反应，在淀积第1栅极13后，也可以淀积用于防止反应的阻挡层金属(例如，TiN和TaN等)。此后，从硅氧化膜301上进行对硅层12的离子注入，在硅层12形成漏极14和源极15。
其次，如图38A和图38B所示，淀积层间绝缘膜17a，在层间绝缘膜17a上钻出接触孔，形成与源极15在字线方向共同连接的固定电位线23。此后，如图10B和图10C所示，淀积层间绝缘膜17b，钻出接触孔，形成与漏极14连接的位线18。
[与实施形态5对应的制造工序]
图39A表示图11所示的DRAM单元的具体单元阵列的布局，图39B表示图39A的A-A′线截面图，图39C表示图39A的B-B′线截面图。用同样的材料在柱状硅部分30的侧面形成第1栅极13和第2栅极20。这些栅极13，20在一个方向上连续地形成布局图案，分别成为第1字线WL1和第2字线WL2。
图40A图40B～图44A和图44B是说明用与图39B和图39C对应的截面的制造工序的图。如图40A和图40B所示，在硅衬底10上预先全面地形成成为源极15的n型层。然后，在这个n型层上，外延生长出p型硅层400。在这样的外延衬底上，形成硅氮化膜401的掩模图案，对硅层400进行刻蚀，加工成在位线方向连续的带状的沟，在这个沟中埋入元件分离氧化膜402。
此外，作为其它的例子，也可以不使用外延生长法，通过向通常的p型硅衬底进行离子注入，形成成为源极15的n型层。
进一步，如图41A和图41B所示，变形为使硅氮化膜401也在位线方向分离的图案。然后，用这个硅氮化膜401作为掩模，再次对形成带状的硅层400进行刻蚀。因此，使硅层400在位线方向和字线方向分离，在每个存储单元MC区域中得到分离的柱状硅部分30。
其次，在元件分离氧化膜402中，对埋入字线的区域部分选择地进行刻蚀后，除去硅氮化膜401，如图42A和图42B所示，在柱状硅部分30的周围形成栅极绝缘膜403(与图11的栅极绝缘膜16，19对应)，淀积多晶硅膜404。
其次，如图43A和图43B所示，用RIE对这个多晶硅膜404进行刻蚀，连续地形成第1栅极13和第2栅极20作为字线WL1和WL2。即，用侧壁余留技术对多晶硅膜404进行刻蚀，形成栅极13和20。
此次，如图44A和图44B所示，通过进行离子注入在柱状硅部分30上部形成n型漏极14。接着，在淀积硅氧化膜405后，对其进行平坦化。此后，如图39B和图39C所示，淀积层间绝缘膜17，在层间绝缘膜17上钻出接触孔形成位线18。
[与实施形态5对应的其它单元阵列及其制造工序]
在图39A和图39B中，用相同的电极材料制作第1栅极13和第2栅极20，但是与图39A到图39C对应在图45A到图45C表示在同样的单元阵列构造中用别的电极材料制作第1栅极13和第2栅极20时的构造。
在柱状硅部分30的两侧通过栅极氧化膜16，19形成第1栅极(G1)13和第2栅极(G2)20这一点与图39A到图39C相同。但是，在用不同材料制作这些栅极13，20，在与位线BL方向邻接的存储单元MC之间交互地相反配置第1栅极13和第2栅极20一点是不同的。即，用不同的工序形成第1字线WL1和第2字线WL2，在柱状硅部分30之间使每2条第1字线WL1和第2字线WL2交互地配置。
图46A图46B～图53A和图53B是与图45B和图45C的截面对应地说明其制造工序的图。如图46A和图46B所示，在硅衬底10上预先全面地形成成为源极15的n型层。在这个n型层上，外延生长出p型硅层400。在这样的外延衬底上，形成硅氮化膜401的掩模图案，对硅层400进行刻蚀，加工成在位线方向连续的带状的沟，在这个沟中埋入元件分离氧化膜402。
此外，作为其它的例子，也可以不使用外延生长法，通过向通常的p型硅衬底进行离子注入，形成成为源极15的n型层。
进一步，如图47A和图47B所示，变形为使硅氮化膜401也在位线方向分离的图案。然后，用这个硅氮化膜401作为掩模，再次对形成带状的硅层400进行刻蚀。因此，使硅层400在位线方向和字线方向分离，作为分离的柱状硅部分30在每个存储单元MC区域中余留下来。
其次，在元件分离氧化膜402中，对埋入字线的区域部分选择地进行刻蚀后，除去硅氮化膜401，如图48A和图48B所示，在柱状硅部分30的周围形成栅极氧气膜16，淀积多晶硅膜404。如图49A和图49B所示，用RIE对这个多晶硅膜404进行刻蚀，形成连续的第1栅极13作为字线WL1。即，用侧壁余留技术对多晶硅膜404进行刻蚀，形成第1栅极13。
在这个阶段，在柱状硅部分30的两个侧面上形成由连续形成的第1栅极13构成的字线WL1。此后，如图50A和图50B所示，通过进行离子注入在硅层30的上部形成n型漏极14。然后， 在淀积硅氧化膜405后，不使柱状硅部分30露出那样地对这个硅氧化膜405进行平坦化。
然后，如图51A和图51B所示，在要埋入第2栅极20的区域中，在硅氧化膜405上钻出开口，除去从这个开口露出的第1栅极13和栅极氧化膜16。此后，如图52A和图52B所示，在露出的柱状硅部分30的侧面上形成栅极氧化膜19，用与第1栅极13不同的材料淀积栅极材料膜406。
其次，如图53A和图53B所示，对这个栅极材料膜406进行刻蚀，形成由连续形成的第2栅极20构成的第2字线WL2。即，用侧壁余留技术对栅极材料膜406进行刻蚀，形成第2栅极20。此后，如图45B和图45C所示，通过层间绝缘膜17形成位线18。
[与实施形态5对应的另一个其它单元阵列]
图54A是表示图39A的实施形态的单元阵列中，附加了用于使字线WL1，WL2低电阻化的分路配线的实施形态的布局图。图54B是图54A的C-C′线截面图，图54C是图54A的D-D′线截面图。即，在形成与图39A到图39C说明的相同单元阵列后，在位线18上形成层间绝缘膜409，在这个层间绝缘膜409上形成分路配线500。
分路配线500通过在适当的位线18之间形成贯通层间绝缘膜409和17并达到第1和第2栅极13和20的接触孔501，通过这个接触孔501与栅极13和20接触。这时，为了在位线18之间自对准地形成接触孔501，用硅氮化膜408覆盖位线18。
通过形成这样的分路配线500，能够减小字线WL1，WL2的信号传输延迟。
进一步，图55A和图55B表示在图54B和图54C中，对于字线WL1(第1栅极13)和字线WL2(第2栅极20)的分路配线层或配线材料不同的情形。这时，通过在覆盖位线18的层间绝缘膜502a上首先形成对于第1栅极13的接触孔501，形成第1分路配线500a。
其次，淀积层间绝缘膜502b，在这个层间绝缘膜502b上钻出对于第2栅极20的接触孔，形成第2分路配线500b。这时，为了在第1分路配线500a的之间不发生短路地形成第2分路配线500b，用硅氮化膜504覆盖第1分路配线500a周围。
此外，如图45A到图45C所示，在由不同材料形成字线WL1，WL2的单元阵列中，也可以形成同样的分路配线。这时，如果与栅极材料同样，使对于第1栅极13的分路配线和对于第2栅极20的分路配线的材料不同，则可以应用图55A到图55B的分路配线构造。但是，这时，因为第1字线WL1和第2字线WL2每2条交互地配置，所以即便对于分路配线，也可以每2条交互地用不同材料形成分路配线。
[与实施形态1对应的单元模拟]
下面，我们说明与用图3说明的实施形态1对应的DRAM单元的二维器件模拟结果。图61表示器件参数，p型硅层(沟道体)厚度为tSi＝50nm，受主浓度NA＝5×1018/cm3，源极和漏极扩散层的施主浓度ND＝2×1019/cm3。主栅极G1和辅助栅极G2都是p+型多晶硅，栅极长L＝0.07μm，主栅极G1一侧的栅极氧化膜厚度toxf和辅助栅极G2一侧的栅极氧化膜厚度toxb，都为toxf＝toxb＝4nm。
图62是写入“0”和其后读出工作的模拟结果。写入时，给予主栅极G1，VWL1＝0～2V的振幅，给予辅助栅极G2，VWL2＝-1.5～0V的振幅，给予漏极(位线)，VBL＝-1.5V。在时刻t0-t5进行写入，在时刻t5进行数据保持(只是一个点)，其后读出的工作。在图62中，表示了这种工作时的沟道体的空穴的准费米能级。
如果将空穴的准费米能级看作沟道体电位，则数据保持时(时刻t5)，该沟道体电位成为-1.6V。
图63表示写入“1”和其后读出工作的模拟结果。写入时，给予主栅极G1，VWL1＝0～2V的振幅，给予辅助栅极G2，VWL2＝-1.5～0V的振幅，给予漏极(位线)，VBL＝1.5V。这时，数据保持时(时刻t5)的沟道体电位成为-0.6V。
从以上结果我们可以看到数据“0”和“1”的沟道体电位差为1V，利用由这个衬底偏压效果引起的阈值差可以读出数据。读出数据“0”和“1”时的漏极电流Ids和栅极电压Vgs之间的关系成为图64所示的那样。我们得到数据“1 ”的阈值Vth1＝1.6V，数据“0”的阈值Vth0＝1.9V，阈值差ΔVth＝300mV。
对于以上的单元工作重要的是当写入“0”时，是否不破坏与选出位线(VBL＝-1.5V)连接的非选出单元(主栅极保持0V，辅助栅极保持-1.5V)的数据“1”，并能够将选出单元的数据从“1”反转到“0”。它的条件是，数据“1 ”单元的沟道体电位处于保持状态，与写入数据“0”的单元的沟道体电位相等，或较低。在上述例子中，与数据“1”单元的沟道体电位在保持状态为-0.6V相对应，当写入数据“0”时(时刻t4)的沟道体电位为-0.75V，虽然发生少量(0.15V)逆转，但是没有达到发生破坏数据的程度。
相对于主栅极G1在2V偏置的状态同步地给予辅助栅极G2电压振幅的理由是因为通过使各栅极和沟道体之间的电容耦合，比只有主栅极G1的情形或使辅助栅极G2处于固定电位的情形大，具有良好的对沟道体栅极的追随性，一直下降到不破坏沿选出位线的非选出的数据“1”单元的沟道体的电位。因此，使主栅极G1的保持电位为0V，能够将字线振幅抑制到2V。
作为参考，分别与图62，图63和图64对应，在图65，图66和图67中表示出当使辅助栅极G2处于固定电位(VWL2＝-1.5V)时写入“0”和写入“1”的模拟结果。使主栅极G1的振幅为VWL1＝-2.5V～2V。
从这个结果可以看到，在使辅助栅极G2处于固定电位的情形中，保持数据时，如果不使主栅极G1下降到-2.5V，则不能使数据“1”的沟道体电位下降到-0.7V。所以，与主栅极同步地给予辅助栅极电压振幅，但是这对于低电压化是有效的。
这里，我们说明了主栅极G1，辅助栅极G2都是p+型多晶硅的情形，但是也可以用n+型多晶硅。特别是，只在主栅极G1一侧使用n+型多晶硅对于进一步低电压化更有利。即，当主栅极G1用n+型多晶硅时，主栅极G1的电位能够向负侧移动1V。当位线写入“0”时，因为成为-1.5V，所以栅极·漏极之间的最大电压成为2.5V。如果能够使当写入“0”时的位线电位上升到-1V，则与栅极绝缘膜有关的最大电压成为2.0V，实现了低电压化。
[实施形态6的单元阵列及其制造工序]
我们已经简单地说明了在图3～图6的实施形态1中，单元面积为4F2的单元阵列，但是下面我们将比它更具体地说明实施形态6。图68A是与实施形态6有关的单元阵列的布局，图68B是图68A的I-I′截面图，图68C是图68A的II-II′截面图。
在这个实施形态中，我们用将2块硅衬底601，701粘合在一起的衬底，制成由双栅极构造的MIS晶体管构成的存储单元阵列。在第1硅衬底601的表面，通过硅氧化膜层的绝缘膜602，形成辅助栅极(G2)20作为在一个方向上连续的字线WL2。但是，在全面形成栅极材料膜的状态中将栅极材料膜粘合在硅衬底601上后形成辅助栅极20的图案。分离这个辅助栅极20的是绝缘膜803，804。
在辅助栅极20的表面上形成栅极绝缘膜19的状态中将第2硅衬底701粘合在辅助栅极20的表面上。在粘合硅衬底701后，对它的厚度进行调整，并划分出在位线方向连续的带状的元件形成区域。在各元件形成区域通过栅极绝缘膜16形成主栅极(G1)13与辅助栅极20并行地作为连续的字线WL1的图案。我们将在后面详细地说明具体的工序，但是在衬底粘合后，形成分离辅助栅极20的沟，在这个分离沟中埋入绝缘膜和半导体层。此后，埋入辅助栅极20和与辅助栅极20自对准的主栅极13。
用硅氮化膜809，807覆盖主栅极13的上面和侧面，作为对于层间绝缘膜等的刻蚀选择比大的保护膜。然后在主栅极13的间隙部分，形成漏极，源极扩散层14，15。将与字线WL1，WL2并行的源极配线902粘合在源极扩散层15里面。在形成源极配线902的面上形成硅氧化膜等的层间绝缘膜900，在它的上面形成与漏极扩散层14接触的位线(BL)18。
下面我们参照图69到图91说明具体的制造工序。在下面的说明中，主要用与图68B的截面对应的截面图。首先，如图69所示，在第1硅衬底601上形成硅氧化膜等的绝缘膜602，在它的上面淀积多晶硅膜等的栅极材料膜603。以后栅极材料膜603通过形成布局图成为辅助电极20。
另一方面，如图70所示，在第2硅衬底701上形成牺牲氧化膜702，在这个状态中，向第2硅衬底701注入H+离子，在规定深度位置形成离子注入层703。然后，一旦除去第2硅衬底701的牺牲氧化膜702后，变成如图71所示的，形成硅氧化膜等的栅极绝缘膜19。此后，将这个第2硅衬底701的栅极绝缘膜19的面粘合在第1硅衬底601的栅极材料膜603的面上。衬底粘合后，在离子注入层703的位置上剥离第2硅衬底701，如图72所示，余留下经过厚度调整的硅衬底701作为有源元件区域(请参照M.Bruel：Electronics Letters，Vol.31，p.1201，1995)。
其次，在硅衬底701上，形成元件分离绝缘膜。它的样子如图73A和图73B所示。图73A是平面图，图73B是图73A的II-II′截面图(与图68C的截面对应)。即，用STI(Shallow Trench Isolation，浅沟道绝缘)法，通过将元件分离绝缘膜704埋入达到栅极绝缘膜19的深度处，在字线方向以规定间隔配列的状态中划分出在位线方向连续的多条带状的元件形成区域。
这样，在元件分离硅衬底701上，如图74所示淀积硅氧化膜等的绝缘膜801。然后，如图75所示，形成绝缘膜801作为伪栅极(虚设字线)的图案，进一步将它作为掩模，顺次刻蚀硅衬底701，栅极绝缘膜19，栅极材料膜603，形成分离沟802。在到绝缘膜602的途中停止这个分离沟的刻蚀。因此，使栅极材料膜603形成布局图案，作为字线WL2和连续的辅助栅极20。
此后，如图76所示，在全面淀积薄的硅氮化膜803后，如图77所示，将硅氧化膜804埋入分离沟802内。这是通过淀积硅氧化膜，进行全面刻蚀得到的。埋入的硅氧化膜804的表面位置位于硅衬底701的厚度中间。
此后，如图78所示，刻蚀除去在埋入的硅氧化膜804上面的硅氮化膜803，形成在分离沟802露出硅衬底701的侧面的状态。在这个状态中，如图79所示，在分离沟802内外延生长硅层805。硅层805从硅衬底701的侧面结晶生长，具有高质量的结晶性。在与字线平行的方向即，与带状的元件形成区域的长度方向正交的方向上连续地形成硅层805，成为被硅氮化膜807覆盖的状态。
此外，用硅层805作为源极和漏极扩散层，不一定需要高质量的结晶，例如也可以埋入多晶硅层。
其次，如图80所示，刻蚀除去用作虚设字线的硅氧化膜801。然后，如图81所示，也在硅层805的侧面形成硅氮化膜后，在除去硅氧化膜801露出底部的硅衬底701的表面上形成由硅氧化膜等构成的栅极绝缘膜16。然后，通过多晶硅膜等的栅极材料膜的淀积和刻蚀，如图82所示，在硅层805之间埋入连续的主栅极(G1)13形成字线WL1。因此，使硅衬底701上面的主栅极13和下面的辅助栅极20自对准，在与元件形成区域的长度方向正交的方向上连续地形成布局图案分别作为字线WL1，WL2。
此后，如图83所示，全面淀积硅氮化膜809，进行平坦化。然后，直到露出硅层805那样地对这个硅氮化膜809，807进行全面刻蚀。图84A是这种状态的平面图，图84B是图84A的I-I′截面图。因此，在用硅氮化膜809，807覆盖主栅极13的上面和侧面的状态中得到露出硅层805的状态。
在这个阶段硅层805，如图84A所示，在字线(主栅极13和辅助栅极20)的间隙中带状连续。硅层805如上述那样为漏极和源极扩散层的区域，至少对于漏极扩散层，需要在字线方向进行分离。因此，用STI法，如图85所示，在硅层805中形成漏极扩散层的区域中埋入并形成元件分离绝缘膜905。以与前面在图73A中说明的元件分离绝缘膜704相等的间隔埋入元件分离绝缘膜905。
此后离子注入n型杂质，如图86所示，在达到硅层805底部的硅氧化膜804的深度形成n型的漏极，源极扩散层14，15。在字线方向分散间隔地形成漏极扩散层14，源极扩散层15在字线方向连续成为共同的源极线。但是，也可以在源极扩散层15的区域中同样地形成上述元件分离绝缘膜905，与漏极扩散层14相同地在字线方向分散间隔地形成源极扩散层15。
其次，如图87所示，淀积硅氧化膜等的层间绝缘膜900a。然后，通过刻蚀和腐蚀，如图88所示，在与层间绝缘膜900a的源极扩散层15对应的位置上，开出在字线方向上连续的带状配线沟901。其次，通过多晶硅膜的淀积和刻蚀，如图89所示，将源极配线902埋入配线沟901中形成源极配线902。通过这个源极配线902，当连续地形成源极扩散层15时可以使它低电阻化，当分散间隔地形成时，将它们共同地连接起来。
此后再次，如图90所示，淀积硅氧化膜等的层间绝缘膜900b。然后，如图91所示，用双波纹(Dual Damascene)法，形成用于埋入位线的沟和接触孔903后，如图68所示，埋入位线18。
如果根据上述这个实施形态，则用通过粘合制成的SOI衬底，而且能够在自对准状态将MIS晶体管的上下的主栅极13和辅助栅极20作为字线WL1，WL2形成布局图案。如果以最小加工尺寸F的宽度和间隔形成字线WL1，WL2和位线BL，则如图68A中的点划线所示，可以得到单个单元面积为4F2的单元阵列。又，因为主栅极13的上面和侧面被硅氮化膜809，807覆盖，所以通过使埋入层间绝缘膜902a的源极配线902与被硅氮化膜覆盖的主栅极13进行自对准，能够使它与源极扩散层15接触。位线接触也同样地与主栅极13进行自对准。所以，能够得到具有微细晶体管构造的可靠性高的DRAM单元阵列。
如图68B所示，在这个实施项态中，源极配线902没有被保护膜覆盖。因为主栅极13被硅氮化膜809，807覆盖，所以当在层间绝缘膜上形成位线接触孔时，根据由硅氧化膜构成的层间绝缘膜和硅氮化膜的刻蚀选择比，能够使位线接触孔与主栅极13自对准。但是，当加大接触孔时，由于不重合存在着发生位线和源极配线902短路的可能性。为了防止发生短路，即便是源极配线902也最好用硅氮化膜等的保护膜加以覆盖。
这种优良的构造，如与图68B对应的图92所示，用硅氮化膜905覆盖源极配线902的上面和侧面。具体地为了得到这种构造，代替图87～图89说明的源极配线902的埋入法，可以用下面的方法。即，在图86的状态中，淀积多晶硅膜和硅氮化膜的层积膜，通过使这个层积膜形成图案，形成源极配线902。接着在源极配线902的侧壁形成硅氮化膜。因此，能够得到用硅氮化膜覆盖的源极配线902。
在图92中，也表示了位线形成工序与上述实施形态不同的例子。即，淀积层间绝缘膜900，在它上面形成位线接触孔，形成并埋入由多晶硅等构成的接触插头906。此后，形成位线18。
这样，通过用硅氮化膜905覆盖源极配线902，在接触插头906的埋入工序中，即便存在多少个位线接触孔的位置偏离，也能够防止发生与源极配线902的短路。所以，通过使位线接触孔增大，能够使位线18对漏极扩散层14确实地实现低电阻接触。
[上述实施形态的变形例]
至今的实施形态是由n沟道型MIS晶体管构成DRAM单元，但是也能够用p沟道型MIS晶体管。例如，与图3对应地，当表示用p沟道型MIS晶体管时的单元构造时，成为图56那样。p型硅层12的部分成为n型硅层12a，在它上面形成p型漏极扩散层14a和源极扩散层15a。同样，当表示与图8，图9，图10B和图10C，以及图11对应的p沟道DRAM单元构造时，分别成为图57，图58，图59A和图59B，以及图60A。
用p沟道型的DRAM单元时的写入，读出等的电位关系，将与源极连接的固定电位线作为基准电位，与n沟道型时正好相反。作为表示具体电压波形的一个例子，与上述图7A和图7B对应地进行表示时，成为图60B和图60C。
即，如图60B所示，在第1字线WL1和第2字线WL2用相同材料形成的情形中，当写入数据“1”时，将比基准电位VSS低的电位VWL1L给予选出的第1字线WL1，将比这个电位VWL1L高的电位VWL2L(在图例中比基准电位VSS高的正电位)给予选出的第2字线WL2。又，将比基准电位VSS低的电位VBLL给予选出的位线BL。因此，在选出的存储单元MC中，产生由5极管工作引起的碰撞离子化，在沟道体中积累是多数载流子的电子。
数据保持时，将比基准电位VSS高的正电位VWL1H给予第1字线WL1，将比这个电位VWL1H更高的电位VWL2H给予第2字线WL2。因此，在沟道体中保持表示积累过剩电子状态的数据“1”。
当写入数据“0”时，分别将与写入数据“1”时相同的电位VWL1L和VWL2L给予选出的第1和第2字线WL1和WL2，然后，将比基准电位VSS高的正电位VBLH给予选出的位线BL。因此，在选出的存储单元MC中，漏极结处于顺偏压，将沟道体中的电子排出到漏极，写入表示体电位高的状态的数据“0”。
另一方面，图60C表示当用功函数不同的材料构成第1栅极13和第2栅极20时，给予这些第1栅极13和第2栅极20相同的电位进行驱动的情形。如这个图60C所示，当写入数据“1”时，将比基准电位VSS低的负电位VWLL给予选出的第1和第2字线WL1和WL2，也将比基准电位VSS低的负电位VBLL给予选出的位线BL。因此，在选出的存储单元MC中，产生由5极管工作引起的碰撞离子化，在沟道体中积累电子。
当数据保持时，将比基准电位VSS高的正电位VWLH给予第1和第2字线WL1和WL2。因此，保持表示在沟道体中积累过剩电子的状态的数据“1”。
当写入数据“0”时，将与写入数据“1”时相同的电位VWLL给予选出的第1和第2字线WL1和WL2，将比基准电位VSS高的正电位VBLH给予选出的位线BL。因此，在选出的存储单元MC中，漏极结处于顺偏压，将沟道体中电子排出到漏极，写入表示体电位高的状态的数据“0”。

Claims (25)

1.一种半导体存储器件，具有用于构成多个存储单元的多个MIS晶体管，其特征在于：各MIS晶体管包括：
半导体层，
在上述半导体层上形成的源极区域，
在上述半导体层上与上述源极区域分离形成的漏极区域，使得上述源极区域和上述漏极区域之间的上述半导体层成为浮动状态的沟道体，
设置在上述源极区域和上述漏极区域之间、用于在上述沟道体内、于上述源极区域和上述漏极区域之间形成沟道的主栅极，和
为了通过电容耦合控制上述沟道体的电位、与上述主栅极分别设置的辅助栅极，该辅助栅极与上述主栅极同步驱动，并且
上述MIS晶体管具有将上述沟道体设定在第1电位的第1数据状态和将上述沟道体设定在第2电位的第2数据状态。
2.如权利要求1所述的半导体存储器件，其特征在于：
在上述第1数据状态中，通过使上述MIS晶体管进行5极管操作，在漏极结附近产生碰撞离子化而进行写入，
在上述第2数据状态中，通过在由于来自上述主栅极的电容耦合给予规定电位的上述沟道体和上述漏极之间流过正向偏置电流而进行写入。
3.如权利要求1所述的半导体存储器件，其特征在于：上述半导体层通过绝缘膜形成在半导体衬底上，上述主栅极和辅助栅极相对地配置在上述半导体层的上下表面上。
4.如权利要求1所述的半导体存储器件，其特征在于：
上述半导体层通过绝缘膜形成在半导体衬底上，
上述主栅极成对地与上述半导体层上的上述沟道体的两个侧面相对地配置，
上述辅助栅极形成在上述半导体层的上表面上，并且与上述成对的主栅极电连接。
5.如权利要求1所述的半导体存储器件，其特征在于：
上述半导体层是在半导体衬底上形成的柱状半导体部分，
在上述柱状半导体部分的上部形成上述漏极区域，
在上述柱状半导体部分的下部形成上述源极区域，
上述主栅极和辅助栅极相对地配置在上述柱状半导体部分的两个侧面上。
6.如权利要求5所述的半导体存储器件，其特征在于：上述主栅极和上述辅助栅极是用相同材料形成的。
7.如权利要求5所述的半导体存储器件，其特征在于：上述主栅极和上述辅助栅极是用不同材料形成的。
8.如权利要求5所述的半导体存储器件，其特征在于：
上述MIS晶体管构成矩阵状配置的存储单元阵列，
连续地形成排列在第1方向上的上述MIS晶体管的主栅极，构成第1字线，
连续地形成排列在上述第1方向上的上述MIS晶体管的辅助栅极，构成第2字线，
形成覆盖上述第1字线和上述第2字线的层间绝缘膜，
在上述层间绝缘膜上，沿上述第1方向形成第1分路配线，上述第1分路配线与上述第1字线接触，以及
在上述层间绝缘膜上，沿上述第1方向形成第2分路配线，上述第2分路配线与上述第2字线接触。
9.如权利要求8所述的半导体存储器件，其特征在于：
上述第1分路配线和上述第2分路配线是用相同材料形成的。
10.如权利要求8所述的半导体存储器件，其特征在于：
上述第1分路配线和上述第2分路配线是用不同材料形成的。
11.如权利要求1所述的半导体存储器件，其特征在于：上述主栅极和上述辅助栅极用相同材料形成，以不同的电位同步地驱动。
12.如权利要求11所述的半导体存储器件，其特征在于包括：
行译码器，该行译码器对输入的行地址信号进行译码，输出表示行地址信号是否一致的译码结果信号，上述译码结果信号根据该译码结果为第1控制电位或比该第1控制电位高的第2控制电位；
第1输出电路，向它输入上述译码结果信号，根据该译码结果信号表示的译码结果，将比上述第1控制电位低的第3控制电位，或比上述第2控制电位高的第4控制电位输出到上述主栅极；以及
第2输出电路，向它输入上述译码结果信号，根据该译码结果信号表示的译码结果，将比上述第3控制电位低的第5控制电位，或比上述第4控制电位低的第6控制电位输出到上述辅助栅极。
13.如权利要求12所述的半导体存储器件，其特征在于：
上述MIS晶体管构成矩阵状配置的存储单元阵列，
上述存储单元阵列具有沿第1方向形成的第1字线和沿上述第1方向与上述第1字线成对地形成的第2字线，
排列在上述第1方向上的上述MIS晶体管的主栅极分别与1条上述第1字线连接，
排列在上述第1方向上的上述MIS晶体管的辅助栅极分别与1条上述第2字线连接，
在上述存储单元阵列的一侧，设置有成为第奇数个成对的上述第1和第2字线的上述行译码器、上述第1输出电路和上述第2输出电路，以及
在上述存储单元阵列的另一侧，设置有成为第偶数个成对的上述第1和第2字线的上述行译码器，上述第1输出电路和上述第2输出电路。
14.如权利要求12所述的半导体存储器件，其特征在于：对上述第1输出电路和上述第2输出电路分别设置上述行译码器。
15.如权利要求14所述的半导体存储器件，其特征在于：
上述MIS晶体管构成矩阵状配置的存储单元阵列，
上述存储单元阵列具有沿上述第1方向形成的第1字线和沿上述第1方向与上述第1字线成对地形成的第2字线，
排列在上述第1方向上的上述MIS晶体管的主栅极分别与1条上述第1字线连接，
排列在上述第1方向上的上述MIS晶体管的辅助栅极分别与1条上述第2字线连接，
在上述存储单元阵列的一侧，设置有用于上述第1字线的上述行译码器、上述第1输出电路和上述第2输出电路，以及
在上述存储单元阵列的另一侧，设置有用于上述第2字线的上述行译码器、上述第1输出电路和上述第2输出电路。
16.如权利要求1所述的半导体存储器件，其特征在于：上述主栅极和辅助栅极由功函数不同的材料形成，以相同的电位驱动。
17.如权利要求16所述的半导体存储器件，其特征在于包括：
行译码器，该行译码器对输入的行地址信号进行译码，输出表示行地址信号是否一致的译码结果信号，上述译码结果信号根据该译码结果为第1控制电位或比该第1控制电位高的第2控制电位，以及
输出电路，向它输入上述译码结果信号，根据该译码结果信号表示的译码结果，将比上述第1控制电位低的第3控制电位，或比上述第2控制电位高的第4控制电位输出到上述主栅极和上述辅助栅极。
18.如权利要求17所述的半导体存储器件，其特征在于：
上述MIS晶体管构成矩阵状配置的存储单元阵列，
上述存储单元阵列具有沿第1方向形成的第1字线和沿上述第1方向与上述第1字线成对地形成的第2字线，
排列在第1方向上的上述MIS晶体管的主栅极分别与1条上述第1字线连接，
排列在上述第1方向上的上述MIS晶体管的辅助栅极分别与1条上述第2字线连接，以及
在上述存储单元阵列的一侧，设置有用于上述第1和第2字线的上述行译码器和上述输出电路。
19.如权利要求17所述的半导体存储器件，其特征在于：
上述MIS晶体管构成矩阵状配置的存储单元阵列，
上述存储单元阵列具有沿第1方向形成的第1字线和沿上述第1方向与上述第1字线成对地形成的第2字线，
排列在第1方向上的上述MIS晶体管的主栅极分别与1条上述第1字线连接，
排列在上述第1方向上的上述MIS晶体管的辅助栅极分别与1条上述第2字线连接，
在上述存储单元阵列的一侧，设置有用于成为第奇数个成对的上述第1和第2字线的上述行译码器和输出电路，以及
在上述存储单元阵列的另一侧，设置有用于成为第偶数个成对的上述第1和第2字线的上述行译码器和输出电路。
20.如权利要求1所述的半导体存储器件，其特征在于：
上述MIS晶体管是n沟道型的，配列为多个矩阵，排列在第1方向上的MIS晶体管的漏极区域与位线连接，排列在第2方向上的MIS晶体管的主栅极与第1字线连接，排列在上述第2方向上的MIS晶体管的辅助栅极与第2字线连接，而上述MIS晶体管的源极区域与固定电位线连接，从而构成存储单元阵列，
当写入数据时，将上述固定电位线作为基准电位，将比上述基准电位高的第1控制电位给予选出的第1字线，将比上述基准电位低的第2控制电位给予未被选出的第1字线，与第1和第2数据状态相对应、分别将比上述基准电位高的第3控制电位和比上述基准电位低的第4控制电位给予位线，将比上述第1控制电位低的第5控制电位给予与上述第1字线同时选出的第2字线，将比上述第2控制电位低的第6控制电位给予未被选出的第2字线。
21.如权利要求1所述的半导体存储器件，其特征在于：
上述MIS晶体管是p沟道型的，配列为多个矩阵，排列在第1方向上的MIS晶体管的漏极区域与位线连接，排列在第2方向上的MIS晶体管的主栅极与第1字线连接，排列在上述第2方向上的MIS晶体管的辅助栅极与第2字线连接，上述MIS晶体管的源极区域与固定电位线连接，从而构成存储单元阵列，
当写入数据时，将上述固定电位线作为基准电位，将比上述基准电位低的第1控制电位给予选出的第1字线，将比上述基准电位高的第2控制电位给予未被选出的第1字线，与第1和第2数据状态相对应、分别将比上述基准电位低的第3控制电位和比上述基准电位高的第4控制电位给予位线，将比上述第1控制电位高的第5控制电位给予与上述第1字线同时选出的第2字线，将比上述第2控制电位高的第6控制电位给予未被选出的第2字线。
22.一种半导体存储器件，具有用于构成多个存储单元的多个MIS晶体管，其中各MIS晶体管是具有第1数据状态和第2数据状态的半导体存储器件，该半导体存储器件包括：
第1半导体衬底，
在上述第1半导体衬底的表面上、以底面和侧面被绝缘膜覆盖的状态在一个方向上连续地形成的上述MIS晶体管的辅助栅极，
隔着第1栅极绝缘膜设置在上述辅助栅极表面上的第2半导体衬底，
在上述第2半导体衬底表面上、隔着第2栅极绝缘膜与上述辅助栅极并行连续地形成的上述MIS晶体管的主栅极，
在上述第2半导体衬底上的、上述主栅极和上述辅助栅极的间隙部分上形成的源极区域，
在上述第2半导体衬底上的、上述主栅极和上述辅助栅极的间隙部分上与上述源极区域分离地形成的漏极区域，
与上述源极区域接触的，与上述主栅极和上述辅助栅极并行连续地设置的源极配线，
覆盖上述源极配线的层间绝缘膜，和
在上述层间绝缘膜上，在与上述主栅极和上述辅助栅极交叉的方向上形成的，与上述漏极区域接触的位线。
23.如权利要求22所述的半导体存储器件，其特征在于：
上述第2半导体衬底与上述第1栅极绝缘膜粘合在一起。
24.一种半导体存储器件的制造方法，其特征在于包括下列步骤：
隔着第1绝缘膜在半导体衬底上形成半导体层，
在上述半导体层中埋入用于在第1方向上划分使元件分离的元件形成区域的元件分离绝缘膜，
在上述元件分离绝缘膜中，隔着第1栅极绝缘膜，埋入与上述半导体层侧面相对的主栅极，
在上述半导体层上面，以与上述主栅极电连接的状态并且用功函数与上述主栅极不同的材料、隔着第2栅极绝缘膜形成与上述半导体层相对的辅助栅极，和
将上述辅助栅极作为掩模，在上述半导体层中离子注入杂质形成源极区域和漏极区域。
25.一种半导体存储器件的制造方法，其特征在于包括下列步骤：
隔着第1绝缘膜在第1半导体衬底上形成栅极电极材料膜，
隔着第1栅极绝缘膜、将第2半导体衬底粘合在上述栅极电极材料膜上，
在上述第2半导体衬底上形成元件分离绝缘膜，带状地划分在第1方向连续的元件形成区域，
在划分上述元件形成区域的第2半导体衬底上，淀积第2绝缘膜，将它作为在与上述第1方向交叉的第2方向上连续的伪栅极形成布局图案，
将上述伪栅极作为掩模，依次刻蚀上述第2半导体衬底、上述第1栅极绝缘膜和上述栅极电极材料膜，在上述第2方向上连续地形成由上述栅极电极材料膜构成的辅助栅极，
在上述伪栅极的间隙中埋入第3绝缘膜，直至第2半导体衬底的厚度方向的中间，
在上述伪栅极的间隙中的上述第3绝缘膜上，形成侧面与上述第2半导体衬底连接的半导体层，
除去上述伪栅极，在露出的上述第2半导体衬底的表面上形成第2栅极绝缘膜，
在上述半导体层的间隙部分埋入与上述辅助栅极并行地连续的主栅极，
通过在上述半导体层中离子注入杂质形成源极区域和漏极区域，
形成与上述源极区域接触、在上述第2方向上连续的源极配线，和
形成覆盖上述源极配线的层间绝缘膜，在该层间绝缘膜上形成与上述漏极区域接触的、在上述第1方向上连续的位线。
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