JP2020043263A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2020043263A
JP2020043263A JP2018170689A JP2018170689A JP2020043263A JP 2020043263 A JP2020043263 A JP 2020043263A JP 2018170689 A JP2018170689 A JP 2018170689A JP 2018170689 A JP2018170689 A JP 2018170689A JP 2020043263 A JP2020043263 A JP 2020043263A
Authority
JP
Japan
Prior art keywords
insulating film
electrode portion
barrier metal
substrate
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018170689A
Other languages
English (en)
Inventor
悟史 本郷
Satoshi Hongo
悟史 本郷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018170689A priority Critical patent/JP2020043263A/ja
Priority to TW108101918A priority patent/TWI686916B/zh
Priority to US16/253,540 priority patent/US20200083175A1/en
Priority to CN201910114786.2A priority patent/CN110896067A/zh
Publication of JP2020043263A publication Critical patent/JP2020043263A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H01L2224/03831—Reworking, e.g. shaping involving a chemical process, e.g. etching the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/0807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80209—Compression bonding applying unidirectional static pressure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80908—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/8093—Reshaping
    • H01L2224/80935—Reshaping by heating means, e.g. reflowing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】複数の半導体基板上の材料層を良好に貼り合わせることができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、第１装置Ｄ１と、第２装置Ｄ２とを備える。絶縁膜２１は、第１装置の第１面に設けられている。バリアメタル５１は、絶縁膜２１に設けられた第１溝の内面を被覆する。電極部６１は、バリアメタル５１上に設けられ第１溝内に埋め込まれている。第２装置は、第１装置の第１面に対向する第２面を有する。絶縁膜２２は、第２装置の第２面に設けられ、絶縁膜２１と貼り合わされている。電極部６２は、絶縁膜２２に設けられた第２溝内に埋め込まれ、電極部６１と接続する。バリアメタル５１の端部Ｅ５１は、絶縁膜２１の表面Ｆ２１よりも第１装置へ窪んでいる。【選択図】図２

Description

本実施形態は、半導体装置およびその製造方法に関する。
複数の半導体基板を貼り合わせて、該複数の半導体基板のそれぞれに形成された電極等を互いに接続させる技術が開発されている。しかし、半導体基板上の材料層を平坦化したときに、その一部が突出する場合がある。この場合、半導体基板を貼り合わせたときに、半導体基板間の界面に隙間を形成し、電極間の接続不良、あるいは、半導体基板間の貼合不良を引き起こすおそれがあった。
特開２０１８−０７３８５１号公報
複数の半導体基板上の材料層を良好に貼り合わせることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、第１半導体基板と、第２半導体基板とを備える。第１絶縁膜は、第１半導体基板の第１面に設けられている。第１金属層は、第１絶縁膜に設けられた第１溝の内面を被覆する。第１電極部は、第１金属層上に設けられ第１溝内に埋め込まれている。第２半導体基板は、第１半導体基板の第１面に対向する第２面を有する。第２絶縁膜は、第２半導体基板の第２面に設けられ、第１絶縁膜と貼り合わされている。第２電極部は、第２絶縁膜に設けられた第２溝内に埋め込まれ、第１電極部と接続する。第１金属層の端部は、第１絶縁膜の表面よりも第１半導体基板側へ窪んでいる。
本実施形態による半導体装置の配線部分の一例を示す断面図。 図１の破線枠Ｂ内の構成例を示す断面図。 第１装置Ｄ１の製造方法の一例を示す断面図。 図３に続く、第１装置の製造方法を示す断面図。 図４に続く、第１装置の製造方法を示す断面図。 図５に続く、第１装置の製造方法を示す断面図。 図６に示す破線枠Ｂの拡大断面図。 第１基板と第２基板との貼合プロセスを説明する図。 図８に続く、貼合プロセスを説明する図。 貼合面においてずれた第１および第２装置の一部を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる表面またはその反対側の裏面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、本実施形態による半導体装置の配線部分の一例を示す断面図である。半導体装置１は、基板１１に設けられた第１装置Ｄ１と、基板１２に設けられた第２装置Ｄ２とを含む。第１および第２装置Ｄ１、Ｄ２は、特に限定しないが、例えば、半導体メモリおよびそのコントローラであってもよい。
（第１装置Ｄ１の構成）
第１装置Ｄ１は、基板１１と、絶縁膜２１と、配線３１と、コンタクトプラグ４１と、バリアメタル５１と、電極部６１とを備えている。
第１半導体基板としての基板１１は、例えば、シリコン基板であり、その表面（第１面）Ｆ１１には半導体素子（図示せず）が設けられている。半導体素子は、例えば、トランジスタ、メモリセルアレイ、抵抗素子、キャパシタ等である。
基板１１の表面Ｆ１１の上方には、第１絶縁膜としての絶縁膜２１が半導体素子を被覆するように設けられている。絶縁膜２１には、例えば、シリコン酸化膜等の絶縁膜が用いられている。絶縁膜２１と配線３１との間には、ストッパ膜ＳＴ１が設けられている。ストッパ膜ＳＴ１は、コンタクトプラグ４１を形成する際のエッチングストッパとして機能する。ストッパ膜ＳＴ１には、例えば、シリコン窒化膜等が用いられる。
絶縁膜２１内には、配線３１が設けられている。配線３１は、コンタクトや他の配線を介して基板１１に設けられた半導体素子に電気的に接続されている。また、絶縁膜２１内には、コンタクトプラグ４１が設けられている。コンタクトプラグ４１は、配線３１とバリアメタル５１または電極部６１との間に設けられ、それらを電気的に接続している。配線３１およびコンタクトプラグ４１には、例えば、銅、アルミニウム、タングステン等の低抵抗金属が用いられる。
さらに、絶縁膜２１内にはバリアメタル５１および電極部６１が埋設されている。第１電極部としての電極部６１は、絶縁膜２１に設けられた第１溝Ｔ１内に埋め込まれており、第１溝Ｔ１内のバリアメタル５１上に設けられている。電極部６１は、絶縁膜２１の表面Ｆ２１に露出した表面（第１電極面）Ｆ６１を有する。表面Ｆ６１は、絶縁膜２１の表面Ｆ２１とほぼ面一となっている。電極部６１には、例えば、銅等の導電性金属が用いられる。
第１金属層としてのバリアメタル５１は、絶縁膜２１と電極部６１との間に設けられており、電極部６１の材料が絶縁膜２１へ拡散することを抑制する。バリアメタル５１は、絶縁膜２１に設けられた第１溝Ｔ１の内面をほぼ被覆しており、かつ、電極部６１の表面Ｆ６１以外の側面および底面をほぼ被覆している。バリアメタル５１の端部の表面Ｆ５１は、絶縁膜２１の表面Ｆ２１よりも基板１１側へ窪んでいる。バリアメタル５１には、例えば、チタン等の導電性金属が用いられる。バリアメタル５１の端部近傍の構成については、図２を参照して後で説明する。
（第２装置Ｄ２の構成）
第２装置Ｄ２は、基板１２と、絶縁膜２２と、配線３２と、コンタクトプラグ４２と、バリアメタル５２と、電極部６２とを備えている。第２装置Ｄ２は、第１装置Ｄ１と類似する配線構成を有するが、上下関係が第１装置Ｄ１に対して反転している。第２装置Ｄ２は、絶縁膜２２において第１装置Ｄ１の絶縁膜２１と貼合している。絶縁膜２１と絶縁膜２２との貼合面はＦａと表示されている。
第２半導体基板としての基板１２は、例えば、シリコン基板であり、基板１１の表面Ｆ１１に対向する表面（第２面）Ｆ１２を有する。基板１２の表面Ｆ１２には、半導体素子（図示せず）が設けられている。
基板１２の表面Ｆ１２の上方には、第２絶縁膜としての絶縁膜２２が半導体素子を被覆するように設けられている。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁膜が用いられている。絶縁膜２２は、貼合面Ｆａにおいて、第１装置Ｄ１の絶縁膜２１に貼り合わされている。絶縁膜２２と配線３２との間には、ストッパ膜ＳＴ２が設けられている。ストッパ膜ＳＴ２は、コンタクトプラグ４２を形成する際のエッチングストッパとして機能する。ストッパ膜ＳＴ２には、例えば、シリコン窒化膜等が用いられる。
絶縁膜２２内には、配線３２が設けられている。配線３２は、コンタクトや他の配線を介して基板１２に設けられた半導体素子に電気的に接続されている。また、絶縁膜２２内には、コンタクトプラグ４２が設けられている。コンタクトプラグ４２は、配線３２とバリアメタル５２または電極部６２との間に設けられ、それらを電気的に接続している。配線３２およびコンタクトプラグ４２には、例えば、銅、アルミニウム、タングステン等の低抵抗金属が用いられる。
さらに、絶縁膜２２内にはバリアメタル５２および電極部６２が埋設されている。第２電極部としての電極部６２は、絶縁膜２２に設けられた第２溝Ｔ２内に埋め込まれており、第２溝Ｔ２内のバリアメタル５２上に設けられている。電極部６２は、絶縁膜２２の表面Ｆ２２に露出した表面（第２電極面）Ｆ６２を有する。表面Ｆ６２は、絶縁膜２２の表面Ｆ２２とほぼ面一となっている。電極部６２は、貼合面Ｆａにおいて、第１装置Ｄ１の電極部６１と接続している。電極部６２には、例えば、銅等の導電性金属が用いられる。
第２金属層としてのバリアメタル５２は、絶縁膜２２と電極部６２との間に設けられており、電極部６２の材料が絶縁膜２２へ拡散することを抑制する。バリアメタル５２は、絶縁膜２２に設けられた第２溝Ｔ２の内面をほぼ被覆しており、かつ、電極部６２の表面Ｆ６２以外の側面および底面をほぼ被覆している。バリアメタル５２の端部の表面Ｆ５２は、絶縁膜２２の表面Ｆ２２よりも基板１２側へ窪んでいる。バリアメタル５２には、例えば、チタン等の導電性金属が用いられる。バリアメタル５２の端部近傍の構成については、図２を参照して説明する。
図２は、図１の破線枠Ｂ内の構成例を示す断面図である。第１装置Ｄ１の絶縁膜２１と第２装置Ｄ２の絶縁膜２２とは、貼合面Ｆａで貼り合わされている。電極部６１と電極部６２も貼合面Ｆａで貼り合わされている。この場合、絶縁膜２１の表面Ｆ２１および絶縁膜２２の表面Ｆ２２は、貼合面Ｆａにほぼ一致する。電極部６１の表面Ｆ６１および電極部６２の表面Ｆ６２も、貼合面Ｆａにほぼ一致する。尚、電極部６１および電極部６２は、互いに接続されていればよく、表面Ｆ６１、Ｆ６２の界面は、貼合面Ｆａから上下方向に多少ずれていてもよい。
一方、バリアメタル５１の端部Ｅ５１の表面Ｆ５１は、絶縁膜２１の表面Ｆ２１よりも基板１１側へ窪んでいる。尚且つ、表面Ｆ５１は、電極部６１の表面Ｆ６１よりも基板１１側へ窪んでいる。従って、バリアメタル５１は、絶縁膜２１の表面Ｆ２１および電極部６１の表面Ｆ６１（即ち、貼合面Ｆａ）から窪んでいる。バリアメタル５１の窪み（表面Ｆ５１と貼合面Ｆａとの間）には、電極部６１または６２の材料（例えば、銅）が入り込んでいる。
バリアメタル５２の端部Ｅ５２の表面Ｆ５２は、絶縁膜２２の表面Ｆ２２よりも基板１２側へ窪んでいる。さらに、バリアメタル５２の端部Ｅ５２の表面Ｆ５２は、電極部６２の表面Ｆ６２よりも基板１２側へ窪んでいる。従って、バリアメタル５２は、絶縁膜２２の表面Ｆ２２および電極部６２の表面Ｆ６２（即ち、貼合面Ｆａ）から窪んでいる。バリアメタル５２の窪み（表面Ｆ５２と貼合面Ｆａとの間）には、電極部６１または６２の材料（例えば、銅）が入り込んでいる。このように、バリアメタル５１の端部Ｅ５１とバリアメタル５２の端部Ｅ５２との間の隙間には、電極部６１、６２の材料が設けられる。
後述するように、基板１１、１２の貼合直後、バリアメタル５１の端部Ｅ５１とバリアメタル５２の端部Ｅ５２との間には、隙間がある。その後の熱処理によって、電極部６１、６２の材料（例えば、銅）が膨張し、バリアメタル５１の端部Ｅ５１とバリアメタル５２の端部Ｅ５２との間に電極部６１、６２の材料が入り込む。従って、結果的に、バリアメタル５１の端部Ｅ５１とバリアメタル５２の端部Ｅ５２との間には、電極部６１、６２の材料が設けられる。
尚、図１０を参照して後で説明するが、バリアメタル５１の端部Ｅ５１の表面Ｆ５１とバリアメタル５２の端部Ｅ５２の表面Ｆ５２とは、必ずしも互いに対向しているとは限らない。バリアメタル５１、５２の位置が貼合面Ｆａ内においてずれている場合、バリアメタル５１の端部Ｅ５１は、絶縁膜２２または電極部６２と対向する場合もある。バリアメタル５２の端部Ｅ５２は、絶縁膜２１または電極部６１と対向する場合もある。この場合、バリアメタル５１の端部Ｅ５１と絶縁膜２２または電極部６２との間に、電極部６１、６２の材料（例えば、銅）が入り込む。バリアメタル５２の端部Ｅ５２と絶縁膜２１または電極部６１との間に、電極部６１、６２の材料（例えば、銅）が入り込む。
このように、バリアメタル５１の端部Ｅ５１が絶縁膜２１の表面Ｆ２１よりも基板１１側へ窪んでいることによって、基板１１、１２を互いに貼り合わせたときに、バリアメタル５１が絶縁膜２２、バリアメタル５２または電極部６２に突き当たることなく、絶縁膜２１と絶縁膜２２との間の貼合を邪魔しない。同様に、バリアメタル５２の端部Ｅ５２が絶縁膜２２の表面Ｆ２２よりも基板１２側へ窪んでいることによって、基板１１、１２を互いに貼り合わせたときに、バリアメタル５２が絶縁膜２１、バリアメタル５１または電極部６１に突き当たることなく、絶縁膜２１と絶縁膜２２との間の貼合を邪魔しない。これにより、電極部６１、６２間の接続不良、あるいは、基板１１、１２の貼合不良を抑制することができる。
一方、バリアメタル５１、５２の端部Ｅ５１、Ｅ５２の窪みは、絶縁膜２１、２２の表面Ｆ２１、Ｆ２２間に隙間を生じさせる。しかし、熱処理において、この隙間には、電極部６１、６２の材料が入り込む。よって、結果的に、表面Ｆ２１、Ｆ２２間の隙間は、電極部６１、６２の材料で埋め込まれる。また、電極部６１と電極部６２との間に隙間があっても、熱処理における電極部６１、６２の材料が膨張してその隙間を埋める。
尚、図２に示すように、バリアメタル５１、５２の両方が窪んでいてもよいが、バリアメタル５１、５２のいずれか一方のみが窪んでいてもよい。バリアメタル５１、５２のいずれか一方が窪んでいるだけでも、第１装置Ｄ１と第２装置Ｄ２との間の隙間を或る程度抑制することができるからである。
次に、第１および第２装置Ｄ１、Ｄ２の製造方法について説明する。
図３（Ａ）〜図６（Ｂ）は、第１装置Ｄ１の製造方法の一例を示す断面図である。尚、第２装置Ｄ２は、第１装置Ｄ１と平面レイアウトにおいて相違することもあるが、基本的に同様の製造方法で形成すればよい。従って、第１装置Ｄ１の製造方法について説明し、第２装置Ｄ２の製造方法の説明は適宜省略する。図３（Ａ）〜図７（Ｂ）の括弧内の参照番号は、第２装置Ｄ２の構成要素に対応する。
まず、基板１１の表面（第１面）Ｆ１１上にトランジスタ等の半導体素子（図示せず）を形成する。次に、図３（Ａ）に示すように、基板１１の表面Ｆ１１の上方に、半導体素子を被覆する層間絶縁膜ＩＬＤ１を形成し、層間絶縁膜ＩＬＤ１内に配線３１を形成する。さらに、層間絶縁膜ＩＬＤ１および配線３１上に、ストッパ膜ＳＴ１および絶縁膜（第１絶縁膜）２１を形成する。ストッパ膜ＳＴ１は、例えば、シリコン窒化膜であり、絶縁膜２１は、例えば、シリコン酸化膜である。
次に、絶縁膜２１上にマスク材７０を堆積し、リソグラフィ技術およびエッチング技術を用いてマスク材７０を加工し、ビアホールＶＨ１のパターンを形成する。マスク材７０には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
次に、図３（Ｂ）に示すように、マスク材７０をマスクとして用いて、絶縁膜２１をＲＩＥ（Reactive Ion Etching）法で加工する。これにより、絶縁膜２１にビアホールＶＨ１が形成される。このとき、ストッパ膜ＳＴ１がエッチングストッパとして機能し、ビアホールＶＨ１はストッパ膜ＳＴ１の表面まで形成される。
マスク材７０の除去後、図４（Ａ）に示すように、マスク材８０をビアホールＶＨ１内および絶縁膜２１上に堆積する。マスク材８０には、例えば、シリコン酸化膜等の絶縁膜が用いられる。次に、リソグラフィ技術を用いて、マスク材８０上にレジスト８２を形成し、電極部６１の形成領域のレジスト８２を除去する。
次に、図４（Ｂ）に示すように、レジスト８２をマスクとして用いて、マスク材８０をエッチングする。これにより、電極部６１の形成領域におけるマスク材８０を除去する。尚、ビアホールＶＨ１内のマスク材８０の一部は残っている。
次に、図５（Ａ）に示すように、マスク材８０をマスクとして用いて、絶縁膜２１をＲＩＥ法でエッチングする。これにより、電極部６１の形成領域における絶縁膜２１が除去され、第１溝としてのトレンチＴＲ１が形成される。このとき、電極部６１の形成領域における絶縁膜２１の一部は残置され、ビアホールＶＨ１が絶縁膜２１の下部に残る。尚、このエッチングにより、ビアホールＶＨ１内のマスク材８０は除去される。
次に、ビアホールＶＨ１の底部にあるストッパ膜ＳＴ１をエッチングすることによって、図５（Ａ）に示すように、ビアホールＶＨ１の底部に配線３１を露出させる。
マスク材８０を除去した後、ビアホールＶＨ１の内面およびトレンチＴＲ１の内面に第１金属層としてのバリアメタル５１を被覆する。さらに、バリアメタル５１上に電極部６１の材料を堆積し、第１電極部としての電極部６１の材料をトレンチＴＲ１内に充填する。バリアメタル５１には、例えば、チタンが用いられる。電極部６１の材料には、例えば、銅が用いられる。
次に、図６（Ａ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、絶縁膜２１が露出されるまで、電極部６１およびバリアメタル５１の材料を研磨する。これにより、トレンチＴＲ１およびビアホールＶＨ１内に埋め込まれた電極部６１およびバリアメタル５１が形成される。
ここで、ＣＭＰ法で平坦化しても、バリアメタル５１は、絶縁膜２１または電極部６１から幾分突出する場合がある。例えば、図７（Ａ）は、図６（Ａ）に示す破線枠Ｂの拡大断面図である。図７（Ａ）には、ＣＭＰ法で平坦化直後のバリアメタル５１の端部Ｅ５１およびその周辺が示されている。絶縁膜２１と電極部６１とはほぼ同じ高さに平坦化されているが、バリアメタル５１の端部Ｅ５１の表面Ｆ５１は、絶縁膜２１の表面Ｆ２１および電極部６１の表面Ｆ６１よりも基板１１から離れる方向ＤＲ１へ突出している。例えば、絶縁膜２１の表面Ｆ２１に対するバリアメタル５１の表面Ｆ５１の高さ（突出の高さ）は、約８ｎｍである。このようにバリアメタル５１の端部Ｅ５１が突出すると、上記の通り、基板１１と基板１２とを貼合させたときに、絶縁膜２１と絶縁膜２２との間に隙間ができてしまう。
そこで、本実施形態では、図６（Ｂ）に示すように、バリアメタル５１および電極部６１の研磨後、バリアメタル５１を選択的にエッチングして、その端部Ｅ５１を電極部６１の表面Ｆ６１および／または絶縁膜２１の表面Ｆ２１よりも基板１１側へ窪ませる。例えば、図７（Ｂ）は、図６（Ｂ）に示す破線枠Ｂの拡大断面図である。図７（Ｂ）には、ＣＭＰ法で平坦化し、バリアメタル５１をエッチングした後のバリアメタル５１の端部Ｅ５１およびその周辺が示されている。バリアメタル５２の端部Ｅ５１の表面Ｆ５１は、バリアメタル５１のエッチングによって、絶縁膜２１の表面Ｆ２１および／または電極部６１の表面Ｆ６１よりも基板１１の方向（ＤＲ１と逆方向）へ窪んでいる。このようにバリアメタル５１の端部Ｅ５１を窪ませることによって、基板１１と基板１２とを貼合させたときに、絶縁膜２１と絶縁膜２２との間に隙間ができることを抑制できる。これは、電極部６１、６２間の接続不良、あるいは、絶縁膜２１、２２間の貼合不良を抑制することができる。
バリアメタル５１に、例えば、チタンが用いられ、電極部６１に、例えば、銅が用いられている場合、バリアメタル５１のエッチングには、過酸化水素水を用いたウェットエッチング法が用いられる。これにより、バリアメタル５１を選択的にエッチングし、窪ませることができる。
このように、第１装置Ｄ１が形成される。図３（Ａ）〜図７（Ｂ）の括弧内の参照符号で示すように、第２装置Ｄ２も第１装置Ｄ１と同様に形成され得る。
例えば、基板１１の表面（第２面）Ｆ１２上に半導体素子（図示せず）を形成し、基板１１の表面Ｆ１１の上方に、層間絶縁膜ＩＬＤ２、配線３２、ストッパ膜ＳＴ２および絶縁膜（第２絶縁膜）２２を形成する（図３（Ａ））。
次に、ストッパ膜ＳＴ２をエッチングストッパとして用いて絶縁膜２２にビアホールＶＨ２を形成した後に、電極部６２の形成領域における絶縁膜２２が除去され、第２溝としてのトレンチＴＲ２が形成される（図３（Ｂ）〜図５（Ａ））。
次に、ストッパ膜ＳＴ２を除去して配線３２を露出させた後、バリアメタル５２および電極部６２の材料を堆積し、第２電極部としての電極部６２の材料をトレンチＴＲ２内に充填する（図５（Ｂ））。
次に、絶縁膜２２が露出されるまで、電極部６２およびバリアメタル５２の材料を研磨する（図６（Ａ））。このとき、端部Ｅ５２の表面Ｆ５２は、絶縁膜２２の表面Ｆ２２および電極部６２の表面Ｆ６２よりも基板１２から離れる方向へ突出する。
次に、バリアメタル５２を選択的にエッチングして、その端部Ｅ５２を電極部６２の表面Ｆ６２および／または絶縁膜２２の表面Ｆ２２よりも基板１２側へ窪ませる（図６（Ｂ）〜図７（Ｂ））。このようにして、第２装置Ｄ２が形成される。
次に、表面Ｆ１１と表面Ｆ１２とを対向させるように基板１１と基板１２とを貼合する。
図８（Ａ）〜図９（Ｃ）を参照して、基板１１と基板１２との貼合プロセスを説明する。図８（Ａ）〜図８（Ｃ）の括弧内の参照番号は、基板１２の構成要素に対応する。
まず、図８（Ａ）に示すように、ノズル１００からオゾン水を第１基板１１の表面Ｆ１１上に供給する。これにより、第１基板１１の表面Ｆ１１上の絶縁膜２１、バリアメタル５１、電極部６１の表面Ｆ２１，Ｆ５１、Ｆ６１をオゾン水で洗浄する。
次に、図８（Ｂ）に示すように、プラズマ発生装置１１０を用いて、Ｎ２プラズマＰで絶縁膜２１の表面Ｆ２１を活性化する。これにより、絶縁膜２１の表面Ｆ２１に、例えば、シリコン酸化膜のダングリングボンドが形成される。
次に、図８（Ｃ）に示すように、ノズル１０５から洗浄液（例えば、純水）およびキャリアガス（例えば、窒素）を供給して、第１基板１１の表面Ｆ１１を二流体洗浄する。これにより、基板１１の表面Ｆ１１上の絶縁膜２１、バリアメタル５１、電極部６１の表面Ｆ２１，Ｆ５１、Ｆ６１を二流体洗浄する。それとともに、絶縁膜２１の表面Ｆ２１に形成されたダングリングボンドに水分を供給してＯＨ基を結合させる。これにより、絶縁膜２１の表面Ｆ２１が親水化される。
基板１２についても、図８（Ａ）〜図８（Ｃ）に示す工程を経て、絶縁膜２２の表面Ｆ２２にダングリングボンドを形成し、そのダングリングボンドにＯＨ基を結合させる。これにより、絶縁膜２２の表面Ｆ２２も親水化される。
次に、図９（Ａ）に示すように、基板１１の絶縁膜２１と基板１２の絶縁膜２２とを対向させて位置合わせして貼り合わせる。このとき、加圧機構１２０が基板１１または基板１２のほぼ中心を貼合方向に加圧することによって、絶縁膜２１の表面Ｆ２１と絶縁膜２２の表面Ｆ２２とが直接接触する。これにより、絶縁膜２１の表面Ｆ２１のＯＨ基と絶縁膜２２の表面Ｆ２２のＯＨ基とが水素結合し、基板１１と基板１２とが貼合される。
ここで、図７（Ｂ）を参照して説明したように、バリアメタル５１の端部Ｅ５１の表面Ｆ５１は、絶縁膜２１の表面Ｆ２１および／または電極部６１の表面Ｆ６１よりも基板１１の方向へ窪んでいる。また、バリアメタル５２の端部Ｅ５２の表面Ｆ５２も、絶縁膜２２の表面Ｆ２２および／または電極部６２の表面Ｆ６２よりも基板１２の方向へ窪んでいる。従って、基板１１と基板１２とを貼合したときに、バリアメタル５１とバリアメタル５２との間には隙間が生じ、絶縁膜２１と絶縁膜２２とは隙間無く結合する。一方、電極部６１と電極部６２との間には隙間があってもよい。後述の熱処理工程において、電極部６１、６２の材料は膨張し隙間に入り込むからである。
次に、図９（Ｂ）に示すように、センサ１３０を用いて、基板１１と基板１２との相対的な位置ずれを検出する。基板１１と基板１２との相対位置が許容値以上にずれている場合、基板１１、１２は、廃棄される。
次に、図９（Ｃ）に示すように、ＬＥＤ照明１４０から赤外光を照射して反射光をラインカメラ１５０で撮像する。これにより、絶縁膜２１と絶縁膜２２との間に間隙（ボイド）が無いか確認する。許容値以上に大きな間隙が発見された場合、基板１１、１２は、廃棄される。
次に、貼合された基板１１、１２を熱処理する。例えば、基板１１、１２は、約３００℃の雰囲気中で約２時間、アニールされる。これにより、絶縁膜２１と絶縁膜２２との間の界面から水分が解離して、シリコンと酸素との結合（Ｓｉ−Ｏ結合）になる。これにより、絶縁膜２１と絶縁膜２２とがより強固に結合される。また、この熱処理工程により、電極部６１、６２の金属材料（例えば、銅）が膨張する。これにより、電極部６１と電極部６２との間に隙間があっても、電極部６１と電極部６２とは金属結合により接続することができる。また、バリアメタル５１、５２は、絶縁膜２１、２２の表面Ｆ２１、Ｆ２２から窪んでいるので、基板１１，１２を貼合しても、バリアメタル５１とバリアメタル５２との間に隙間が生じる。しかし、熱処理により、電極部６１または６２の材料がバリアメタル５１とバリアメタル５２との間の隙間に入り込む。これにより、図２に示すように、バリアメタル５１とバリアメタル５２との間には、電極部６１または６２の材料が導入される。その結果、バリアメタル５１とバリアメタル５２との間の隙間は、電極部６１または６２の材料で充填される。
その後、基板１１、１２は、さらに研磨されたり、加工される。例えば、リソグラフィ技術およびエッチング技術を用いて、基板１２を加工し、配線３２の一部をボンディングパッドとして露出させてもよい。さらに、基板１１，１２は、ダイシングにより半導体チップに個片化される。
このように、本実施形態によれば、バリアメタル５１の端部Ｅ５１を窪ませることによって、第１装置Ｄ１と第２装置Ｄ２とを貼合させたときに、絶縁膜２１と絶縁膜２２との間に隙間ができることを抑制できる。これは、絶縁膜２１、２２間の貼合不良を抑制することができる。また、貼合当初、電極部６１と電極部６２との間およびバリアメタル５１とバリアメタル５２との間に或る程度隙間があっても、貼合後の熱処理により、電極部６１、６２の材料が膨張することによって、電極部６１と電極部６２とは接続し、かつ、バリアメタル５１とバリアメタル５２との間の隙間には電極部６１または６２の材料が導入される。これにより、電極部６１、６２間の接続不良も抑制される。
また、バリアメタル５１とバリアメタル５２との間の隙間が電極部６１または６２の材料を受け入れることにより、絶縁膜２１と絶縁膜２２との界面（貼合面）Ｆａに電極部６１または６２の材料が拡散することを抑制することができる。これにより、第１および第２装置Ｄ１、Ｄ２の歩留まりをさらに向上させることができる。
尚、図２に示すように、基板１１，１２が正確に位置合わせされ、バリアメタル５１、５２の端部Ｅ５１、Ｅ５２同士が対向することが好ましい。しかし、バリアメタル５１、５２の端部Ｅ５１、Ｅ５２は必ずしも対向するとは限らない。例えば、図１０は、貼合面Ｆａにおいて絶縁膜２１と絶縁膜２２とがずれている様子を示す断面図である。図１０では、絶縁膜２１と絶縁膜２２とは、貼合面Ｆａと平行方向にずれている。この場合、バリアメタル５１の端部Ｅ５１の表面Ｆ５１は、電極部６２の表面Ｆ６２と対向する。バリアメタル５２の端部Ｅ５２の表面Ｆ５２は、絶縁膜２１の表面Ｆ２１と対向する。このように、バリアメタル５１、５２の位置が幾分ずれていても、電極部６１または６２の材料は、バリアメタル５１、５２の間の隙間に入り込むことができるので問題は無い。従って、バリアメタル５１、５２の位置が幾分ずれていても、本実施形態の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
Ｄ１ 第１装置、１１ 基板、２１ 絶縁膜、３１ 配線、４１ コンタクトプラグ、５１ バリアメタル、６１ 電極部、Ｄ２ 第２装置、１２ 基板、２２ 絶縁膜、３２ 配線、４２ コンタクト、５２ バリアメタル、６２ 電極部

Claims (8)

  1. 第１半導体基板と、
    前記第１半導体基板の第１面に設けられた第１絶縁膜と、
    前記第１絶縁膜に設けられた第１溝の内面を被覆する第１金属層と、
    前記第１金属層上に設けられ前記第１溝内に埋め込まれた第１電極部と、
    前記第１半導体基板の前記第１面に対向する第２面を有する第２半導体基板と、
    前記第２半導体基板の前記第２面に設けられ、前記第１絶縁膜と貼り合わされた第２絶縁膜と、
    前記第２絶縁膜に設けられた第２溝内に埋め込まれ、前記第１電極部と接続する第２電極部とを備え、
    前記第１金属層の端部は、前記第１絶縁膜の表面よりも前記第１半導体基板側へ窪んでいる、半導体装置。
  2. 前記第１金属層の端部は、前記第１電極部の表面よりも前記第１半導体基板側へ窪んでいる、請求項１に記載の半導体装置。
  3. 前記第１金属層の端部と前記第２絶縁膜または前記第２電極部との間には、前記第１または第２電極部の材料が設けられている、請求項１または請求項２に記載の半導体装置。
  4. 前記第２絶縁膜と前記第２電極部との間に設けられた第２金属層をさらに備え、
    前記第２金属層の端部は、前記第２絶縁膜の表面よりも前記第２半導体基板側へ窪んでいる、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第２金属層の端部は、前記第２電極部の表面よりも前記第２半導体基板側へ窪んでいる、請求項４に記載の半導体装置。
  6. 前記第２金属層の端部と前記第１絶縁膜、前記第１電極部または前記第１金属層との間には、前記第１または第２電極部の材料が設けられている、請求項４または請求項５に記載の半導体装置。
  7. 第１半導体基板の第１面に第１絶縁膜を形成し、
    前記第１絶縁膜に第１溝を形成し、
    前記第１溝の内面に第１金属層を形成し、
    前記第１溝内に第１電極部の材料を充填し、
    前記第１絶縁膜が露出されるまで前記第１金属層および前記第１電極部を研磨し、
    前記第１金属層を選択的にエッチングして、前記第１金属層の端部を前記第１絶縁膜の表面よりも前記第１半導体基板側へ窪ませ、
    第２半導体基板の第２面に第２絶縁膜を形成し、
    前記第２絶縁膜に第２溝を形成し、
    前記第２溝内に第２電極部の材料を充填し、
    前記第２絶縁膜が露出されるまで前記第２電極部を研磨し、
    前記第１絶縁膜と前記第２絶縁膜とを対向させるように前記第１半導体基板と前記第２半導体基板とを貼り合わせることによって、前記第１電極部と前記第２電極部とを接続することを具備する半導体装置の製造方法。
  8. 前記第２溝の形成後、前記第２電極部の材料の充填前に、
    前記第２溝の内面に第２金属層を形成し、
    前記第２電極部の材料の充填後、
    前記第２絶縁膜が露出されるまで前記第２金属層および前記第２電極部を研磨し、
    前記第２金属層を選択的にエッチングして、前記第２金属層の端部を前記第２絶縁膜よりも前記第２半導体基板側へ窪ませることをさらに具備する請求項７に記載の方法。
JP2018170689A 2018-09-12 2018-09-12 半導体装置およびその製造方法 Pending JP2020043263A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018170689A JP2020043263A (ja) 2018-09-12 2018-09-12 半導体装置およびその製造方法
TW108101918A TWI686916B (zh) 2018-09-12 2019-01-18 半導體裝置及其製造方法
US16/253,540 US20200083175A1 (en) 2018-09-12 2019-01-22 Semiconductor device and manufacturing method thereof
CN201910114786.2A CN110896067A (zh) 2018-09-12 2019-02-14 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018170689A JP2020043263A (ja) 2018-09-12 2018-09-12 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2020043263A true JP2020043263A (ja) 2020-03-19

Family

ID=69720100

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018170689A Pending JP2020043263A (ja) 2018-09-12 2018-09-12 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20200083175A1 (ja)
JP (1) JP2020043263A (ja)
CN (1) CN110896067A (ja)
TW (1) TWI686916B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115472494A (zh) * 2021-06-11 2022-12-13 联华电子股份有限公司 用于晶片级接合的半导体结构及接合半导体结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6596631B1 (en) * 2000-07-26 2003-07-22 Advanced Micro Devices, Inc. Method of forming copper interconnect capping layers with improved interface and adhesion
JP3884266B2 (ja) * 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US8896125B2 (en) * 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
WO2015040798A1 (ja) * 2013-09-20 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP2016018879A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
TW201826333A (zh) * 2016-11-16 2018-07-16 日商尼康股份有限公司 保持構件、接合裝置、及接合方法
US10580693B2 (en) * 2018-07-11 2020-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Contact conductive feature formation and structure

Also Published As

Publication number Publication date
TW202011566A (zh) 2020-03-16
US20200083175A1 (en) 2020-03-12
TWI686916B (zh) 2020-03-01
CN110896067A (zh) 2020-03-20

Similar Documents

Publication Publication Date Title
US11043448B2 (en) Semiconductor device with vertically separated openings and manufacturing method thereof
KR20230097121A (ko) 직접 접합 방법 및 구조체
JP4951228B2 (ja) 段差被覆性を向上させた半導体ウェハー及びその製造方法
TWI433294B (zh) Method and apparatus for manufacturing three - dimensional integrated circuit
US10700042B2 (en) Multi-wafer stacking structure and fabrication method thereof
JP2009181981A (ja) 半導体装置の製造方法および半導体装置
US10784163B2 (en) Multi-wafer stacking structure and fabrication method thereof
US20200075552A1 (en) Multi-wafer stack structure and forming method thereof
TWI579971B (zh) 半導體裝置之製造方法
KR20200047301A (ko) 접합성 강화를 위한 패드 구조
TW201828461A (zh) 對cmos影像感測器的選擇性沉積與平坦化
JP2020043263A (ja) 半導体装置およびその製造方法
US11393781B2 (en) Semiconductor device and manufacturing method thereof
JP2009524932A (ja) 接合用の隣接収納部を有する半導体相互接続、及び形成方法
KR101038807B1 (ko) 이미지센서 및 그 제조방법
JP2007214178A (ja) 半導体装置およびその製造方法
WO2011145159A1 (ja) 半導体装置及びその製造方法
JP2006019427A (ja) 半導体チップおよびその製造方法ならびに半導体装置
KR20060097442A (ko) 그루브들을 갖는 본딩패드 및 그 제조방법
TWI837690B (zh) 半導體裝置及半導體製造裝置
TW202339184A (zh) 半導體裝置及半導體製造裝置
WO2022104972A1 (zh) 半导体器件及其制作方法
KR20060079316A (ko) 웨이퍼 접합 방법
JP2022167037A (ja) 半導体製造装置および半導体装置の製造方法
KR100755411B1 (ko) 반도체 장치의 제조 방법