KR100697291B1 - 비휘발성 반도체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 반도체 메모리 장치 및 그 제조방법을 제공한다. 본 발명의 메모리 장치는, 반도체 기판의 소정 영역이 상측으로 돌출되어 복수의 필라가 형성되고, 상기 필라의 상부면에는 상기 필라를 일방향으로 연결하는 비트라인이, 상기 비트라인과 수직인 방향으로는 상기 필라의 양측면마다 워드라인이 형성된다. 또한 상기 필라와 워드라인의 사이에는 데이터를 저장하는 메모리층이 형성되는데, 이러한 구조하에서는 단일의 필라에 대해 그 양측면으로 형성되는 2개의 메모리층에 의해서 각각 정보를 저장하므로 정보 저장 능력이 향상된다.
Description
도 1은 종래 플래시 메모리 장치를 나타내는 평면도,
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치를 나타낸 평면도,
도 3a 내지 도 3e는 본 발명의 일실시예에 의한 것으로, 도 3a는 도 2의 I-I'를, 도 3b는 도 2의 II-II'를, 도 3c는 도 2의 Ⅲ- Ⅲ'를, 도 3d는 도 2의 Ⅳ- Ⅳ'를, 도 3e는 도 2의 Ⅴ- Ⅴ'를 따라 취해진 단면도,
도 4a 내지 도 4e는 본 발명의 다른 실시예에 의한 것으로, 도 4a는 도 2의 I-I'를, 도 4b는 도 2의 II-II'를, 도 4c는 도 2의 Ⅲ- Ⅲ'를, 도 4d는 도 2의 Ⅳ- Ⅳ'를, 도 4e는 도 2의 Ⅴ- Ⅴ'를 따라 취해진 단면도,
도 5a 내지 도 10a는 본 발명의 실시예에 따른 공정단면도로 도 2의 I-I'를 따라 취해진 것이며, 도 5b 내지 도 10b는 본 발명의 실시예에 따른 공정단면도로 도 2의 Ⅲ-Ⅲ'를 따라 취해진 것이다.
♧도면의 주요부분에 대한 부호의 설명♧
BL -- 비트라인 WL -- 워드라인
10 -- 반도체기판 20 -- 필라
30 -- 메모리층 40 -- 층간절연막
50 -- 소오스 영역 60 -- 드레인 영역
본 발명은 비휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 수직 채널 트랜지스터를 이용하여 고집적화가 가능한 비휘발성 반도체 메모리 장치와 이를 제조하기 위한 방법에 관한 것이다.
반도체 메모리 장치들은 각종 데이터를 저장하기 위해 사용되며, 일반적으로 휘발성(volatile)과 비휘발성(non-volatile) 메모리 장치로 구분된다. 휘발성 메모리 장치는 전원 공급이 중단되면 저장된 데이터도 소멸하지만, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 휘발성 메모리 장치는 대표적으로 에스램(SRAM, static random access memory), 디램(DRAM, dynamic RAM) 등이 있고, 비휘발성 메모리 장치로는 플래시 메모리가 있다.
상기 에스램은 판독(read) 및 기록(write) 속도가 매우 빠르고 소모 전력이 작은 장점을 갖지만, 단위 셀이 6개의 트랜지스터로 구성되기 때문에 고집적화가 어렵다. 상기 디램은 단위셀이 한 개의 트랜지스터와 커패시터로 구성되기 때문에, 그 면적은 상기 에스램보다 작다.
한편, 상기 플래시 메모리 장치의 경우에는 디램의 커패시터와 같은 별도의 정보 저장요소없이 모스 트랜지스터와 유사한 구조의 단위 셀을 사용하므로 집적도 를 더욱 높일 수 있다. 플래시 메모리 장치는 셀을 형성하는 구조에 따라 부유 게이트형(floating gate type)과 부유 트랩형 (floating trap type)으로 구분된다. 부유 게이트형 메모리 장치는 반도체 기판과 워드라인 사이에 절연막으로 고립된 부유 게이트를 형성하고, 상기 부유 게이트 내에 전하를 주입하여 데이터를 저장한다. 이에 비해 부유 트랩형 메모리 장치는 반도체 기판과 워드라인 사이의 비도전성 전하저장막 내에 형성되는 트랩 사이트(trap site)에 전하를 주입하여 데이터를 저장한다.
위와 같은 플래시 메모리 장치의 일반적인 구조는 도 1과 같다.
도 1을 참조하면, 반도체 기판(1)상에 주변회로 또는 외부 전원에 접속하기 위한 비트라인(BL)이 형성된다. 또한 상기 비트라인(BL)과 수직인 방향으로는 워드라인(WL)이 형성된다. 상기 비트라인(BL)과 워드라인(WL)이 교차하는 영역에 메모리 셀(M)이 위치한다. 상기 워드라인(WL)은 메모리 셀(M)을 구성하는 트랜지스터의 게이트 전극에 해당하며, 상기 워드라인(WL)과 반도체 기판(1)의 사이에는 메모리층(미도시)이 형성된다. 부유 트랩형 메모리 장치에서 상기 메모리층은 터널절연막/전하저장막/블로킹절연막을 포함한다. 상기 전하저장막은 그 내부에 트랩 준위를 구비하여 전하가 포획될 수 있다. 데이터를 저장하거나 소거하는 경우, 상기 워드라인(WL)과 비트라인(BL)에 전압을 인가하여 특정 셀(M)로 전하가 주입되도록 하거나 또는 저장되었던 전하를 방출하게 된다.
도 1에서, 워드라인(WL) 또는 비트라인(BL)의 폭을 F(최소가공크기를 의미; minimum Feature size)라 하고, 상기 워드라인(WL)과 워드라인(WL) 사이의 간격과 비트라인(BL)과 비트라인(BL) 사이의 간격을 F라 하면, 상기 단위 셀(M)은 4F2의 크기를 차지한다. 이는 에스램이나 디램 보다는 작지만 여전히 적지 않은 규격이다. 또한 도 1과 달리 플래시 메모리 중에서는 단위셀의 크기가 6F2 에서 10 F2 에 이르는 것도 있다. 그러나 최근 각종 전자 제품의 크기가 축소되는 추세에 따라 이에 사용되는 메모리 장치의 크기를 보다 감소시킬 수 있는 개선 방안이 필요하다.
본 발명은 상기한 사정을 감안한 것으로, 본 발명이 이루고자 하는 기술적 과제는 크기를 크게 감소시킬 수 있는 비휘발성 반도체 메모리 장치 및 그 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위하여 본 발명은 비휘발성 반도체 메모리 장치를 제공한다. 본 발명의 메모리 장치는, 반도체 기판의 소정 영역이 상측으로 돌출되어 복수의 필라가 형성되고, 상기 필라의 상부면에는 상기 필라를 일방향으로 연결하는 비트라인이, 상기 비트라인과 수직인 방향으로는 상기 필라의 양측면마다 워드라인이 형성된다. 또한 상기 필라와 워드라인의 사이에는 메모리층이 형성되는데, 이러한 구조하에서는 단일의 필라에 대해 그 양측면으로 형성되는 2개의 메모리층에서 각각 정보를 저장하므로 정보 저장 능력이 향상된다.
구체적으로, 상기 필라의 하단부/상단부에는 소오스/드레인 영역이 형성되며, 상기 필라의 양측면에 형성되는 워드라인에 의해서 필라 한 개당 한쌍의 수직 채널 트랜지스터가 형성된다. 이 때 상기 메모리층은 전하저장막을 포함하므로, 상기 필라의 측면에 형성되는 채널을 따라 이동하는 전하가 상기 전하저장막에 저장된다. 상기 소오스 영역은, 상기 필라의 하단부 및 상기 반도체 기판의 표면을 따라 형성하여 단일한 공통 소오스 영역을 형성함으로써 콘택 형성을 위한 공간을 줄일 수 있다. 또는 상기 소오스 영역은, 상기 필라의 하단부 일부와 상기 반도체 기판상의 소정 영역에 형성되어, 상기 수직 채널 트랜지스터의 채널 영역과 반도체 기판이 연결되도록 할 수 있다. 이 경우 채널 영역과 반도체 기판 사이가 전기적으로 도통되므로, 반도체 기판을 통하여 상기 채널 영역에 전압을 인가하여 다양한 메모리 제어가 가능하며, 또한 수직 채널 트랜지스터의 동작시 플로팅 바디 효과(floating body effect)를 방지할 수 있다.
상기 워드라인은 수직 채널 트랜지스터의 게이트 전극에 해당하며 수직 채널이 형성되는 영역을 따라 위치하며, 그 하단과 상단은 상기 소오스/드레인 영역과 일부 중첩된다. 또한 상기 워드라인의 하부면은 반도체 기판의 상부면에서 일정 간격 이격되어 있고 이격된 공간에는 절연막이 형성되는데, 제조 공정을 간단하게 하기 위해 상기 메모리층이 연장되어 형성될 수 있다. 상기 메모리층은 부유 트랩형에 있어서, 전하저장막외에 터널 산화막과 블로킹 산화막을 포함한다.
한편, 본 발명은 위와 같은 구조의 메모리 장치를 제조하는 방법을 제공한다. 구체적으로 본 발명의 제조방법은, 반도체 기판의 소정 영역을 식각하여 일방향으로 나란한 복수의 핀를 형성하는 단계, 상기 핀의 측면을 따라 메모리층과 워드라인을 형성하는 단계, 상기 핀의 소정 영역을 식각하여 복수의 필라를 형성하는 단계, 상기 워드라인과 수직인 방향으로 상기 필라를 연결하는 비트라인을 형성하는 단계를 포함한다. 여기서 상기 워드라인은, 상기 메모리층이 형성된 반도체 기판상에 도전막을 증착한 후 에치백하여 형성하므로, 핀과 핀 사이의 전기적 절연을 위해 절연체가 채워져야 할 공간을 이용하며 추가 공간을 필요로 하지 않는다.
상기 필라와 필라에 인접한 반도체 기판상에는 불순물 이온이 주입되어 소오스/드레인 영역이 형성된다. 이를 위해 불순물 이온이 주입된 반도체 기판을 준비하는 단계가 추가될 수 있다. 즉, 상기 핀 형성 단계에 앞서, 반도체 기판의 표면 및 반도체 기판의 표면으로부터 소정 깊이에 불순물 이온층을 형성하여, 후속 공정에서 드레인 영역과 소오스 영역을 형성할 수 있다. 또는 반도체 기판과 필라에 형성되는 채널 영역이 도통되도록 불순물 이온을 주입하여 소오스 영역을 형성할 수 있다. 이 경우 초기에 불순물 이온층을 형성하지 않은 상태에서 공정 진행 중에 소오스 영역을 형성함이 바람직하다. 구체적으로, 상기 메모리층과 워드라인을 형성한 후, 상기 핀과 핀 사이의 반도체 기판에 불순물 이온을 주입하게 된다. 이 후 상기 워드라인과 워드라인 사이의 영역을 절연막으로 채우고, 상기 핀의 소정 영역을 노출하는 마스크를 형성하며, 상기 마스크에 의해서 노출된 영역의 핀을 제거하여 필라를 형성하고, 상기 핀이 제거된 영역의 반도체 기판상에 불순물 이온을 주입한다. 상기 핀의 제거된 영역의 불순물 이온에 의해 소오스 영역은 전체적으로 연결된 공통 소오스로 형성되며 콘택 공간을 줄일 수 있다. 상기 마스크가 형성된 영역으로는 후속 공정에서 마스크를 제거하고 비트라인용 도전막을 형성한다. 즉, 상기 마스크가 형성된 영역에 필라와 비트라인간 콘택이 형성되는 자기정렬방식을 사용한다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공하는 것일 뿐이므로, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서, 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치를 나타낸 평면도이다.
도 2를 참조하면, 반도체 기판(10)상에 일방향(도 2에서 가로)으로 비트라인(BL)이 형성되고, 상기 비트라인(BL)과 수직인 방향(도 2에서 세로)으로 워드라인(WL)이 형성되어 있다. 상기 비트라인(BL)과 워드라인(WL)이 형성되는 가로/세로 방향은 상호간 바뀌어도 무방하다. 상기 비트라인(BL)의 하부의 소정 영역에는 반도체 기판(10)이 돌출된 필라(20)가 형성된다. 상기 필라(20)의 양측면에는 메모리층(30)과 워드라인(WL)이 형성된다. 여기서 특정 필라(20)의 양측면에 형성되는 한 쌍의 워드라인(WL)에 대해서, 상기 필라(20)가 형성되는 면을 내측면이라 칭하고 필라(20)가 형성되지 않는 면을 외측면이라 정의한다. 따라서 한 쌍의 워드라인(WL)의 내측면 중 상기 비트라인(WL)과 교차하는 영역에 필라(20)가 형성된다. 상기 워드라인(WL)과 메모리층(30)은 세로 방향으로 연결되어 형성되며, 세로 방향에 있어서 상기 필라(20)와 필라(20) 사이의 공간은 층간절연막(40)으로 채워져 있다. 또한 가로 방향에 있어서, 상기 필라(20)를 감싸는 한 쌍의 워드라인(WL)의 외측면에도 층간절연막(40)이 형성된다. 따라서 상기 필라(20)는 반도체 기판(10)상에 복수로 형성되지만 상호간에는 전기적으로 분리된다. 상기 메모리층(30)은 전하를 저장할 수 있는 전하저장막을 포함하며 단일의 필라에 대해 양 측면에 한 쌍의 메모리층(30)이 형성되므로, 필라(20) 하나가 저장할 수 있는 정보는 2비트가 된다.
도 2에서, 상기 필라(20)의 좌우 폭을 F(최소가공크기를 의미; minimum Feature size)라 하고 상기 필라(20)와 필라(20) 사이의 가로/세로 간격 또한 F라 하면, 단일한 저장요소가 차지하는 면적은 2F2이 된다. 왜냐하면 상기 단일한 필라(20)가 차지하는 면적은 4F2이 되지만, 상기 필라(20)의 양측면에 2개의 전하저장막을 포함하는 메모리층(30)이 존재하므로 총 2비트가 저장될 수 있기 때문이다. 따라서 본 발명의 메모리 장치에 의하면, 1비트의 정보를 저장할 수 있는 공간이 도 1의 종래 메모리 장치에 비하여 절반으로 감소될 수 있어 고집적화에 기여할 수 있다. 여기서 상기 워드라인(WL)은, 통상의 모스 트랜지스터에 있어서 게이트 스페이서를 형성하는 방법을 적용하여 상기 필라(20)의 양 측면에 형성할 수 있다. 상기 필라(20)와 필라(20) 사이의 공간은 어차피 각 소자간 전기적 분리를 위한 층간절연막(40)으로 채워져야 하는데, 상기 공간을 활용하여 워드라인(WL)을 형성하므로 워드라인(WL)을 형성하기 위한 추가 공간이 필요하지는 않게 된다.
이하 도면을 통하여 본 발명 메모리 장치의 수직 구조를 살펴보도록 하며, 편의상 n형의 트랜지스터를 전제로 설명한다. 도 3a는 도 2의 I-I'를, 도 3b는 도 2의 II-II'를, 도 3c는 도 2의 Ⅲ- Ⅲ'를, 도 3d는 도 2의 Ⅳ- Ⅳ'를, 도 3e는 도 2의 Ⅴ- Ⅴ'를 따라 취해진 단면도이다.
도 3a 및 도 3b는 비트라인 방향의 단면도로, 도 3a는 비트라인을 따라 절단한 면이고 도 3b는 비트라인과 비트라인 사이의 공간을 따라 절단한 면이다.
도 3a를 참조하면, 반도체 기판(10)상에 상부로 돌출된 필라(20)가 형성되어 있고, 상기 필라(20)의 상부면에는 인접한 필라(20)를 연결하는 비트라인(BL)이 형성되어 있다. 상기 필라(20)의 양측면에는 메모리층(30)과 워드라인(WL)이 형성되며, 상기 필라(20)와 필라(20) 사이의 공간은 층간절연막(40)으로 채워진다. 상기 필라(20)의 하단부/상단부에는 불순물 이온이 주입된 소오스/드레인 영역(50,60)이 형성된다. 결국 단일의 필라(20)에 대해서, 상기 필라(20)의 소오스/드레인 영역(50,60)과 상기 필라(20)의 양측면에서 게이트 전극으로 작동하는 워드라인(WL)에 의하여, 한 쌍의 수직 채널 트랜지스터가 형성된다. 상기 수직 채널 트랜지스터가 n형이라면, p형의 기판상에 상기 n형 불순물 이온에 의한 소오스/드레인 영역(50,60)이 형성된다. 상기 소오스/드레인 영역(50,60)의 사이에는 채널 영역(55)이 형성된다. 여기서 상기 소오스 영역(50)은, 도 3a에 도시된 바와 같이, 상기 필라 (20)의 하단부 및 상기 반도체 기판(10)의 표면을 따라 전체적으로 연결되게 형성될 수 있다. 이 경우 상기 소오스 영역(50)을 전기적으로 연결하기 위해 필요한 콘택을 형성하기 위한 공간을 줄일 수 있다.
본 발명의 메모리 장치를 부유 트랩형에 적용한다면, 상기 메모리층(30)은 터널 절연막/전하저장막/블로킹 절연막을 포함한다. 상기 터널 절연막은 통상 실리콘 반도체 기판을 산화시킨 열산화막(SiO2)으로 이루어진다. 상기 전하저장막은, 트랩 밀도가 높고 전자친화력이 터널 절연막이나 블로킹 절연막에 비하여 높은 절연막으로 통상 실리콘질화막(Si3N4)을 사용하며, 기타 실리콘 옥시나이트라이드막(SiON), 강유전체막(ferroelectric layer) 등이 사용될 수 있다. 마지막으로 상기 블로킹 절연막으로는, 통상 실리콘 산화막이 사용되나, 높은 유전 상수를 가지며 에너지 밴드갭이 큰 산화 알루미늄막(Al2O3)과 같은 금속산화막 등이 사용될 수 있다. 위와 같이 구성된 메모리층(30)은 상기 필라(20)의 양측면을 모두 덮도록 형성된다. 상기 메모리층(30)의 외측면에는 게이트 전극에 해당하는 워드라인(WL)이 형성된다. 상기 워드라인(WL)은 폴리실리콘이나 또는 저항을 낮추기 위한 금속/금속 실리사이드를 조합하여 사용할 수 있다. 상기 워드라인(WL)은 채널 영역(55)에 중첩되도록 형성되며, 상기 워드라인(WL)의 양 끝단은 소오스/드레인 영역(50,60)과 일부 중첩된다. 상기 워드라인(WL)의 하부면과 상기 필라(20)의 하단부에 인접한 반도체 기판(10)의 상부면 사이는 일정한 갭이 존재한다. 상기 갭은 인접한 필라(20)와 필라(20) 사이를 절연시키는 층간절연막(40)으로 채워진다. 또는 제조 공정 상 상기 메모리층(30)이 반도체 기판(10)의 상부면을 덮도록 연장되어, 상기 메모리층(30)이 상기 워드라인(WL)의 하부면과 반도체 기판(10)의 상부면 사이의 갭에 형성될 수 있다.
상기 개개의 필라(20)는 2비트를 저장하는 단위 저장요소에 해당하므로, 필라(20)와 필라(20) 사이의 공간은 전기적으로 절연된다. 이를 위해, 도 2에 도시된 바와 같이, 필라(20)와 필라(20) 사이는 가로방향으로나 세로방향으로 모두 층간절연막(40)이 형성된다. 상기 가로방향/세로방향의 층간절연막(40)은 제조 공정상 형성되는 시점이 차이날 수는 있지만, 실질적으로 동일한 기능을 가진 막이므로 동일한 도면부호를 사용한다. 한편, 도 3b의 비트라인(BL) 사이의 공간을 절단한 면에서, 메모리층(30)과 워드라인(WL)은 중단없이 연속적으로 형성되어 있는데 비해 필라(20)는 층간절연막(40)에 의해 분리되어 있음을 확인할 수 있다.
도 3c 및 도 3e는 워드라인 방향의 단면도로, 도 3c는 필라이 형성된 라인을 따라 절단한 면이고 도 3d는 워드라인과 워드라인 사이의 공간을 따라 절단한 면이며 도 3e는 워드라인을 따라 절단한 면이다.
도 3c를 참조하면, 반도체 기판(10)상에 상측으로 돌출된 필라(20)가 형성되며 상기 필라(20)의 상부로 비트라인(BL)이 형성되어 있다. 상기 필라(20)와 필라(20) 사이는 층간절연막(40)이 형성되며, 상기 필라(20)는 소오스/드레인 영역(50,60)과 그 사이에 형성되는 채널 영역(55)으로 구분된다.
도 3d를 참조하면, p형의 반도체 기판(10)상에 소오스 영역(50)의 일부를 구성하는 n형의 불순물 이온층이 형성되어 있다. 도 3d는 워드라인 사이의 공간을 절 단한 면이므로, 상기 n형의 불순물 이온층의 상부에는 층간절연막(40)과 비트라인(BL)만이 형성된다. 도 3e를 참조하면, 반도체 기판(10)의 표면에 층간절연막(40)을 개재하여 워드라인(WL)이 형성되어 있다. 상기 반도체 기판(10)과 워드라인(WL) 사이의 절연막은 층간절연막(40)외에 메모리층(30)으로 형성할 수 있다. 상기 메모리층(30)으로 형성하는 기술은 본 발명의 제조 공정을 살펴보면서 설명하도록 한다.
위와 같은 구조로 된 본 발명의 비휘발성 메모리 장치의 동작 과정을 살펴 본다. 도 2 및 도 3a를 재차 참조하면, 특정한 비트라인(BL)과 워드라인(WL)이 선택되면 그에 따라 단일의 필라(20)가 정해진다. 이 때 상기 필라(20)의 양측면에 존재하는 워드라인(WL) 중 하나의 워드라인(WL)에 의해 필라(20)의 좌우측면 중 한쪽 면이 결정된다. 이와 같이 필라(20)의 특정면을 선택한 후, 상기 필라의 선택면상의 메모리층(30)에 전하를 주입하거나 저장된 전하를 방출함으로써 프로그램 또는 소거 동작이 이루어지게 된다.
상기 필라(20), 메모리층(터널링 절연막/전하저장막/블로킹 절연막)(30), 워드라인(WL)에 해당하는 물질들은 각각 고유의 에너지 밴드 갭을 가지고 있어, 에너지 밴드 갭의 차이에 의해 각각의 계면에 전위장벽(potential barrier)을 형성한다. 전하를 주입하는 경우 통상의 채널 핫전자 주입(Channel hot electron injection) 방식 또는 파울러-노더하임(Fowler-Nordheim, FN) 터널링 방식이 모두 가능하다. 가령 상기 워드라인(WL) 및 드레인 영역(60)에 양전압을 인가하고 소오스 영역(50)을 접지시키면, 소오스 영역(50)의 전자들이 드레인 영역(60)으로 가속 되는데, 이 중 일부가 터널링 절연막의 전위장벽을 통과하여 전하저장막에 포획되도록 할 수 있다. 이와 같이 전하저장막내에 전자가 포획되어 축적되면 수직 채널 트랜지스터의 문턱전압(threshold voltage)이 상승하여 프로그램 상태(또는 소거 상태)가 된다. 반대로 상기 워드라인(WL)에 음전압을 인가하는 등의 방법으로 채널 영역(55)에서 워드라인(WL)으로 전계가 형성되도록 하면, 상기 전하저장막 내에 포획되어 있던 전자가 터널링 절연막을 통하여 반도체 기판(10)으로 방출된다. 이 때 상기 트랜지스터의 문턱전압이 낮아져 소거상태(또는 프로그램 상태)가 된다. 따라서 데이터를 판독하는 경우에는 상기 트랜지스터의 문턱전압의 크기에 따라 전하저장막 내에 전자가 포획되었는지 여부를 판단한다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 의한 것으로, 도 4a는 도 2의 I-I'를, 도 4b는 도 2의 II-II'를, 도 4c는 도 2의 Ⅲ- Ⅲ'를, 도 4d는 도 2의 Ⅳ- Ⅳ'를, 도 4e는 도 2의 Ⅴ- Ⅴ'를 따라 취해진 단면도이다.
도 4a를 참조하면, 반도체 기판(10)상에 상부로 돌출된 필라(20)가 형성되고, 상기 필라(20)의 상부면에는 비트라인(BL)이 형성된다. 상기 필라(20)의 양측면에는 메모리층(30)과 워드라인(WL)이 형성되며, 상기 필라(20)와 필라(20) 사이의 공간은 층간절연막(40)으로 채워진다. 상기 필라(20)의 하단부/상단부에는 불순물 이온이 주입된 소오스/드레인 영역(50,60)이 형성되며, 상기 소오스/드레인 영역(50,60)과 상기 워드라인(WL)은 수직 트랜지스터를 형성한다. 구체적으로, 상기 소오스 영역(50)은 상기 필라(20)의 하단부 일부와 인접한 두 개의 필라(20)의 좌 측면과 우측면 사이의 반도체 기판(10)에 형성되며, 상기 수직 트랜지스터의 채널 영역(55)과 반도체 기판(10)은 서로 연결된다. 즉, 도 3a의 구조와 달리, 상기 채널영역(55)과 반도체 기판(10)이 소오스 영역(50)에 의해 분리되지 않고 전기적으로 도통된다. 따라서 메모리층(30)에 포함된 전하저장막에 전하를 주입하거나 방출하는 경우, 반도체 기판(10)을 통해 채널 영역(55)에 양전압 또는 음전압을 직접 인가할 수 있어 다양한 제어 방식을 확보할 수 있는 장점이 있다. 또한 채널 영역(55)과 반도체 기판(10)이 상호 연결된 경우 소위 플로팅 바디 효과를 방지할 수 있다.
일반적으로 플로팅 바디 효과란, 트랜지스터가 동작시 발생하는 열이나 또는 고에너지의 열전자(hot carrier)가 실리콘 원자와 충돌하여 발생하는 전자-정공 쌍이 축적되는 현상을 의미한다. 플로팅 바디 효과에 의해, 열이나 전자-정공 쌍이 축적되면 문턱 전압등과 같은 소자 특성에 변동이 생기고 동작상에 신뢰성이 떨어지는 문제점이 있다. 그런데, 도 4a와 같이 소오스 영역(50)이 분리되어 형성되면, 채널 영역(55)이 하부의 p형 반도체 기판(10)과 연결되어 전자-정공 쌍의 배출 통로가 형성되므로 플로팅 바디 효과를 방지할 수 있게 된다.
도 4b는 비트라인(BL) 사이의 공간을 절단한 단면으로 이를 참조하면, 메모리층(30)과 워드라인(WL)은 중단없이 연속적으로 형성되어 있다. 이에 비하여 도 4a에서 상기 메모리층(30) 사이에 형성되었던 필라(20)는 층간절연막(40)으로 대체된다. 따라서 상기 층간절연막(40)에 의해 개개의 필라(20)들은 전기적으로 절연되며, 각 필라(20)는 2비트를 저장하는 단위 저장요소로 사용된다.
한편, 상기 소오스 영역(50)은 반도체 기판(10)의 표면을 따라 단일한 영역으로 형성되어 있다. 즉, 상기 소오스 영역(50)은 필라(20)의 하부에서는 일정한 영역으로 분리되고, 필라(20)가 형성되지 않은 층간절연막(40)의 하부에서는 연결된 구조로 이루어진다. 상기 반도체 기판(10)의 상부면에 필라(20)가 형성되어 있지 않으므로, 상기 단일하게 된 소오스 영역(50)은 반도체 기판(10)과 채널 영역(55)을 차단하는 것은 아니다. 또한 소오스 영역(50)이 전체적으로 연결되므로 소오스 영역(50)의 콘택 공간을 줄일 수 있다.
도 4c는 워드라인(WL) 방향의 단면도로 필라(20)가 형성된 라인의 중앙을 절단한 것이다. 도 4c에 도시된 바와 같이, 소오스 영역(50)은 전체적으로 연결되도록, 불순물 이온이 주입되는 소오스 영역(50)이 필라(20) 사이의 층간절연막(40) 하부에 형성된다. 마찬가지로, 도 4d의 워드라인(WL)과 워드라인(WL) 사이의 층간절연막(40) 중심부를 따라 절단한 단면을 참조하면, 반도체 기판(10)상에 전체적으로 연결되어 있는 소오스 영역(50)의 일부가 불순물 이온층으로서 형성되어 있다. 한편, 도 4e와 같이 워드라인을 따라 절단한 면에서는, 반도체 기판(10)에 소오스 영역(50)이 형성되고, 그 상부로 층간절연막(40)/워드라인(WL)/층간절연막(40)이 형성되어 있다. 위와 같은 구조에 의한 비휘발성 메모리 장치는, 다양한 제어 방식을 확보하고 플로팅 바디 효과를 방지한다는 점을 제외하면, 도 3a 내지 도 3e에 도시된 메모리 장치와 동일하게 동작한다.
이상으로 본 발명의 메모리 장치에 대해 부유 트랩형인 경우를 예로서 살펴 보았다. 그러나 본 발명은 수직 방향 채널이 형성되도록 워드라인이 반도체 기판이 돌출된 양 측면으로 형성된 점에 착안한 것이므로, 다양한 메모리 장치에 대해서도 적용될 수 있다. 가령 도 2 및 도 3a 내지 도 3e/도 4a 내지 도 4e의 예시도면에서 메모리층이 절연막으로 고립된 부유 게이트를 포함하도록 하면 부유 게이트형 비휘발성 메모리 장치에 대해서도 적용될 수 있을 것이다.
이하에서는 도 2 및 도 3a 내지 도 3e에 도시된 비휘발성 메모리 장치를 제조하기 위한 제조과정을 살펴본다. 다만 하기의 제조 과정은 본 발명의 메모리 장치를 제조하기 위한 다양한 방법 중 하나이며, 본 발명의 장치가 반드시 하기의 방법으로만 제조될 수 있는 것은 아니다. 상기한 제조 방법은 도 3a 내지 도 3e에 도시된 메모리 장치를 중심으로 설명할 것이며, 이는 도 4a 내지 도 4e에 도시된 장치에 대해서도 거의 동일하게 적용된다. 다만 일부 차이나는 점에 대해서는 해당 부분에서 언급하도록 한다.
도 5a 내지 도 10a는 본 발명의 실시예에 따른 공정단면도로 도 2의 I-I'를 따라 취해진 것이며, 도 5b 내지 도 10b는 본 발명의 실시예에 따른 공정단면도로 도 2의 Ⅲ-Ⅲ'를 따라 취해진 것이다.
도 5a 및 도 5b를 참조하면, p형의 반도체 기판(10)상에 불순물 이온을 주입하여, 반도체 기판(10)의 표면 및 반도체 기판(10)의 표면으로부터 소정 깊이에 불순물 이온층(50a,60a)을 형성한다. 상기 불순물 이온층(50a,60a)은 후속 공정에서 소오스/드레인 영역이 된다. 상기 불순물 이온층(50a,60a)은 각각 상이한 에너지를 가하여 반도체 기판(10)으로부터 다른 깊이에 형성되도록 한다. 또는 p형 반도체 기판상에 이온 주입 또는 확산을 통하여 n형 불순물 이온층(50a)을 형성한 후, 상기 불순물 이온층(50a)상에 p형 실리콘막(55a)을 성장시키고 상기 p형 실리콘 막(55a) 표면에 n형 불순물 이온층(60a)을 형성할 수 있다. 만약 도 4a 내지 도 4e와 같이 반도체 기판과 채널 영역이 연결된 장치를 제조하는 경우에는, 미리 불순물 이온층(50a,60a)을 형성하는 대신 공정 중에 불순물 이온을 주입할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 불순물 이온층(50a,60a)이 형성된 반도체 기판(10)상에 마스크(70)를 형성하여 소정 영역을 식각한다. 상기 마스크(70)는 실리콘질화막 성분의 통상의 질화막마스크(70)를 이용한다. 이를 위해, 먼저 반도체 기판(10)상에 실리콘질화막(Si3N4)를 증착한 후, 포토레지스트를 이용한 사진 식각 공정으로 상기 실리콘질화막의 일부를 식각하여 마스크(70)를 형성한다. 상기 마스크(70)는 도 2에서 세로방향으로 필라(20)을 덮도록 형성되는 것이다. 이어서 상기 마스크(70)에 의해 노출된 반도체 기판(10)을 식각하여 핀(20a)를 형성한다. 이 때 반도체 기판(10)의 식각되는 깊이를 적절히 조절하여, 도 6a와 같이, 상기 n형 불순물 이온층(50a)의 일부는 핀(20a)의 하단부에 속하고 일부는 반도체 기판(10)의 표면을 따라 전체적으로 연결되도록 한다.
도 7a 및 도 7b를 참조하면, 상기 핀(20a)의 좌우측면에 메모리층(30)과 워드라인(WL)을 형성한다. 상기 메모리층(30)은, 터널 절연막/전하저장막/블로킹 절연막을 포함한다. 통상 상기 터널 절연막이나 블로킹 절연막은 실리콘 산화막(SiO2)을 사용하며 상기 전하저장막은 실리콘질화막(Si3N4)을 이용한다. 상기한 막들은 열 산화 또는 화학기상증착(CVD; Chemical Vapor Deposition) 방법으로 형성한다. 막이 형성된 후에는, 반도체 기판(10)을 따라 형성된 메모리층(30)을 제외하고 마스크(70)의 상부에 증착된 막들은 화학기계적연마(CMP; Chemical Mechanical Polishing)등을 이용하여 제거한다.
도 7a에 도시된 바와 같이, 핀(20a)의 양측면외에 반도체 기판(10)의 표면에도 메모리층(30)이 형성되어 있다. 그런데 전하가 이동하는 채널은 상기 핀(20a)의 측면에만 형성되므로, 상기 반도체 기판(10)의 표면에 형성된 메모리층(30)은 전하를 저장하는 동작과는 관계가 없으며 불필요하다. 따라서 상기 반도체 기판(10)의 표면에 형성된 메모리층(30)만 별도로 제거한 후, 제거된 영역을 후속 공정에서 층간절연막으로 채워도 무방하다. 하지만 상기 메모리층(30) 또한 절연체로 이루어져 있어 절연막으로서 역할을 수행할 수 있으므로, 상기 반도체 기판(10)의 표면에 형성된 메모리층(30)을 제거하는 별도의 공정을 추가함이 없이, 이를 그대로 남겨두는 것이 효율적이다.
이어서 워드라인(WL)을 형성한다. 상기 워드라인(WL)은, 통상의 모스 트랜지스터에서 게이트 스페이서를 형성하기 위한 공정을 적용하여, 도전막을 반도체 기판(10)상에 증착한 후 에치백을 진행하여 형성한다. 위와 같이 워드라인(WL)이 형성된 후에 소오스/드레인 영역을 위한 불순물 이온을 주입할 수 있다. 특히 도 4a와 같이 채널 영역(55)과 반도체 기판(10)이 연결된 구조에서는, 초기에 불순물 이온층(50a,60a)이 형성된 반도체 기판(10)을 준비할 수도 있지만 워드라인(WL)을 형성한 후 불순물 이온을 주입하는 방법을 사용할 수 있다.
도 4a와 같이 채널 영역(55)과 반도체 기판(10)이 연결되려면, 상기 핀(20a) 하부 영역의 반도체 기판(10)에는 불순물 이온이 주입되지 않고 소오스 영역이 형성되지 않는다. 만약 초기 상태에서 특정 영역에만 불순물 이온이 주입되도록 하려면 별도의 마스크를 사용해야 한다. 그런데, 워드라인(WL) 형성 후에는 별도의 마스크 없이 상기 워드라인(WL)을 기준으로 핀(20a)과 핀(20a)의 사이의 필요한 영역으로 불순물 이온을 주입할 수 있다. 위와 같이 불순물 이온이 주입된 후에는 통상 이온 주입 단계에서의 손상을 치유하기 위한 어닐링(annealing)이 진행되며, 이로 인하여 상기 불순물 이온은 핀(20a) 하단부의 가장자리까지 확산된다. 이 때, 상기 핀(20a) 하부와 인접한 반도체 기판(10)에는 상기 핀을(20a)을 덮고 있는 마스크(70)에 의해 불순물 이온 주입이 차단되어, 불순물 이온층(50a)은 전체적으로 연결되지 못하고 상호 분리되어 있다. 만약 콘택 영역을 줄일 수 있도록 상기 분리된 불순물 이온층(50a)을 연결하려면, 후속 공정에서 추가적인 불순물 이온 주입 단계가 필요하다. 한편 드레인 영역에 있어서는, 도 3a 또는 도 4a의 장치에서 동일한 구조이며 동일하게 형성된다.
도 8a 및 8b를 참조하면, 상기 핀(20a) 사이의 공간에 층간절연막(40)을 형성한다. 즉, 상기 핀(20a)사이의 공간을, USG(Undoped Silicate Glass)막, HDP(High Density Plasma) 산화막, PECVD(Plasma Enhanced Chemical Vapor Deposition) 법을 이용한 TEOS(Tatra Ethyl Otho Silicate)막과 같은 절연막으로 매립한다. 이어서 상기 절연막을 앞서 핀(20a)를 형성하기 위해 사용하였던 마스크(70)의 상부 표면과 동일한 레벨까지 평탄화한다. 여기서 평탄화 과정은 화학기계 적연마 등을 사용할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 핀(20a)의 소정 영역을 식각하여 필라(20)를 형성한다. 이를 위해, 먼저 상기 필라(20)가 형성될 영역을 정의하는 실리콘질화막 성분의 마스크(71)를 형성한 후, 상기 핀(20a)에서 마스크(71)로 노출된 영역을 건식 식각으로 제거한다.
상기 마스크(71)는 핀(20a) 중 필라(20)가 형성될 영역을 덮는 것으로, 상기 핀(20a) 형성을 위해 사용하였던 마스크(70)를 이용함이 바람직하다. 즉, 상기 핀(20a)이 형성될 영역을 덮도록 형성되는 마스크(70)의 소정 영역을 사진 식각으로 제거하여 상기 핀(20a) 중 필라(20)가 형성될 영역을 덮는 마스크(71)를 형성한다. 이어서 상기 마스크(71)에 따라 노출된 핀(20a)의 영역을 식각하면 복수의 필라(20)가 형성되며, 상기 필라(20)가 형성되면서 불순물 이온층(50a,60a)으로부터 소오스 영역(50)/드레인 영역(60)이 형성된다.
앞서 살펴 본 바와 같이, 도 4a의 구조를 위해 워드라인(WL)을 형성한 후 불순물 이온을 주입한 경우, 상기 불순물 이온층(50a)을 전체적으로 연결하기 위한 추가적인 불순물 이온 주입 단계가 필요하다. 그런데 본 단계에서 상기 마스크(71)에 의해 필라(20) 사이의 영역이 노출되므로, 상기 노출 영역으로 불순물 이온을 주입하면 종래 핀(20a)의 하부에서 분리되어 있었던 불순물 이온층(50a)이 연결되면서 공통 소오스 영역(50a)이 형성된다.
도 10a 및 도 10b를 참조하면, 상기 핀(20a)의 식각된 부분에 층간절연막(40)을 형성한다. 이는 앞서 핀(20a) 사이의 공간을 채웠던 층간절연막(40)과 동일 하게 형성한다. 즉, 상기 필라(20)을 형성하면서 핀(20a)에서 식각된 부분을 HDP(High Density Plasma) 산화막 등으로 채운 후 화학기계적 연마에 의한 평탄화를 진행한다. 이 후 상기 질화막 마스크(71)는 인산 스트립 등의 방법으로 제거하고, 상기한 결과물상에 비트라인용 도전성 물질을 증착한 후 이를 패터닝하여 비트라인을 형성하면, 도 3a 내지 도 3e의 메모리 장치가 완성된다.
이 때 상기 마스크(71)를 제거한 상태에서 상기 필라(20)의 상부면이 외부로 노출되어 있음을 이용하여, 불순물 이온을 주입하여 드레인 영역(60)을 형성할 수 있다. 물론, 앞서 살펴 본 바와 같이, 상기 드레인 영역(60)은 초기의 불순물 이온층(60a)으로부터 형성할 수도 있다. 한편, 상기 마스크(71)가 제거된 영역으로 비트라인(BL)용 도전성 물질이 채워지므로, 비트라인(BL)과 필라(20)간 콘택은 자동적으로 자기정렬(self-align) 방식에 의해 형성된다.
이상에서 살펴 본 바와 같이 본 발명의 비휘발성 반도체 메모리 장치 및 그 제조방법에 의하면, 종래와 동일한 크기에서 2배의 데이터 저장 능력을 보유하여 고집적화에 유리한 효과가 있다. 또한 본 발명의 실시예에서, 반도체 기판과 채널 영역이 연결되도록 하면 다양한 방식으로 메모리를 제어할 수 있고 또한 동작시 플로팅 바디 효과를 방지할 수 있다.
Claims (13)
- 반도체 기판의 표면으로부터 돌출되어 형성되는 복수 개의 필라들;상기 필라들을 일방향으로 연결하며 상기 필라들의 상부면에 형성되는 비트라인;상기 비트라인과 수직인 방향으로 상기 필라들의 양측면마다 형성되는 워드라인들;상기 필라들와 워드라인들 사이에 형성되는 메모리층들;상기 필라들의 상단부에 형성되는 드레인 영역들; 및상기 필라들의 하단부에 형성되는 소오스 영역들을 포함하되,상기 소오스 영역들은 전체적으로 연결되는 비휘발성 반도체 메모리 장치.
- 제 1항에 있어서,상기 소오스 영역들은 상기 반도체 기판의 표면에 제공되며,상기 필라들 하단부의 소오스 영역들은 상기 반도체 기판 표면의 소오스 영역과 연결되는 비휘발성 반도체 메모리 장치.
- 제 2항에 있어서,상기 필라들 각각은 한 쌍의 수직 채널 트랜지스터를 제공하며,상기 소오스 영역들은 상기 필라들 하단부의 일부에 형성되며, 상기 수직 채널 트랜지스터의 채널 영역은 상기 반도체 기판과 접촉하는 비휘발성 반도체 메모리 장치.
- 삭제
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 반도체 기판의 상부면과 상기 워드라인의 하부면 사이에는 상기 메모리층이 연장되어 형성된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 메모리층은, 터널 절연막, 전하저장막, 블로킹 절연막으로 이루어진 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 반도체 기판의 소정 영역을 식각하여 일방향으로 나란한 복수의 핀를 형성하는 단계;상기 핀의 측면을 따라 메모리층을 형성하는 단계;상기 메모리층이 형성된 반도체 기판 상에 도전막을 증착한 후 에치백 공정을 진행하여 워드라인을 형성하는 단계;상기 핀의 소정 영역을 식각하여 복수의 필라를 형성하는 단계;상기 워드라인과 수직인 방향으로 상기 필라를 연결하는 비트라인을 형성하는 단계를 포함하는 비휘발성 반도체 메모리 장치의 제조방법.
- 삭제
- 제 7항에 있어서, 상기 핀 형성 단계에 앞서, 반도체 기판의 표면 및 반도체 기판의 표면으로부터 소정 깊이에 불순물 이온층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
- 제 7항에 있어서, 상기 필라 형성 단계는;상기 워드라인과 워드라인 사이의 영역을 절연막으로 채우는 단계,상기 핀의 소정 영역을 노출하는 마스크를 형성하는 단계,상기 핀에서 상기 마스크에 의해서 노출된 영역을 제거하여 필라를 형성하는 단계,상기 필라와 필라 사이의 핀이 제거된 영역을 절연막으로 채우는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
- 제 10항에 있어서, 상기 필라와 비트라인간의 콘택은 자기정렬방식으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
- 제 10항에 있어서, 상기 메모리층과 워드라인을 형성한 후 상기 워드라인과 워드라인 사이의 영역을 절연막으로 채우는 단계에 앞서, 상기 핀과 핀 사이의 절연막이 채워질 영역의 반도체 기판에 불순물 이온을 주입하는 단계와,상기 필라를 형성한 후 상기 필라와 필라 사이의 영역을 절연막으로 채우는 단계에 앞서, 상기 필라와 필라 사이의 절연막이 채워질 영역의 반도체 기판에 불 순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
- 제 7항에 있어서, 상기 메모리층은 터널링 절연막과 전하저장막 및 블로킹 절연막으로 이루어진 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
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