KR20050010963A - 수직 ｎｒｏｍ - Google Patents

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Abstract

수직 메모리 셀의 구조 및 방법. 수직 메모리 셀은 기판으로부터 외부로 확장된 수직의 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)를 포함한다. MOSFET는 제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 및 제2 소스/드레인 영역 사이의 채널 영역, 및 게이트 절연체에 의해 채널 영역으로부터 분리된 게이트를 포함한다. 제1 전송선은 제1 소스/드레인 영역에 접속된다. 제2 전송선은 제2 소스/드레인 영역에 접속된다. MOSFET는 게이트 절연체의 제1 저장 영역 및 제2 저장 영역 중의 적어도 하나에서 트래핑된 전하를 갖도록 프로그래밍되고, 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역 중의 하나를 소스 영역으로 하여 동작한다.

Description

수직 ＮＲＯＭ{VERTICAL NROM}
많은 전자 제품들에는 정보, 예를 들면, 데이터를 저장하기 위한 많은 양의 메모리가 필요하다. 고속, 저비용 메모리의 한가지 일반적인 유형은 어레이에 배열된 개별 DRAM 셀로 구성된 DRAM(dynamic random access memory)을 포함한다. DRAM 셀은 액세스 트랜지스터, 예를 들면, 커패시터 셀에 연결된 MOSFET(metal oxide semiconducting field effect transistor)를 포함한다. DRAM 칩을 연속적으로 생성함으로써, 어레이 밀도를 증가시키고 칩 실장면적(real estate)을 최대화하는 반면 제조 비용을 최소화하는데 역점을 두고 있다. DRAM 최적화 프로세스 플로우에 거의 또는 전혀 수정없이 어레이 밀도를 증가시키는 것이 더 바람직하다.
예를 들면, 카메라에서 전자 필름으로서 기능을 함에 따라 한정된 횟수로 프로그래밍되어야 할 필요성이 있는 메모리 디바이스에 대하여 요구사항이 존재한다. 메모리 어레이가 매우 높은 밀도를 갖는다면, 이들은 디지털 카메라에 해상도가 매우 높은 대규모의 이미지를 저장할 수 있다. 메모리가 비싸지 않다면, 그것은, 예를 들면, 종래의 카메라에서 이미지를 저장하기 위해 사용되는 감광 필름을 대체할 수 있다.
따라서, 고밀도 메모리 셀과 호환 가능한 향상된 DRAM 기술이 필요하다. 그러한 메모리 셀이 DRAM 칩 상에서 DRAM 프로세스 플로우를 거의 또는 전혀 수정하지 않고 제조되는 것이 바람직하다. 그러한 메모리 셀이 종래의 DRAM 셀에 사용되는 프로그래밍 전압보다 더 낮은 프로그래밍 전압으로 동작하지만, 회로 동작에 기인한 잡음 및 기생 커패시턴스의 영향을 견딜 수 있도록 충분한 전하를 여전히 홀딩하는 것이 더 바람직하다.
관련 출원에 대한 상호참조
본 발명은, 다음의 공동 계류중이고 공통으로 양도된 대리인 문서번호 1303.052US1이고 미국 출원 번호가 10/177,077인 "Write Once Read Only Memory Employing Charge Trapping in Insulators", 대리인 문서번호 1303.051US1이고 미국 출원 번호가 10/177,083인 "Write Once Read Only Memory Employing Folating Gates", 대리인 문서번호 1303.054US1이고 미국 출원 번호가 10/177,214인 "Nanocrystal Write Once Read Only Memory for Archival Storage", 대리인 문서번호 1303.055US1이고 미국 출원 번호가 10/177,213인 "Write Once Read Only Memory with Large Work Function Floating Gates", 대리인 문서번호 1303.058US1이고 미국 출원 번호가 10/177,082인 "Ferroelectric Write Once Read Only Memory for Archival Storage", 및 대리인 문서번호 1303.053US1이고 미국 출원 번호가 10/177,211인 "Multistate NROM Having a Storage Density Much Greater than 1 Bit per 1F2"와 관련이 있고, 이들은 동일자로 출원되었으며, 그 개시 내용은 본 명세서에서 참조로 사용된다.
본 발명은 일반적으로 반도체 집적회로에 관한 것으로, 보다 상세하게는, 각각의 1.0 리소그래피 피쳐(feature) 제곱 단위 면적에 대하여 1 비트의 저장 밀도를 갖는 수직 NROM에 관한 것이다.
도 1A는 종래 기술에 따른 기판에 있는 MOSFET의 블록도이다.
도 1B는 점진적인 사용에 걸쳐 드레인 영역 근처의 게이트 산화막에 트래핑되는 전자에 기인한 어느 정도의 디바이스 열화를 도시하는 순방향에서 동작되는 도 1A의 MOSFET을 도시한다.
도 1C는 종래의 MOSFET의 드레인 영역에서 취해진 전류 신호(Ids)의 제곱근 대 게이트와 소스 영역 사이에 생성된 전압 전위(VGS)를 도시하는 그래프이다.
도 2A는 본 발명의 교시에 따라 다중 비트 셀로서 사용될 수 있는 프로그래밍된 MOSFET의 도면이다.
도 2B는 본 발명의 다중 비트 셀의 MOSFET이 본 발명의 실시예를 달성하도록 프로그래밍될 수 있는 방법을 설명하기에 적당한 도면이다.
도 2C는 드레인 영역에서 검출된 전류 신호(Ids) 대 드레인 영역과 소스 영역 사이에 설정된 전압 전위, 즉 드레인 전압(VDS)를 플로팅하는 그래프(Ids vs. VDS)이다.
도 3A는 본 발명의 교시에 따라 포토리소그래피 피쳐 제곱(1F2) 단위 면적당 1 비트의 저장 밀도를 갖는 수직 NROM(301)을 도시한다.
도 3B는 도 3A에 도시된 수직 NROM 디바이스 구조에 대한 전자 등가 회로를 도시한다.
도 4A는 본 발명의 교시에 따른 메모리 어레이(400)의 일부를 도시한다.
도 4B는 도 4A에 도시된 메모리 어레이의 부분에 대한 전자 등가 회로(400)를 도시한다.
도 5A 및 도 5B는 본 발명의 교시에 따라 형성된 신규의 수직 다중 비트 셀의 동작을 도시한다.
도 6은 종래의 DRAM 셀의 동작을 도시한다.
도 7은 본 발명의 교시에 따른 메모리 디바이스를 도시한다.
도 8은 본 발명의 교시에 따라 구성된 수직 다중 비트 셀을 사용하는 전자 시스템, 또는 프로세서 기반 시스템의 블록도이다.
고밀도 메모리 셀을 생성하는 DRAM 기술에 있어서의 전술한 문제점 뿐만 아니라 다른 문제점들이 본 발명에 의해 해결되고 이어지는 명세서를 읽고 연구함으로써 이해될 것이다. 본 발명은 DRAM 집적회로에서 다중 비트 메모리 셀로서 MOSFET 디바이스를 사용하는 방법 및 구조를 개시한다. 이러한 방법 및 구조는 DRAM 기술에서 MOSFET용의 현존 프로세스 시퀀스를 사용한다.
특히, 본 발명의 예시적 실시예는 수직 다중 비트 메모리 셀을 포함한다. 수직 다중 비트 메모리 셀은 기판으로부터 외부로 연장하는 수직 MOSFET을 포함한다. 이 MOSFET은 제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 및 제2 소스/드레인 영역 사이의 채널 영역, 및 게이트 절연체에 의해 채널 영역과 분리된 게이트를 구비한다. 제1 전송선은 제1 소스/드레인 영역에 연결된다. 제2 전송선은 제2 소스/드레인 영역에 연결된다. MOSFET은 게이트 절연체에 있는 제1 저장 영역 및 제2 저장 영역 중 적어도 하나에 트래핑(trapping)되는 전하를 구비하도록 프로그래밍되고 소스 영역으로서 역할하는 제1 소스/드레인 영역 또는 제2 소스/드레인 영역과 동작하도록 적응된다.
본 발명의 이들 및 다른 실시예, 양상, 장점 및 특징은 다음에 부분적으로 설명될 것이고, 본 발명의 후술하는 상세한 설명 및 첨부 도면 또는 본 발명을 실행함으로써 당업자에게 부분적으로 명백해질 것이다. 본 발명의 양상, 장점 및 특징은 수단, 과정, 및 특히 첨부된 청구 범위에서 지적된 조합에 의해 실현되고 달성된다.
본 발명의 후술하는 상세한 설명에서, 본 발명이 실행될 수 있는 특정 실시예는 본 발명의 일부이고 그 안에 예로서 도시되는 첨부도면을 참조한다. 도면에서, 유사한 참조부호는 몇개의 도면에 걸쳐 실질적으로 유사한 컴포넌트를 설명한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 설명된다. 다른 실시예가 사용될 수 있고, 본 발명의 범위를 벗어나지 않으면서 구조적, 논리적 및 전자적 변경이 이루어질 수 있다.
후술되는 설명에 사용되는 용어 웨이퍼 및 기판은 본 발명의 집적회로를 형성하기 위한 노출 표면을 구비한 임의의 구조를 포함한다. 용어 기판은 반도체 웨이퍼를 포함하는 것으로 이해된다. 용어 기판은 또한 프로세싱동안 반도체 구조물을 언급하는 것으로 사용되고 그 위에 제조된 다른 층을 포함할 수 있다. 웨이퍼 및 기판 모두 도핑 및 미도핑 반도체, 베이스 반도체 또는 절연체에 의해 지지되는 애피택셜 반도체층 뿐만 아니라 당업자에게 공지된 다른 반도체 구조물을 포함한다. 용어 컨덕터는 반도체를 포함하는 것으로 이해되고, 용어 절연체는 컨덕터로 언급되는 재료보다 전기적 도전성이 적으로 임의의 재료를 포함하는 것으로 정의된다. 따라서, 후술하는 상세한 설명은 한정적인 것은 아니고 본 발명의 범위는 단지 첨부된 청구범위 및 그러한 청구범위와 동등한 등가물의 전체 범위에 맞추어 한정된다.
도 1A는 DRAM 어레이에 설명될 수 있는 MOSFET의 종래의 동작을 설명하는데 유용하다. 도 1A는 정상 열전자 주입 및 순방향에서 동작되는 디바이스의 열화를 도시한다. 하기에 설명되는 바와 같이, 전자가 드레인 근처에 트래핑되기 때문에 디바이스 특성을 변화시키는데 있어서 그들은 매우 효과적인 것은 아니다.
도 1A는 기판(100)에 있는 MOSFET(101)의 블록도이다. MOSFET(101)은 소스 영역(102), 드레인 영역(104), 소스 영역(102)과 드레인 영역(104) 사이의 기판(100)에 있는 채널 영역(106)을 포함한다. 게이트(108)는 게이트 산화물(110)에 의해 채널 영역(108)과 분리된다. 소스선(112)는 소스 영역(102)에 연결된다. 비트선(114)은 드레인 영역(104)에 연결된다. 워드선(116)은 게이트(108)에 연결된다.
종래의 동작에서, 드레인 대 스스 전압 전위(Vds)는 드레인 영역(104)과 소스 영역(102) 사이에 설정된다. 전압 전위는 워드선(116)을 통해 게이트(108)에 인가된다. 게이트(108)에 인가된 전압 전위가 MOSFET의 특성 임계 전압(Vt)을 초과하면, 드레인 영역(104) 및 소스 영역(102) 사이의 기판에 채널(106)이 형성된다. 채널(106)이 형성됨으로써 드레인 영역(104)과 소스 영역(102) 간이 도통하게 되고, 전류(Ids)가 드레인 영역(104)에서 검출될 수 있다.
도 1A의 종래의 MOSFET의 동작에서, 드레인 영역(104) 근처의 게이트 산화물(110)에 트래핑되는 전자(117)에 의해 순방향으로 동작되는 MOSFET에 대해 어느 정도의 디바이스 열화가 점진적으로 발생된다. 이러한 영향이 도 1B에 도시된다. 그러나, 전자(117)이 드레인 영역(104) 근처에 트래핑되기 때문에, 그들은 MOSFET 특성을 변화시키기에는 매우 효과적이지 못하다.
도 1C는 이 점을 도시한다. 도 1C는 드레인 영역에서 취해진 전류 신호(Ids)의 제곱근 대 게이트(108)과 소스 영역(102) 사이에 생성된 전압 전위(VGS)를 도시하는 그래프이다.대 VGS의 플롯의 기울기에 있어서의 변화는 채널(106)에 있어서의 전하 캐리어 이동성에서의 변화를 나타낸다.
도 1C에서, ΔVT는, 정상 동작하에서, 디바이스 열화에 기인하는 드레인 영역(104) 근처의 게이트 산화물(110)에 점진적으로 트래핑되는 전자로부터 발생되는 MOSFET의 임계 전압에서의 최소 변화를 나타낸다. 이것은 드레인 영역(104) 근처의 게이트 산화물(110)에 있는 고정 트래핑 전하가 된다. 기울기1은 게이트 산화물(110)에 트래핑되는 전자가 없는 도 1A에 대한 채널(106)에서의 전하 캐리어 이동성을 나타낸다. 기울기2는 드레인 영역(104) 근처의 게이트 산화물(11)에 트래핑된 전자(117)를 갖는 도 1B의 종래의 MOSFET에 대한 채널(106)에서의 전하 이동성을 나타낸다. 도 1C에서의 기울기1 및 기울기2를 비교하여 도시된 바와 같이, 종래의 MOSFET의 드레인 영역(104) 근처의 게이트 산화물(110)에 트래핑된 전자가 채널(106)에서의 전하 이동성을 많이 변하시키지 않는다.
스트레스(stress) 및 열 전자 주입의 영향에 대하여 두개의 컴포넌트가 존재한다. 제1 컴포넌트는 트래핑된 전자에 기인한 임계 전압 시프트를 포함하고 제2 컴포넌트는 트래핑된 전하 및 부가의 표면 상태에 의한 캐리어 전자의 부가의 산란에 기인한 이동성 저하를 포함한다. 순방향에서의 동작에 걸쳐 종래의 MOSFET가 저하되는 경우, 또는 "스트레스" 받는 경우, 전자가 점진적으로 주입되고 드레인 근처의 게이트 산화물에 트래핑된다. 종래의 MOSFET의 상기 부분에는, 게이트 산화물 아래에 가상적으로 채널이 존재하지 않게된다. 따라서, 트래핑된 전하는 임계 전압 및 전하 이동성을 단지 약간 변조한다.
발명자는 프로그램가능 메모리 디바이스 및 프로그램 가능 어드레스 디코드 및 정정을 행하기 위해 종래의 CMOS 프로세스 및 기술에서 MOSFET의 역 스트레스에 기초한 기능을 이전에 설명하였다. (미국 특허 번호 제6,521,958호로 발행된 미국 특허 출원 번호 09/383,804인 L. Forbes, W.P. Noble 및 E.H. Cloud의 "MOSFET technology for programmable address decode and correction" 참조). 그러나, 상기 특허에서는 수직 다중 비트 셀 솔루션을 설명하는 것이 아니라, 오히려 어드레스 디코드 및 정정 이슈를 설명하고 있다.
본 발명에 따르면, 정상 MOSFET은 역방향에서의 동작 및 애벌랜치(avalanche) 열전자 주입을 이용하여 MOSFET의 게이트 산화물에 전자를 트래핑함으로써 프로그래밍될 수 있다. 프로그래밍된 MOSFET이 순방향으로 후속으로 동작되는 경우, 산화물에 트래핑된 전자는 소스 근처에 있게되어 채널이 두개의 서로 다른 임계 전압 영역을 갖게되는 원인이 된다. 본 발명의 신규한 프로그래밍된 MOSFET은, 특히 낮은 드레인 전압에서, 종래의 MOSFET보다 상당히 낮은 전류를 도통한다. 이들 전자는 네거티브 전압이 인가되지 않으면 게이트 산화물에 계속해서 트래핑되어 있을 것이다. 전자는, 포지티브 또는 제로 게이트 전압이 인가될 때 게이트 산화물로부터 제거되지 않을 것이다. 네거티브 게이트 전압을 인가, 및/또는 인가되는 네거티브 바이어스와 함께 온도를 증가시킴으로써 트래핑된 전자를 MOSFET의 실리콘 채널로 다시 재방사되도록 함으로써 소거될 수 있다. (IEEE Trans. Electron Device, vol. ED-26, no. 11, pp. 1816-1818(1979년 11월)에 기재된 L. Forbes, E. Sun, R. Alders 및 J. Moll의 "Field induced re-emission of electrons trapped in SiO2"; IEEE Int. Electron Devices Mtg., Washington D.C. 1975년 12월, pp. 35-38에 기재된 S.A. Abbas 및 R.C. Dockerty의 "N-channel IGFET design limitations due to hot electron trapping" 참조).
도 2A 내지 도 2C는, 역 방향으로 디바이스를 프로그래밍하고 후속으로 순방향으로 동작시켜 디바이스를 판독함으로써 보다 큰 디바이스 특성의 변경이 얻어지는 본 발명을 도시하는데 유용하다.
도 2A는 본 발명에 따라 다중 비트 셀로서 사용될 수 있는 프로그래밍된MOSFET의 도면이다. 도 2A에 도시된 바와 같이, 다중 비트 셀(201)은, 제1 소스/드레인 영역(202), 제2 소스/드레인 영역(204), 및 제1 및 제2 소스/드레인 영역(202 및 204) 사이의 채널 영역(206)을 구비한 기판(200)에서의 MOSFET을 포함한다. 일 실시예에서, 제1 소스/드레인 영역(202)은 MOSFET에 대한 소스 영역(202)을 포함하고, 제2 소스/드레인 영역(204)은 MOSFET에 대한 드레인 영역(204)을 포함한다. 도 2A는 게이트 산화물(210)에 의해 채널 영역(206)과 분리된 게이트(208)를 더 도시한다. 제1 전송선(212)은 제1 소스/드레인 영역(202)에 연결되고 제2 전송선(214)은 제2 소스/드레인 영역(204)에 연결된다. 일 실시예에서, 제1 전송선은 소스선(212)을 포함하고, 제2 전송선은 비트선(214)을 포함한다.
전술한 바와 같이, 다중 비트 셀(201)은 프로그래밍된 MOSFET을 포함한다. 이 프로그래밍된 MOSFET은, 채널 영역(206)이 채널(206)에서 제1 임계 전압 영역(Vt1) 및 제2 임계 전압 영역(Vt2)을 갖도록 제1 소스/드레인 영역(202)에 인접한 게이트 산화물(210)에 트래핑된 전하(217)를 구비한다. 일 실시예에서, 제1 소스/드레인 영역(202)에 인접한 게이트 산화물(210)에 트래핑된 전하(217)는 트래핑된 전자 전하(217)를 포함한다. 본 발명의 교시 및 하기에 상세히 설명된 바와 같이, 다중 비트 셀은, 게이트 절연체(210)에 있는 제1 저장 영역 및 제2 저장 영역 중 적어도 하나에 저장되고 소스 영역 역할을 하는 제1 소스/드레인 영역(202) 또는 제2 소스/드레인 영역(204)으로 동작하는 전하를 구비하도록 프로그래밍되어, 다중 비트 셀(201)이 제1 임계 전압 영역(Vt1)과 제2 임계 전압 영역(Vt2)을 갖고 프로그래밍된 다중 비트 셀이 감소된 드레인 소스 전류로 동작하게 된다.
도 2A는, 채널(206)에 있는 Vt2가 제1 소스/드레인 영역(202) 주변에 있고 채널(206)에 있는 Vt1이 제2 소스/드레인 영역(204) 주변에 있는 것을 도시한다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 일 실시예에서 Vt1은 제1 소스/드레인 영역 주변에 있다. 본 발명에 따라, Vt2 및 Vt1은 다중 비트 셀이 동작되는 방향에 의존하여 변경된다. 이러한 방식으로, 다중 비트는 다중 비트 셀(201) 상에 저장될 수 있다.
도 2B는, 본 발명의 다중 비트 셀(201)의 MOSFET을 프로그램하여 본 발명의 실시예를 달성할 수 있는 방법을 설명하기에 적당한 도면이다. 도 2B에 도시된 바와 같이, 상기 방법은 MOSFET을 역방향으로 프로그래밍하는 것을 포함한다. MOSFET을 역방향으로 프로그래밍하는 것은 제1 전압 전위(V1)를 MOSFET의 드레인 영역(204)에 인가하는 것을 포함한다. 일 실시예에서, MOSFET의 드레인 영역(204)에 제1 전압 전위(V1)를 인가하는 것은 도 2B에 도시된 바와 같이 MOSFET의 드레인 영역(204)을 접지하는 것을 포함한다. 제2 전압 전위(V2)는 MOSFET의 소스 영역(202)에 인가된다. 일 실시예에서, 제2 전압 전위(V2)를 소스 영역(202)에 인가하는 것은, 도 2B에 도시된 바와 같이, 높은 포지티브 전압 전위(VDD)를 MOSFET의 소스 영역(202)에 인가하는 것을 포함한다. 게이트 전위(VGS)는 MOSFET의 게이트(208)에 인가된다. 일 실시예에서, 게이트 전위(VGS)는, 제2 전압 전위(V2)보다는 작지만 드레인 영역(204) 및 소스 영역(202) 사이의 MOSFET의 채널(206)을 도통하기에 충분한 전압 전위를 포함한다. 도 2B에 도시된 바와 같이, 제1, 제2 및 게이트 전위(V1, V2 및 VGS 각각)를 MOSFET에 인가함으로써 소스 영역(202)에 인접한MOSFET의 게이트 산화물(210)에 열 전자 주입을 실행한다. 즉, 제1, 제2 및 게이트 전위(V1, V2, 및 VGS 각각)를 인가함으로써, 전하 캐리어가 소스 영역(202) 근처에 있으면, 많은 전하 캐리어가 소스 영역(202)에 인접한 게이트 산화물(210)로 여기되는(excited) 채널(206) 양단에 도통되는 전하 캐리어, 예를 들면, 전자에 충분한 에너지를 공급하게 된다. 여기서, 전하 캐리어가 트래핑된다.
본 발명의 일 실시예에서, 상기 방법은 후속적으로 판독 동작동안 자신의 프로그래밍된 상태에서 순방향으로 MOSFET을 동작시킴으로써 계속된다. 따라서, 판독 동작은 소스 영역(202)을 접지하고 드레인 영역을 VDD의 부분(fractional) 전압을 사전충전(precharging)하는 것을 포함한다. 디바이스가 게이트에 접속된 워드선에 의해 어드레스되면, 게이트 절연체에 저장된 전하가 있느냐 없느냐에 따라 도전성이 결정될 것이다. 즉, 게이트 전위가, 종래의 DRAM 셀을 어드레스하고 판독함으로써 행해지는 바와 같이 소스/드레인 영역 사이에 도전 채널을 형성하기 위해 워드선(216)에 의해 게이트 전위에 인가될 수 있다.
그러나, 도 2A를 참조하여 상세하게 설명된 바와 같이, 프로그래밍된 상태에서, MOSFET의 도전 채널(206)은 드레인 영역(204)에 인접한 제1 임계 전압 영역(Vt1) 및 소스 영역(202)에 인접한 제2 임계 전압 영역(Vt2)을 구비할 것이다. 본 발명에 따라, Vt2는, 소스 영역(202)에 인접한 MOSFET의 게이트 산화물(210)으로의 열 전자 주입(217)에 기인하여 Vt1보다 더 큰 전압 인계값을 갖는다.
도 2C는 제2 소스/드레인 영역(204)에서 검출된 전류 신호(Ids) 대 제2 소스/드레인 영역(204) 및 제1 소스/드레인 영역(202) 사이에 설정된 전압 전위, 즉,드레인 전위(VDS)를 플로팅하는 그래프(Ids 대 VDS)이다. 일 실시예에서, VDS는 드레인 영역(204)과 소스 영역(202) 사이에 설정된 전압 전위를 나타낸다. 도 2C에서, D1으로 도시된 곡선은 본 발명에 따라 프로그래밍되지 않은 종래의 MOSFET의 도전 동작을 나타낸다. 곡선 D2는 본 발명에 따라 도 2A와 관련하여 전술한 바와 같이 프로그래밍된 MOSFET의 도전 동작을 나타낸다. 도 2C에 도시된 바와 같이, 특정 드레인 전압(VDS)에 대하여, 프로그래밍된 MOSFET(곡선 D2)에 대한 제2 소스/드레인 영역(204)에서 검출된 전류 신호(IDS2)는 본 발명에 따라 프로그래밍되지 않은 종래의 MOSFET에 대한 제2 소스/드레인 영역(204)에서 검출된 전류 신호(IDS1)보다 상당히 더 낮다. 다시, 이것은, 본 발명의 프로그래밍된 MOSFET에서의 채널(206)이 두개의 임계 전압 영역을 갖고 제1 소스/드레인 영역(202) 근처의 임계 전압(Vt2)이 제1 소스/드레인 영역(202)에 인접한 게이트 산화물(217)에 트래핑된 전하(217)에 기인하여 제2 소스/드레인 영역 근처의 Vt1 보다 더 높은 임계 전압을 갖는다는 사실에 기인한다.
이들 효과 중 일부는 플래시 메모리에 대하여 NROM으로 호칭되는 상이한 디바이스 구조에 사용하기 위해 최근에 설명되었다. 이스라엘 및 독일에서의 근래의 연구는 비종래 플래시 메모리 디바이스 구조에 있는 실리콘 질화물층에 전하 트래핑을 사용하는 것을 기초로 하고 있다. (IEEE Electron Device Lett., Vol. 22, No. 11, pp. 556-558,(2001년 11월)에 기재된 B. Eitan 등의 "Characterization of Channel Hot Electron Injection by the Subthreshold Slope of NROM device"; IEEE Electron Device Lett., Vol. 21, No. 11, pp. 543-545,(2000년 11월)에 기재된 B. Etian 등의 "NROM: A novel localized Trapping, 2-Bit Nonvolatile Memory Cell" 참조). 실리콘 질화물 게이트 절연체에서의 전하 트래핑은 MNOS 메모리 디바이스에 사용되는 기본 메카니즘이 되었고(Wiley, N.Y., 1981, pp. 504-506에 기재된 S. Sze의 Physics of semiconductor Devices 참조), 알루미늄 산화물 게이트에서의 전하 트래핑은 MIOS 메모리 디바이스에 사용되는 메카니즘이 되었으며(Wiley, N.Y., 1981, pp. 504-506에 기재된 S. Sze의 Physics of semiconductor Devices 참조), 본 발명자들은 게이트 절연체에 있는 분리 포인트 결함에서 전하 트래핑을 이전에 개시하였다(2000년 10월 31일 발행된 미국 특허 번호 제6,140,181호인 L.Forbes 및 J. Geusic의 "Memory using insulator traps" 참조).
상기 연구와 대비하여, 본 발명은 MOSFET을 역방향으로 프로그래밍하여 제1 또는 제2 소스/드레인 영역에 인접한 게이트 절연체에 있는 제1 또는 제2 저장 영역에 전하를 트래핑하는 것을 개시한다. MOSFET은 MOSFET이 1비트/1F2의 저장 밀도를 갖도록 프로그래밍되고 어느 한 방향으로 동작될 수 있다. MOSFET은 소스로서 동작하는 제1 또는 제2 소스/드레인 영역에 인접한 제1 또는 제2 저장 영역에 있는 게이트 절연체에 트래핑된 전하가 감소된 드레인 소스 전류를 제공하도록 소스로서 동작하는 제1 또는 제2 소스/드레인 영역으로 동작될 수 있다. 1비트/1F2의 저장 밀도를 갖는 MOSFET은 DRAM 기술의 수정에 기초하고 있다.
종래의 DRAM 기술은 일반적으로 게이트 절연체로서 실리콘 산화물을 사용한다. 종래의 DRAM 디바이스에 있어서는 실리콘 산화물 게이트 절연체에 전하 트래핑을 최소화하는데 역점을 두고 있다. 본 발명에 따르면, 실리콘 산화물에 있어서보다 더 효율적으로 전자를 트래핑하기 위해 다양한 절연체가 사용된다. 즉, 본 발명에서, 수직 다중 비트 메모리 셀은 게이트 절연체, 예를 들면, 웨트(wet) 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물(SON), 실리콘 리치(rich) 산화물(SRO), 알루미늄 산화물(Al2O3), 산화물 및 다음에 실리콘 질화물, 또는 산화물 및 다음에 알루미늄 산화물, 또는 산화물-질화물-산화물과 같은 다층과 같은 이들 절연체의 복합층에 전하 트래핑을 사용한다. 실리콘 산화물의 전하 트래핑 효율이 낮을 수도 있지만, 그러한 것은 실리콘 질화물 또는 실리콘 산화물 및 질화물의 복합층에 대한 경우가 아니다.
도 3A는 본 발명에 따라 하나의 포토리소그래피 피쳐 제곱(1F2) 단위 면적당 하나의 비트의 저장 밀도를 갖는 수직 NROM(301)을 도시한다. 도 3A에 도시된 바와 같이, 수직 NROM(301)은 기판(300)으로부터 외부로 연장되는 수직 MOSFET(301)을 포함한다. MOSFET(301)은 이 N-채널 실시예가 n-타입 도핑 영역과 층을 이룬 고농도 도핑(n+) n-타입 영역을 포함한다. MOSFET(301)은 유사한 구조의 제2 소스/드레인 영역(306)을 포함한다. 채널 영역(305)은 제1 및 제2 소스/드레인 영역(302 및 306) 각각 사이의 수직 필러(pillar)에 위치된다. 도 3A의 실시예에 도시된 바와 같이, 게이트(309)는 채널 영역(305)와 대향하여 수직 필러의 옆에 위치됨에 따라 게이트 절연체(307)에 의해 채널 영역(305)로부터 분리된다. 도 3에 도시된 실시예에서, 게이트 절연체(307)는 산화물-질화물-산화물(ONO) 복합체(307)로형성된 게이트 절연체를 포함한다. 하기에 논의되는 대체 실시예에서, 게이트 절연체(307)는 웨트 산화물에 의해 형성된 실리콘 이산화물(SiO2), 실리콘 옥시질화물(SON), 실리콘 리치 산화물(SRO), 및 실리콘 리치 알루미늄 산화물(Al2O3) 그룹으로터 선택된 게이트 절연체를 포함한다. 일 실시예에서, 게이트 절연체(307)는 대략 10 nm의 두께를 갖는다. 다른 실시예에서, 게이트 절연체(307)는 실리콘 리치 알루미늄 산화물 절연체, 나노입자의 실리콘을 포함하는 실리콘 리치 산화물, 나노입자의 실리콘 카바이드를 포함하는 실리콘 산화물 절연체, 및 실리콘 옥시카바이드 절연체 그룹으로부터 선택되는 게이트 절연체(307)를 포함한다. 또 다른 실시예에서, 게이트 절연체(307)는 산화물-알루미늄 산화물(Al2O3)-산화물 복합층, 및 산화물-실리콘 옥시카바이드-산화물 복합층 그룹으로부터 선택되는 복합층을 포함하는 게이트 절연체(307)를 포함한다. 또 다른 실시예에서, 게이트 절연체(107)는 복합층, 또는 실리콘(Si), 티타늄(Ti) 및 탄탈륨(Ta) 그룹으로부터 선택되는 두개 이상의 물질의 비화학량(non-stoichiometric) 단일층을 포함하는 게이트 절연체(307)를 포함한다.
도 3B는 도 3A에 도시된 수직 NROM 디바이스 구조에 대한 전자적 등가회로를 도시한다. 도 3B에 도시된 바와 같이, 제1 전송선(304)은 제1 소스/드레인 영역(302)에 연결된다. 제2 전송선(311)은 제2 소스/드레인 영역(306)에 연결된다. 일반적으로 부재번호 317로 도시된 원은 게이트 절연체(307) 내의 전하 트랩을 나타낸다. 따라서, 게이트 절연체가 ONO 층을 포함하는 도 3A의 실시예에서, 트랩(317)은 전자가 ONO 게이트 절연체(307)의 질화물 내에 저장될 수 있는 위치를 나타낸다.
본 발명에 따라, 수직 MOSFET은 게이트(307)에 있는 제1 저장 영역(340) 및 제2 저장 영역(350) 중 적어도 하나에 프로그래밍된 전하를 갖는 프로그래밍된 MOSFET이다. 도 3A에 도시된 실시예에서, 제1 저장 영역(340)은 제2 소스/드레인 영역(306)에 인접 또는 이웃하고 제2 저장 영역(350)은 제1 소스/드레인 영역(302)에 인접 또는 이웃한다. 도 3A의 실시예에서 공간 관계 참조를 위해 수신지 제1 또는 제2 저장 영역이 제공되며, 이에 한정되지 않으며, 다른 방법으로 제1 저장 영역은 다음의 제1 소스/드레인 영역에 관련될 수 있고 제2 저장 영역은 다음의 제2 소스/드레인 영역에 관련될 수 있다.
본 발명의 교시 및 이하 후술하는 바에 따라, 수직 MOSFET(301)는 제1 또는 제2 방향으로, 예를 들어 제1 및 제2 모드로 동작될 수 있다. 즉, 수직 MOSFET(301)는 소스 영역의 역할을 수행하는 제2 소스/드레인 영역(306) 또는 제1 소스/드레인 영역(302)과 함께 동작될 수 있다. 당업자가 이해할 수 있듯이, 수직 MOSFET는, 제1 또는 제2 저장 영역(340, 350)의 각각에 저장되어 있는 프로그래밍된 전하 상태를 판독할 때, 감소된 드레인 소스 전류로 동작한다.
예를 들어, 일 실시예에서, 제1 모드의 동작에서 MOSFET의 제1 소스/드레인 영역은 소스 영역의 역할을 하며 MOSFET의 제2 소스/드레인 영역은 드레인 영역의 역할을 하고, 제2 모드의 동작에서 MOSFET의 제1 소스/드레인 영역은 드레인 영역의 역할을 하며 MOSFET의 제2 소스/드레인 영역은 소스 영역의 역할을 한다.
본 명세서 및 본 발명의 교시에 따라 당업자가 이해할 수 있듯이, 일 실시예에서, 1비트가 제1 저장 영역(340) 및 제2 저장 영역(350)으로부터 판독될 뿐만 아니라 이들 영역에 기록되거나 저장될 수 있기 때문에, 수직 MOSFET는 하나의 포토리소그래피 피쳐 제곱(1F2) 단위 영역당 1비트의 저장 밀도를 갖는다. 따라서, 일부 실시예에서, MOSFET는 제1 저장 영역(340) 및 제2 저장 영역(350) 모두에 프로그래밍된 전하를 포함한다.
당업자가 이해할 수 있듯이, 제1 저장 영역(340) 및 제2 저장 영역(350)중 적어도 하나에 프로그래밍된 전하는, 소스 영역의 역할을 하는 인접하는 제1 소스/드레인 영역(302) 또는 제2 소스/드레인 영역(306)과 함께 MOSFET가 동작될 때, 고 임계 전압을 생성한다. 따라서, 본 발명의 일 실시예에서, 채널 영역은, 제1 소스/드레인 영역에 인접하는 제1 임계 전압 영역(Vt1), 및 제2 소스/드레인 영역에 인접하는 제2 임계 전압 영역(Vt2)을 구비하며, 이것은 MOSFET가 동작하는 방향에 따라 변경되며, 예를 들어, 제1 또는 제2 소스/드레인 영역(302, 306)이 현재 소스 영역의 역할을 하는 방향에 따라 변경된다.
일 실시예에서, 채널에서의 제2 임계 전압 영역(Vt2)은 제1 소스/드레인 영역에 인접하고, 채널에서의 제1 임계 전압 영역(Vt1)은 제2 소스/드레인 영역에 인접한다. 도 3A의 실시예에 나타낸 제2 저장 영역(350)에 전하가 저장되면, Vt2는, MOSFET가 소스 영역의 역할을 하는 제1 소스/드레인 영역과 함께 동작하면 Vt1보다 높은 임계 전압을 갖게 된다.
따라서, 도 3A 및 3B는 이전 수직 트랜지스터로부터의 현재의 수지 트랜지스터로의 변화로 인해 일 실시예에서 ONO 게이트 구조와 함께 측벽을 따라 NROM 디바이스를 형성하는 것을 나타낸다. 그 디바이스가 역 방향으로 스트레스되면 제1 및 제2 전하 저장 영역으로서 질화층을 이용한다. 트랜지스터는 순방향 도전 방향으로 어드레싱 및 판독되고, 소스의 역할을 하는 제1 또는 제2 소스/드레인 영역 근처에서 제1 또는 제2 저장 영역에 저장된 전하의 존재로 인해 순방향 전류에서의 큰 변화가 발생할 것이다. 등가 회로(3B)로 나타내는 이러한 트랜지스터는 임의의 방향으로 스트레스될 수 있고 그리고/또는 테스트받을 수 있으며, 따라서 전하가 채널의 어느 단부에 저장될 수 있다. 이에 따라 각 트랜지스터가 단위 영역당 비트라는 면에서 더 높은 데이터 밀도 및 2비트 데이터를 저장할 수 있다.
도 4A는 본 발명의 교시에 따른 메모리 어레이(400)의 일부를 나타낸다. 도 4A의 메모리는, 본 발명의 교시에 따라 형성된 다수의 수직 필러, 수직 다중 비트 메모리 셀, 및/또는 수직 MOSFET(401-1, 401-2)를 나타낸다. 당업자가 본 명세서를 통해 이해할 수 있듯이, 다수의 수직 필러는 기판(403)으로부터 외부로 연장되는 행렬로 형성된다. 도 4A에 도시한 바와 같이, 다수의 수직 필러(401-1, 401-2)는 다수의 트렌치(430)에 의해 분리된다. 본 발명의 교시에 따라, 다수의 수직 필러(401-1, 401-2)는 제1 소스/드레인 영역(402-1, 402-2)을 포함하는 트랜지스터의 역할을 각각 수행한다. 제1 소스/드레인 영역(402-1, 402-2)은 제1 전송선(404)에 결합된다. 도 4A의 실시예에 도시한 바와 같이, 제1 전송선(404)은 수직 트랜지스터(401-1, 401-2)의 열 아래에 형성된 제1 매립 전송선을 포함한다. 제2 소스/드레인 영역(406-1, 406-2)은 각각 제2 전송선(411)에 결합된다. 따라서, 이러한 디바이스들은, 공통 소스선 및 공통 금속 배선으로서 비트선 또는 데이터선을 갖는 DRAM 어레이와 같은 어레어 구조로 형성될 수 있다.
도 4A에 도시한 바와 같이, 채널 영역(405)은 제1 및 제2 소스/드레인 영역 간에 위치한다. 게이트(407)는 수직 필러(401-1, 401-2)의 열을 따라 트렌치(430)에서 게이트 절연체(407)에 의해 채널 영역(405)으로부터 분리된다. 일 실시예에서, 본 발명의 교시에 따라, 게이트 절연체(407)는 습식 산화에 의해 형성된 실리콘 이산화물(SiO2), 실리콘 질산화물(SON), 실리콘 풍부 산화물(SRO), 및 실리콘 풍부 알루미늄 산화물(Al2O3)로 구성되는 그룹으로부터 선택되는 게이트 절연체(407)를 포함한다. 다른 실시예에서, 본 발명의 교시에 따라, 게이트 절연체(407)는 실리콘 풍부 알루미늄 산화 절연체, 나노입자 실리콘을 함유하는 실리콘 풍부 산화물, 나노입자 실리콘을 함유하는 실리콘 산화 절연체, 나노입자 실리콘 탄화물을 함유하는 실리콘 산화 절연체, 및 실리콘 옥시탄화 절연체로 구성되는 그룹으로부터 선택되는 게이트 절연체(407)를 포함한다. 또 다른 실시예에서, 본 발명의 교시에 따라, 게이트 절연체(407)는 합성층(407)을 포함한다. 이 실시예에서, 합성층(407)은, 산화물-알루미늄 산화물(Al2O3)-산화 합성층, 및 산화-실리콘 옥시탄화-산화 합성층으로 구성되는 그룹으로부터 선택되는 합성층(407)을 포함한다. 또 다른 실시예에서, 합성층(407)은, 실리콘(Si), 티타늄(Ti), 및 탄탈륨(Ta)으로 구성되는 그룹으로부터 선택되는 2개 이상의 물질로 형성된 합성층(407), 또는 비화학량적 단일층을 포함한다. 또 다른 실시예에서, 본 발명의 교시에 따라, 게이트 절연체(407)는 산화물-질화물-산화물(ONO) 게이트 절연체(407)를 포함한다.
도 4B는 도 4A에 도시한 메모리 어레이의 일부에 대한 등가 전기 회로(400)를 나타낸다. 도 4B에 도시한 바와 같이, 다수의 수직 다중 비트 셀(401-1, 401-2, 401-3,...401-N)이 제공된다. 각 수직 다중 비트 셀(401-1, 401-2, 401-3,...401-N)은 제1 소스/드레인 영역(402), 제2 소스/드레인 영역(406), 제1 및 제2 소스/드레인 영역 간의 채널 영역(405), 및 게이트 절연체(407)에 의해 채널 영역으로부터 분리된 게이트(409)를 포함한다. 417로 일반적으로 도시한 제1 및 제2 저장 영역은 본 명세서에서 설명하는 바와 같이 게이트 절연체(407)에 존재한다.
도 4B는, 각 다중 비트 셀(401-1, 401-2, 401-3,...401-N)의 제1 및 제2 소스/드레인 영역(402, 406)에 각각 결합된 다수의 제1 및 제2 전송선인, 비트선 또는 데이터선(404, 411)을 도시한다. 일 실시예에서, 도 4B에 도시한 바와 같이, 다수의 제1 및 제2 전송선인, 비트선 또는 데이터선(404, 411)은 메모리 어레의 열을 따라제1 및 제2 소스/드레인 영역(402, 406)에 각각 결합된다. 도 4B에서의 워드선(413-1, 413-2, 413-3,...413-N)과 같은 다수의 워드선은 메모리 어레이의 행을 따라 각 다중 비트 셀의 게이트(409)에 결합된다.
도 4B의 등가 전기 회로는 어레이에서의 전기접 접속을 나타낸다. 다수의 제1 및 제2 전송선인 비트선 또는 데이터선(404, 411)은 트랜지스터가 동작하고 있는 방향에 따라 접지될 수 있는 가상 접지를 형성한다. 트랜지스터는 하나의 선을 접지하고 게이트 및 드레인 전압을 인가함으로써 스트레스된다. 이 상태를 판독하면, 드레인 및 접지는 상호교환되고 트랜지스터의 도전성이 결정된다. 다른 방법으로, 그 디바이스는 반대 방향으로 스트레스 및 판독될 수 있다.
예를 들어, 제1 기록 모드의 일 실시예에서, 예를 들어, 제1 방향에서의 프로그래밍은, 하나 이상의 수직 MOSFET의 게이트 절연체에 주입되는 핫 전자를 생성하고 제2 소스/드레인 영역에 인접하는 게이트 절연체에서의 제1 저장 영역에 전하를 트래핑하는 것을 포함한다. 이 예에서, 데이터선(411)은 고 전압 전위(VDD)로 구동될 것이며, 다른 데이터선(404)은 접지 전위로 유지될 것이다. 셀 관련 워드선(예를 들어, 413-1, 413-2, 413-3,...413-N))을 이용하여 소정의 다중 비트 셀(401-1, 401-2, 401-3,...401-N)이 어드레싱되면, 제2 소스/드레인 영역(406)에 인접하는 게이트 절연체(407)에서의 417 내부인 제1 저장 영역에 전하를 트래핑하는 핫 전자 주입이 발생한다. 이어서, 다중 비트 셀(401-401-2, 401-3,...401-N)이 제1 방향에서 판독되면, 데이터선(404)은 VDD의 부분 전압으로 사전충전되고, 데이터선(411)은 접지되며, 셀은 셀 관련 워드선(예를 들어, 413-1, 413-2, 413-3,...413-N)을 이용하여 어드레싱된다. 다중 비트 셀(401-1, 401-2, 401-3,...401-N)은, 제1 소스/드레인 영역(402)에 인접하는 제1 임계 전압 영역(Vt1), 및 제2 소스/드레인 영역(406)에 인접하는 제2 임계 전압 영역(Vt2)을 갖고, 여기서 Vt2는 Vt1보다 크며, 다중 비트 셀(401-1, 401-2, 401-3,...401-N)은, 제2 소스/드레인 영역(406)에 인접하는 게이트 절연체(407)에서 417 내부인 제1 저장 영역 내에 트래핑되어 있는 저장된 전하를 반영하는 감소된 드레인 소스 전류로 동작한다.
반대로, 다중 비트 셀(401-1, 401-2, 401-3,...401-N)은 상기한 바에 가역 액션을 수행함으로써 제2 방향으로 프로그래밍, 기록, 또는 판독된다. 즉, 제2 방향으로 프로그래밍될 때, 고 전압 전위(VDD)가 수직 다중 비트 셀의 제1 소스/드레인 영역(402)에 인가되고, 제2 소스/드레인 영역(406)은 접지되며, 게이트 전위는 수직 다중 비트 셀의 제1 및 제2 소스/드레인 영역 간에 도전 채널을 생성하도록 게이트에 인가된다. 당업자가 이해할 수 있듯이, 제2 방향에서의 프로그래밍은 제2 저장 영역에서 다중 비트 셀중 하나 이상의 게이트 절연체 내로의 핫 전자 주입을 생성하는 것을 포함한다. 이것은, 제2 방향에서 다중 비트 셀이 판독될 때 다중 비트 셀이 제1 소스/드레인 영역(402)에 인접하는 제1 임계 전압 영역(Vt1) 및 제2 소스/드레인 영역(406)에 인접하는 제2 임계 전압 영역(Vt2)을 갖도록 제1 소스/드레인 영역에 인접하는 게이트 절연체에서 제2 저장 영역에 전하를 트래핑하는 것을 포함한다. 여기서, Vt1은 Vt2보다 크고, MOSFET는 제1 소스/드레인 영역(402)이 소스 영역으로서 동작할 때 감소된 드레인 소스 전류로 동작한다.
이러한 방식으로, 채널(405)의 단부에 전하를 저장할 수 있다. 본 발명의 교시에 따라 당업자가 이해할 수 있듯이, 트랜지스터가 포화 영역에서 동작할 때 드레인 근처에 저장된 전하가 트랜지스터의 도전성에 거의 영향을 끼치지 않기 때문에 2개의 상이한 저장 상태 간에 간섭이 없다. 디바이스는, 게이트에 큰 음의 전압을 인가하고 양의 전압을 제1 및/또는 제2 소스/드레인 영역에 인가함으로써 소거될 수 있다. 이 위치에서 게이트 및 제1 또는 제2 소스/드레인 바이어스의 일치는 트랜지스터를 소거할 수 있지만, 게이트 바이어스 또는 제1 및/또는 제2 소스/드레인 영역 바이어스 만으로는 그 어레이에서의 다른 트랜지스터들의 전하 저장 상태를 소거하거나 방해하는데 충분하지 않다. 이에 따라 각 트랜지스터는 데이터의 2 비트를 저장할 수 있게 되며 보다 높은 메모리 밀도에 따라 단위 면적당 복수의 비트가 발생하게 된다.
따라서, 다중 비트 셀(401-1, 401-2, 401-3,...401-N)이 어드레싱되면, 그 도전성은, 기준 또는 더미 셀과 측정되거나 비교되어 감지 증폭기에 의해 검출될 때 소스 영역으로서 기능하는 제1 또는 제2 소스/드레인 영역에 인접하는 제1 또는 제2 저장 영역에 저장되어 있는 전하의 존재 또는 부재에 의해 결정될 것이다. DRAM 감지 증폭기의 동작은, 예를 들어, 마이크론 테크놀러지사에 의한 미국 특허번호 5,627,785, 및 5,042,011에 개시되어 있으며, 이들은 본 명세서에서 그 내용이 참고로 포함된다. 따라서, 어레이는 DRAM에서 이용되는 종래의 방식으로 어드레싱 및 판독되지만, 신규한 방식인 다중 비트 셀처럼 프로그래밍된다.
기록 및 가능 소거 특징은, 모든 셀 또는 디바이스를 초기에 프로그래밍하여 현장에서 사용되기 전 유사하거나 매칭되는 도전성을 갖도록 제조 및 테스트 동안 이용할 수 있다. 유사한 방식으로, 기준 또는 더미 셀에서의 트랜지스터는 모두 초기에 프로그래밍되어 동일한 도전 상태를 가질 수 있다. 본 발명의 교시에 따라, 감지 증폭기는, 기록 동작 동안 디바이스 특성에서의 스트레스 유기 변화로 인해 셀 또는 디바이스 특성의 작은 차이를 검출할 수 있다.
일 실시예에서, 제2 소스/드레인 영역에 인접하는 게이트 절연체에 전하를 트래핑하는 것은, 다중 비트 셀이 제1 방향에서 판독될 때, Vt2에서의 정상 임계전압을 약 0.5V만큼 증가하는 것을 포함한다. 일 실시예에서, 제1 및 제2 방향에서 하나 이상의 MOSFET를 판독하는 것은, 감지 증폭기를 이용하여 집적된 드레인 전류의 변화를 검출하는 것을 포함한다. 제1 방향으로 판독될 때, 제2 소스/드레인 영역(406)에 인접하는 제1 저장 영역에 트래핑된 전하가 없어, 다중 비트 셀은 약 10ns에 걸쳐 어드레싱될 때 약 12.5μA의 집적된 드레인 전류의 변화를 나타낼 것이다.
일 실시예에서, 제1 소스/드레인 영역(402)에 인접하는 게이트 절연체에서 전하를 트래핑하는 것은, MOSFET가 제1 방향으로 판독될 때 Vt1인 정상 임계 전압을 약 0.5V만큼 증가하는 것을 포함한다. 일 실시예에서, 제1 및 제2 방향에서 하나 이상의 MOSFET를 판독하는 것은, 감지 증폭기를 이용하여 집적된 드레인 전류의 변화를 검출하는 것을 포함한다. 제2 방향에서 판독될 때, 제 소스/드레인 영역에 인접하는 제2 저장 영역에 트래핑된 전하가 없어, 다중 비트 셀은 약 10ns에 걸쳐 어드레싱될 때 약 12.5μA의 집적된 드레인 전류의 변화를 나타낼 것이다.
본 명세서를 당업자가 이해할 수 있듯이, 이러한 다중 비트 셀의 어레이는 DRAM 기술의 수정에 의해 간편하게 구현된다. 본 발명의 교시에 따라, 다중 비트 셀의 게이트 절연체는, 습식 산화에 의해 형성되는 SiO2인 보다 두꺼운 층들, SON 실리콘 산질화물, 실리콘 풍부 산화물(SRO), 알루미늄 산화물(Al2O3), 합성층, 및 주입 및 트래핑된 산화물의 그룹으로부터 선택되는 게이트 절연체를 포함한다 (마이크론 명세서 97-0049, 2000년 10월 31일자 미국 특허번호 6,140,181인 L. Forbes및 J. Geusic 의 "Memory using insulator traps" 참조). 어드레스 디코드를 위한 종래의 트랜지스터 및 감지 증폭기는, 실리콘 산화물인 정상 박막 게이트 절연체의 단계 후에 제조될 수 있다.
도 5A, 5B 및 6은 본 발명의 교시에 따라 수직 다중 비트 셀의 도전성을 변조하도록 게이트 절연체에서 전하 저장의 이용을 설명하는데 유용하다. 즉, 도 5A 및 5B는 본 발명의 교시에 따라 형성된 신규한 다중 비트 셀(501)의 동작을 나타낸다. 도 6은 종래의 DRAM 셀(601)의 동작을 나타낸다. 도 5A에 도시한 바와 같이, 게이트 절연체(502)는 종래의 DRAM 셀보다 두껍게 형성되며, 예를 들어, 502는 10nm 즉 100Å (10-6cm)이상이다. 도 5A에 도시한 실시예에서, 수직 다중 비트 셀은 0.1㎛ x 0.1㎛(10-5cm)의 치수를 갖는 것으로 도시되어 있다. 그 구조의 커패시턴스(Ci)는 절연 상수(εi; 본 발명에서는 0.3 x 10-12F/cm)에 의존하며, 절연층의 두께(t)는 본 발명에서 10-6cm이어서 Ci = εi/t, Farads/cm2, 즉 3 x 10-7F/cm2이다. 일 실시예에서, 1012electrons/cm2의 전하는 수직 다중 비트 셀의 게이트 절연체에서 제1 또는 제2 저장 영역으로 프로그래밍된다. 이것은, ΔQ = electrons/cm2x 1.6 x 10-19Coulombs인 저장된 전하를 발생한다. 이 실시예에서, 그 결과로 나타나는 수직 다중 비트 셀의 임계 전압 변화(ΔVt)는 약 0.5V일 것이다 (ΔVt = ΔQ/Ci, 또는, 1.6 x 10-7/ 3 x 10-7= 1/2 Volt). 실제로, 프로그래밍된 수직 다중 비트 셀, 즉, 수정된 MOSFET는 소스 영역으로서 기능하는 제1 또는 제2 소스/드레인 영역에 인접하는 게이트 절연체에 트래핑된 전하를 갖는 프로그래밍된 MOSFET이며, 여기서 채널 영역은 제1 임계 전압 영역(Vt1) 및 제2 임계 전압 영역(Vt2)을 갖고, Vt2는 Vt1보다 크며, Vt2는 제1 또는 제2 소스/드레인 영역에 인접하고, 소스 영역으로서 기능하며, 프로그래밍된 MOSFET는 감소된 드레인 소스 전류로 동작한다. 상기한 치수인 ΔQ = 1012electrons/cm2에서, 본 실시예는, 다중 비트 셀이 동작되는 방향에 따라 제1 또는 제2 소스/드레인 영역에 인접하는 수직 다중 비트 셀의 게이트 절연체에서 약 100electrons의 전하를 트래핑하는 것을 포함한다.
도 5B는 본 발명의 신규한 수직 다중 비트 셀의 도전성 방식을 설명하는데 도움을 준다. 본 명세서를 읽음으로써 당업자가 이해할 수 있듯이, 1.0V의 게이트 전압으로 수직 다중 비트 셀이 구동되고 충전된 게이트 절연체가 없는 공칭 임계 전압이 1/2V이면, 소스 영역으로서 기능하는 제1 또는 제2 소스/드레인 영역에 인접하는 게이트 절연체에서의 저장 영역이 충전되면 본 발명의 트랜지스터가 턴 오프되고 도전성을 띄지 않을 것이다. 즉, 0.1㎛ x 0.1㎛(10-5cm)의 치수를 갖는 수직 다중 비트 셀의 게이트 절연체에 약 100electrons의 전하를 트래핑함으로써, 수직 다중 비트 셀의 임계 전압이 1.0V로 될 것이며 1.0V의 게이트 전위는 디바이스를 턴온하는데 충분하지 않다(예를 들어, Vt = 1.0V, I = 0).
반대로, 충전된 게이트 절연체가 없는 공칭 임계 전압이 1/2 V이면, μCOX= μCi=100μA/V2이고 W/L=1일 때, I=μCOX×(W/L)×((Vgs-Vt)2/2), 또는 12.5μA이다. 즉, 상술한 치수를 갖는 본 발명의 수직 다중 비트 셀은, 소스 영역으로서 기능하는 제1 또는 제2 소스/드레인 영역 중의 하나에 인접하는 게이트 절연체에서의 전하 저장 영역이 충전되지 않는다면, I= 100μA/V2×(1/4)×(1/2)=12.5μA의 전류를 생성할 수 있다. 따라서, 본 발명에서 소스 영역으로서 기능하는 제1 또는 제2 소스/드레인 영역 중의 하나에 인접하는 게이트 절연체에서 쓰여지지 않거나, 혹은 프로그램되지 않은 저장 영역은 12.5μA정도의 전류를 흘릴 수 있고, 드레인 영역으로서 기능하는 제1 또는 제2 소스/드레인 영역에 인접하는 게이트 절연체의 다른 저장 영역에서 충전된 전하는 도전성에 크게 영향을 주지 않을 것이다. 만약 소스 영역으로서 기능하는 제1 또는 제2 소스/드레인 영역에 인접하는 게이트 절연체에서의 특정 저장 영역이 충전된다면, 수직 다중 비트 셀은 도전되지 않을 것이다. 본 명세서를 읽음으로써 당업자가 이해할 수 있듯이, 상술된 바와 같은 DRAM 어레이에서 사용되는 감지 증폭기는 비트선에서의 이러한 전류 차이를 쉽게 검출할 수 있다.
50 femtoColumbs(fC)로 충전된 30 femtoFarad(fF)의 저장 캐패시터를 갖는 기존의 DRAM과 비교해서, 만약 5nS이상 판독된다면, 비트선에서의 평균 전류는 단지 10μA가 된다. 이는 도 6과 관련되어 도시된다. 도 6에서 도시된 바와 같이,저장 캐패시터에 50 fC의 전하를 저장하는 것는 300,000 electrons을 저장하는 것과 동일하다.
본 발명의 교시에 따라서, 어레이의 트랜지스터들은 DRAM 어레이의 전달 디바이스로서 수동적인 온 혹은 오프 스위치가 아닌, 이득을 제공하는 능동적인 디바이스로서 사용된다. 본 발명에서, 트랜지스터를 "오프"로 프로그램하는 것은, 만약 영역이 0.1㎛×0.1㎛라면, 소스 영역으로서 기능하는 제1 또는 제2 소스/드레인 영역에 인접하는 게이트 절연체의 저장 영역에 약 100 electrons으로 저장된 전하만이 요구된다. 반대로, 수직 다중 셀의 특정 저장 영역이 프로그램되지 않는다면, 즉, 트래핑된 어떠한 전하도 없고, 트랜지스터가 10nS 이상 어드레스된다면, 12.5μA의 전류가 제공된다. 다음으로, 이 집적된 드레인 전류는 125fC의 또는 800,000 electrons의 전하를 가진다. 이것은 단지 약 300,000 electrons의 50fC의 DRAM 캐패시터의 전하와 비교된다. 그러므로, 단순한 스위치가 아닌, 이득을 갖는 능동적인 디바이스로서의 어레이에서 트랜지스터의 사용은, 게이트 절연체에서 10nS이상의 어드레스 판독 주기동안 100 내지 800,000 electrons의 저장 전하의 증폭을 제공한다.
메모리 디바이스의 보존은, 모든 주요 목적에 대해 거의 영구적인 이동성 저하, 및 0 또는 포지티브 게이트 바이어스를 없애지 않는 트래핑된 전하에 따른다. SON 및/또는 SRO 절연체로서 더 쉽게 프로그래밍하는 것과 관련되는 일부 설계 방식은 더 단축된 유지 시간을 가져온다.
도 7은 본 발명에 따른 메모리 디바이스를 나타낸다. 메모리 디바이스(740)는 메모리 에레이(742), 로우 및 컬럼 디코더(744, 748), 및 감지 증폭기(746)를 포함한다. 메모리 어레이(742)는 복수의 수직 다중 비트셀(700)로 구성되고, 이 수직 다중 비트셀(700)은 본 발명에 따라서 워드선(780)과 비트선(760)들이 각각 로우 및 컬럼으로 배치되어 있다. 메모리 어레이(742)의 비트선(760)은 감지 증폭기 회로(746)과 연결되어 있고, 워드선(780)은 로우 디코더(744)와 연결되어 있다. 어드레스 및 제어 신호들은 메모리 디바이스(740)로 어드레스/제어선(761)을 통해 입력되고, 컬럼 디코더(748), 감지 증폭기 회로(746), 및 로우 디코더(744)와 연결되어 있고, 다른 디바이스들 중 메모리 어레이(742)로 판독 및 기입 액세스를 하도록 사용된다.
컬럼 디코더(748)는 컬럼 선택선(762)의 제어 및 컬럼 선택 신호들에 의해 감지 증폭기 회로(746)와 연결된다. 감지 증폭기 회로(746)는 메모리 어레이(742)에 대해 지정된 입력 데이터를 수신하고, 입/출력(I/O) 데이터선(763)을 통해 메모리 어레이(742)로부터 판독된 데이터를 출력한다. 데이터는 (로우 디코터(744)를 통해) 워드선(780)을 활성화시킴으로써 메모리 어레이(742)의 셀로부터 판독되고, 이 워드선은 어레이의 컬럼을 정의하는 각 비트선(760)에 대한 워드선에 대응하는 모든 메모리 셀과 연결된다. 하나 이상의 비트선(760)이 또한 활성화된다. 특정 워드선(780)과 비트선(760)이 활성화될 때, 비트선 컬럼에 접속된 감지 증폭기 회로(746)는 주어진 수직 비트 셀을 통해 감지된 도전성을 검출하고 증폭하며, 판독 동작에서, 주어진 셀의 소스 영역은 접지된 어레이 판(도시 생략)과 접속되고, 활성화된 비트선(760)과 비활성 비트선인 기준선 사이의 전위 차를 측정함으로써 그비트선(760)으로 전달된다. 메모리 디바이스의 감지 증폭기의 동작은, 예를 들어, 마이크론 테크놀로지사에 모두 양도된 미국 특허 번호 5,727,785; 5,280,205; 및 5,042,011에 기술되어 있고, 본 명세서에서 참조적으로 결합된다.
도 8은 본 발명에 따라서 구성된 수직 다중 비트 셀(812)을 사용하는 전기적인 시스템, 또는 프로세서-기반의 시스템(800)의 블록도이다. 즉, 수직 다중 비트 셀(812)은 도 2 내지 도 4와 관련되어 상세하게 예시되고 설명되는 바와 같은 변형된 DRAM 셀을 사용한다. 프로세서-기반의 시스템(800)은 프로세서 및 결합된 메모리를 채용하는 컴퓨터 시스템, 프로세스 제어 시스템, 또는 기타 다른 시스템일 수 있다. 시스템(800)은 수직 다중 비트셀(812)과 입/출력 디바이스(808)가 버스(820)를 통해 통신하는, 예를 들어 마이크로프로세서와 같은 중앙 처리 장치(CPU)(802)를 포함한다. 버스(820)는 프로세서-기반의 시스템에서 주로 사용되는 연속적 버스들 및 브리지일 수 있지만, 여기서는 간단하게 묘사하기 위해 단일의 버스로 도시되었다. 제2 입/출력 디바이스(810)가 도시되었지만, 본 발명을 실시하는데 필수적인 것은 아니다. 프로세서-기반의 시스템(800)은 또한 리드 온니 메모리(ROM;814)를 포함할 수 있으며, 공지된 바와 같이, 버스(820)를 통해 CPU(802)와 또한 통신하는, 플로피 디스크 드라이브(804) 및 컴팩 디스크(CD) ROM 드라이브(806)와 같은 주변 디바이스를 포함할 수 있다.
추가의 회로 및 제어 신호가 제공될 수 있으며, 메모리 디바이스(800)는 본 발명의 핵심을 설명하기 위해 간략화되었다는 것이 당업자에게 이해되어야 한다. NROM(812)의 적어도 하나의 수직 다중 비트 셀은, 소스 영역으로서 기능하는 제1또는 제2 소스/드레인 영역에 인접하는 게이트 절연체의 전하 저장 영역에서 트래핑된 전하를 갖는 프로그래밍된 MOSFET를 포함하며, 여기에서 채널 영역은 제1 임계 전압 영역(Vt1) 및 제2 임계 전압 영역(Vt2)을 갖고, Vt2는 Vt1보다 크며, Vt2는 소스 영역에 인접하여, 프로그램된 MOSFET가 감소된 드레인 소스 전류로 동작하게 된다.
도 8에 도시된 실시예는 본 발명의 새로운 메모리 셀이 사용되는 전기적 시스템 회로의 실시예를 나타낸다. 도 8에서와 같이 도시된 시스템(800)은 본 발명의 구조와 회로의 적용의 전반적인 이해를 제공하기 위한 것이며, 새로운 메모리 구조를 사용하는 전기적 시스템의 모든 요소들 및 특징을 완전하게 제공하는 것으로 도시된 것은 아니다. 또한, 본 발명은 본 발명의 새로운 메모리 셀을 사용한 메모리 디바이스(800)의 소정 사이즈 및 타입에도 동일하게 적용가능하며, 상술한 내용으로서 국한하려는 것은 아니다. 당업자가 이해할 수 있듯이, 이러한 전기적 시스템은 단일-패키지의 프로세싱 유닛으로 제작될 수 있으며, 또는 심지어 프로세서와 메모리 디바이스 사이의 통신 시간을 줄이기 위해 단일 반도체 칩으로 제작될 수도 있다.
본 명세서에서 상술된 본 발명의 새로운 메모리 셀을 포함하는 적용은 메모리 모듈, 디바이스 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈, 및 특정 적용 모듈, 및 다중층의 멀티 칩 모듈에서 사용하기 위한 전기적 시스템을 포함한다. 이러한 회로는 또한, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기, 및 기타 등의 다양한 전기적 시스템의 부속 부품일 수 있다.
결론
훌륭하게 설립된 DRAM 기술 및 어레이를 변형해서 사용하는 것은 저렴한 메모리 디바이스를 제공할 수 있게 한다. 2개의 트랜지스터는 위에서 볼 때 4F 제곱의 영역을 사용하거나, 각 트랜지스터는 2F 제곱의 영역을 갖는다. 각 트랜지스터가 2 비트의 데이터를 저장할 수 있기 때문에, 저장 밀도는 각 1F 제곱 단위 영역에 대해 1 비트이다. "F"는 특정 CMOS 기술에서 최소의 분해가능 포토리소그래피 치수이다. 특정한 CMOS 기술이 0.1 미크론이면, 데이터 저장 밀도는 제곱 센티미터당 10 기가비트이다.
상술한 내용은 예시적으로 것으로서, 이것으로 제한되는 것은 아니다. 다수의 다른 실시예들은 상술한 내용을 참조할 때 당업자에게 명백히 이해될 수 있다. 따라서, 본 발명의 범위는, 청구항에서 주어지는 등가물의 전체 범위에 따라서, 첨부된 청구항을 참조하여 결정되어야 한다.

Claims (64)

  1. 수직 다중 비트 셀에 있어서,
    제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 및 제2 소스/드레인 영역 사이의 채널 영역, 및 게이트 절연체에 의해 상기 채널 영역으로부터 분리된 게이트를 포함하며, 기판으로부터 외부로 확장된 수직의 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET);
    상기 제1 소스/드레인 영역에 접속된 제1 전송선; 및
    상기 제2 소스/드레인 영역에 접속된 제2 전송선
    을 포함하고,
    상기 MOSFET는, 상기 게이트 절연체의 제1 저장 영역 및 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하를 갖는 프로그램된 MOSFET이고, 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역 중의 하나를 상기 소스 영역으로 하여 동작하여, 상기 프로그램된 MOSFET가 감소된 드레인 소스 전류로서 동작하게 되는 수직 다중 비트 셀.
  2. 제1항에 있어서, 제1 동작 모드에서, 상기 MOSFET의 상기 제1 소스/드레인 영역은 소스 영역으로서 역할하고, 상기 MOSFET의 상기 제2 소스/드레인 영역은 드레인 영역으로서 역할하며, 제1 동작 모드에서, 상기 MOSFET의 상기 제1 소스/드레인 영역은 드레인 영역으로서 역할하고, 상기 MOSFET의 상기 제2 소스/드레인 영역은 소스 영역으로서 역할하는 다중 비트 셀.
  3. 제1항에 있어서, 상기 제1 전송선은 매립된 비트선을 포함하는 다중 비트 셀.
  4. 제1항에 있어서, 상기 MOSFET는 상기 제1 저장 영역 및 상기 제2 저장 영역 둘 다에서 프로그램된 전하를 포함하는 다중 비트 셀.
  5. 제1항에 있어서, 상기 제1 저장 영역은 상기 제1 소스/드레인 영역에 인접하고, 상기 제2 저장 영역은 상기 제2 소스/드레인 영역에 인접한 다중 비트 셀.
  6. 제5항에 있어서, 상기 MOSFET가, 상기 소스 영역으로 역할하는 상기 제2 소스/드레인 영역 또는 제1 소스/드레인 영역 주변과 동작하는 경우, 상기 제1 전하 저장 영역 및 상기 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하는 높은 임계 전압을 생성하는 다중 비트 셀.
  7. 제1항에 있어서, 상기 게이트 절연체는 약 10nm의 두께를 갖는 다중 비트 셀.
  8. 제7항에 있어서, 상기 게이트 절연체는 습식 산화에 의해 형성된 실리콘 이산화물(SiO2), 실리콘 질산화물(SON), 실리콘 풍부 산화물(SRO), 및 실리콘 풍부 알루미늄 산화물(Al2O3)로 구성되는 그룹으로부터 선택되는 게이트 절연체를 포함하는 다중 비트 셀.
  9. 수직 다중 비트 셀에 있어서,
    제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 및 제2 소스/드레인 영역 사이의 채널 영역, 및 게이트 절연체에 의해 상기 채널 영역으로부터 분리된 게이트를 포함하며, 기판으로부터 외부로 확장된 수직의 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET);
    상기 게이트에 접속된 워드선;
    상기 제1 소스/드레인 영역에 접속된 제1 전송선; 및
    상기 제2 소스/드레인 영역에 접속된 제2 전송선
    을 포함하고,
    상기 MOSFET는 상기 게이트 절연체의 제1 저장 영역 및 제2 저장 영역 둘 다에서 프로그램된 전하를 갖는 프로그램된 MOSFET이고, 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역 중의 하나를 상기 소스 영역으로 하여 동작하여, 상기 채널 영역이, 상기 MOSFET가 동작하는 방향에 따라서 변하는, 상기 제1 소스/드레인 영역에 인접한 제1 임계 전압 영역(Vt1) 및 상기 제2 소스/드레인 영역에 인접한 제2 임계 전압 영역(Vt2)을 포함하는 수직 다중 비트 셀.
  10. 제9항에 있어서, 상기 채널의 상기 제2 임계 전압 영역(Vt2)은 상기 제1 소스/드레인 영역에 인접하고, 상기 채널의 상기 제1 임계 전압 영역(Vt1)은 상기 제2 소스/드레인 영역에 인접하고, MOSFET가 상기 소스 영역으로서 역할하는 상기 제1 소스/드레인 영역과 동작할 때, Vt2는 Vt1보다 더 높은 임계 전압을 갖는 다중 비트 셀.
  11. 제9항에 있어서, 상기 게이트 절연체는 약 10nm의 두께를 갖는 다중 비트 셀.
  12. 제7항에 있어서, 상기 게이트 절연체는 실리콘 리치 알루미늄 산화물 절연체, 나노입자의 실리콘을 포함하는 실리콘 리치 산화물, 나노입자의 실리콘 카바이드를 포함하는 실리콘 산화물 절연체, 및 실리콘 옥시카바이드 절연체로 구성되는 그룹으로부터 선택되는 게이트 절연체를 포함하는 다중 비트 셀.
  13. 제9항에 있어서, 상기 게이트 절연체는 복합층을 포함하는 다중 비트 셀.
  14. 제13항에 있어서, 상기 복합층은 산화-알루미늄 산화물(Al2O3)-산화물 복합층, 및 산화-실리콘 옥시카바이드-산화물 복합층으로 구성되는 그룹으로부터 선택되는 복합층을 포함하는 다중 비트 셀.
  15. 제13항에 있어서, 상기 복합층은, 복합층, 또는 실리콘(Si), 티타늄(Ti), 및 탄탈륨(Ta)의 그룹으로부터 선택되는 2개 이상의 물질의 비화학량적(non-stoichiometric) 단일층을 포함하는 다중 비트 셀.
  16. 제9항에 있어서, 상기 게이트 절연체는 산화물-질화물-산화물(ONO)의 다중층을 포함하는 다중 비트 셀.
  17. 메모리 어레이에 있어서,
    제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 및 제2 소스/드레인 영역 사이의 채널 영역, 및 게이트 절연체에 의해 상기 채널 영역으로부터 분리된 게이트를 각각 포함하며, 기판으로부터 확장되고, 트랜치에 의해 분리된 복수의 수직 다중 비트 셀;
    상기 메모리 어레이의 컬럼을 따라서, 각 다중 비트 셀의 상기 제2 소스/드레인 영역에 접속된 복수의 제1 데이터 선;
    상기 메모리 어레이의 로우를 따라서, 각 다중 비트 셀의 상기 게이트에 접속된 복수의 워드선; 및
    상기 메모리 어레이의 컬럼을 따라서, 각 다중 비트 셀의 상기 제1 소스/드레인 영역에 접속된 복수의 제2 데이터 선
    을 포함하고,
    적어도 하나의 다중 비트 셀은, 상기 게이트 절연체의 제1 저장 영역 및 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하를 갖는 프로그램된 MOSFET이고, 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역 중의 하나를 소스 영역으로 하여 동작하여, 상기 프로그램된 MOSFET가 감소된 드레인 소스 전류로서 동작하게 되는 메모리 어레이.
  18. 제17항에 있어서, 상기 복수의 제2 데이터선은 매립된 데이터선을 포함하는 다중 비트 셀.
  19. 제17항에 있어서, 상기 MOSFET는 상기 제1 저장 영역 및 상기 제2 저장 영역 둘 다에서 프로그램된 전하를 포함하는 다중 비트 셀.
  20. 제17항에 있어서, 상기 제1 저장 영역은 상기 제1 소스/드레인 영역에 인접하고, 상기 제2 저장 영역은 상기 제2 소스/드레인 영역에 인접한 다중 비트 셀.
  21. 제20항에 있어서, 상기 MOSFET가, 상기 소스 영역으로 역할하는 상기 제2 소스/드레인 영역 또는 상기 제1 소스/드레인 영역 주변과 동작하는 경우, 상기 제1 전하 저장 영역 및 상기 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하는 높은 임계 전압을 생성하는 다중 비트 셀.
  22. 제17항에 있어서, 각 다중 비트 셀의 상기 게이트 절연체는 약 10nm의 두께를 갖는 메모리 어레이.
  23. 제17항에 있어서, 상기 게이트 절연체는, 습식 산화에 의해 형성된 실리콘 이산화물(SiO2), 실리콘 질산화물(SON), 및 실리콘 풍부 알루미늄 산화물로 구성되는 그룹으로부터 선택되는 게이트 절연체를 포함하는 메모리 어레이.
  24. 제17항에 있어서, 기판으로부터 확장되는 상기 복수의 수직 다중 비트 셀은 1.0 포토리소그래피 피쳐 제곱(1F2)의 크기를 갖는 트랜지스터와 동등하게 동작하는 메모리 어레이.
  25. 메모리 어레이에 있어서,
    제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 및 제2 소스/드레인 영역 사이의 채널 영역, 및 필러의 컬럼을 따라서 트랜치의 게이트 절연체에 의해 상기 채널 영역으로부터 분리된 게이트를 포함하는 트랜지스터로서 역할하며, 기판으로부터 외부로 확장되고, 복수의 트랜치에 의해 분리되는 로우 및 컬럼에서 형성되는 복수의 수직 필러(piller)- 각 트랜지스터는 2개의 포토리소그래피 피쳐 제곱(1F2) 영역을 포함하고, 2 비트를 저장할 수 있어, 각 트랜지스터에 대한 데이터 저장 밀도가 각 포토리소그래피 피쳐 제곱(1F2)에 대해 1 비트임-;
    상기 메모리 어레이의 컬럼을 따라서, 각 트랜지스터의 상기 제2 소스/드레인 영역에 접속된 복수의 제1 전송선;
    상기 메모리 어레이의 로우를 따라서, 각 트랜지스터의 상기 게이트에 접속된 복수의 워드선; 및
    상기 메모리 어레이의 컬럼을 따라서, 각 트랜지스터의 상기 제1 소스/드레인 영역에 접속된 복수의 제2 전송선
    을 포함하고,
    적어도 하나의 다중 비트 셀 트랜지스터는, 상기 게이트 절연체의 제1 저장 영역 및 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하를 갖는 프로그램된 MOSFET이고, 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역 중의 하나를 상기 소스 영역으로 하여 동작하여, 상기 채널 영역이, 상기 MOSFET가 동작하는 방향에 따라서 변하는, 상기 제1 소스/드레인 영역에 인접한 제1 임계 전압 영역(Vt1) 및 상기 제2 소스/드레인 영역에 인접한 제2 임계 전압 영역(Vt2)을 포함하는 메모리 어레이.
  26. 제25항에 있어서, 상기 채널의 상기 제2 임계 전압 영역(Vt2)은 상기 제1 소스/드레인 영역에 인접하고, 상기 채널의 상기 제1 임계 전압 영역(Vt1)은 상기 제2 소스/드레인 영역에 인접하고, MOSFET가 상기 소스 영역으로서 역할하는 상기 제2 소스/드레인 영역과 동작할 때, Vt1은 Vt2보다 더 높은 임계 전압을 갖는 다중 비트 셀.
  27. 제25항에 있어서, 상기 복수의 제1 전송선은 매립된 데이터선을 포함하는 다중 비트 셀.
  28. 제25항에 있어서, 상기 MOSFET는 상기 제1 저장 영역 및 상기 제2 저장 영역 둘 다에서 프로그램된 전하를 포함하는 다중 비트 셀.
  29. 제25항에 있어서, 상기 제1 저장 영역은 상기 제1 소스/드레인 영역에 인접하고, 상기 제2 저장 영역은 상기 제2 소스/드레인 영역에 인접한 다중 비트 셀.
  30. 제29항에 있어서, 상기 MOSFET가, 상기 소스 영역으로 역할하는 상기 제2 소스/드레인 영역 또는 제1 소스/드레인 영역 주변과 동작하는 경우, 상기 제1 전하 저장 영역 및 상기 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하는 높은 임계 전압을 생성하는 다중 비트 셀.
  31. 전자 시스템에 있어서,
    프로세서; 및
    상기 프로세서에 접속된 메모리 디바이스를 포함하고,
    상기 메모리 디바이스는 메모리 어레이를 포함하고,
    상기 메모리 어레이는,
    제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 및 제2 소스/드레인 영역 사이의 채널 영역, 및 게이트 절연체에 의해 상기 채널 영역으로부터 분리된 게이트를 포함하며, 기판으로부터 외부로 확장되며, 트랜치에 의해 분리된 복수의 수직 트랜지스터;
    상기 메모리 어레이의 컬럼을 따라서, 각 수직 트랜지스터의 상기 제2 소스/드레인 영역에 접속된 복수의 제1 전송선;
    상기 메모리 어레이의 로우를 따라서, 각 수직 트랜지스터의 상기 게이트에 접속된 복수의 워드선; 및
    상기 메모리 어레이의 컬럼을 따라서, 각 수직 트랜지스터의 상기 제1 소스/드레인 영역에 접속된 복수의 제2 전송선;
    상기 복수의 워드선에 접속된 워드선 어드레스 디코더;
    상기 복수의 제1 전송선에 접속된 제1 어드레스 디코더;
    상기 복수의 제2 전송선에 접속된 제2 어드레스 디코더; 및
    상기 복수의 제1 및 제2 전송선에 접속된 감지 증폭기
    를 포함하고,
    적어도 하나의 트랜지스터는, 상기 게이트 절연체의 제1 저장 영역 및 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하를 갖는 프로그램된 MOSFET이고, 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역 중의 하나를 소스 영역으로 하여 동작하여, 상기 채널 영역이, 상기 MOSFET가 동작하는 방향에 따라서 변하는, 상기 제1 소스/드레인 영역에 인접한 제1 임계 전압 영역(Vt1) 및 상기 제2 소스/드레인 영역에 인접한 제2 임계 전압 영역(Vt2)을 포함하는 전자 시스템.
  32. 제25항에 있어서, 상기 채널의 상기 제2 임계 전압 영역(Vt2)은 상기 제1 소스/드레인 영역에 인접하고, 상기 채널의 상기 제1 임계 전압 영역(Vt1)은 상기 제2 소스/드레인 영역에 인접하고, MOSFET가 상기 소스 영역으로서 역할하는 상기 제2 소스/드레인 영역과 동작할 때, Vt1는 Vt2보다 더 높은 임계 전압을 갖는 트랜지스터.
  33. 제25항에 있어서, 상기 복수의 제1 전송선은 매립된 데이터선을 포함하는 트랜지스터.
  34. 제25항에 있어서, 상기 MOSFET는 상기 제1 저장 영역 및 상기 제2 저장 영역 둘 다에서 프로그램된 전하를 포함하는 트랜지스터.
  35. 제25항에 있어서, 상기 제1 저장 영역은 상기 제1 소스/드레인 영역에 인접하고, 상기 제2 저장 영역은 상기 제2 소스/드레인 영역에 인접한 트랜지스터.
  36. 제29항에 있어서, 상기 MOSFET가, 상기 소스 영역으로 역할하는 상기 제2 소스/드레인 영역 또는 제1 소스/드레인 영역 주변과 동작하는 경우, 상기 제1 전하 저장 영역 및 상기 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하는 높은 임계 전압을 생성하는 트랜지스터.
  37. 제32항에 있어서, 각 트랜지스터의 상기 게이트 절연체는, 습식 산화에 의해 형성된 실리콘 이산화물(SiO2), 실리콘 질산화물(SON), 및 실리콘 풍부 알루미늄 산화물로 구성되는 그룹으로부터 선택되는 게이트 절연체를 포함하는 전자 시스템.
  38. 제37항에 있어서, 각 트랜지스터의 상기 게이트 절연체는 산화물-질화물-산화물(ONO)의 절연체를 포함하는 전자 시스템.
  39. 제37항에 있어서, 각 트랜지스터는 1.0 리소그래피 피쳐 제곱(1F2)보다 훨씬 작은 크기를 갖는 트랜지스터와 동등하게 동작하는 전자 시스템.
  40. 메모리를 동작시키는 방법에 있어서,
    DRAM 어레이에서 기판으로부터 외부로 확장된 하나 이상의 수직 MOSFET를 프로래밍하여, 1 포토리소그래피 피쳐 제곱 단위 영역당 1 비트의 저장 밀도를 갖도록 하는 단계를 포함하고,
    상기 DRAM 어레이의 각 MOSFET는 제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 및 제2 소스/드레인 영역 사이의 채널 영역, 및 게이트 절연체에 의해 상기 채널 영역으로부터 분리된 게이트를 포함하며, 상기 하나 이상의 수직 MOSFET를 프로그래밍하는 단계는, 제1 및 제2 방향에서 하나 이상의 수직 MOSFET를 프로그래밍하는 단계를 포함하고,
    상기 제1 및 제2 방향에서 프로그래밍하는 단계는,
    상기 수직 MOSFET의 제1 소스/드레인 영역에 제1 전압 전위를 인가하는 단계;
    상기 수직 MOSFET의 제2 소스/드레인 영역에 제2 전압 전위를 인가하는 단계; 및
    상기 수직 MOSFET의 게이트에 게이트 전위를 인가하는 단계
    를 포함하고,
    상기 하나 이상의 수직 MOSFET에 상기 제1, 제2, 및 게이트 전위를 인가하는 단계는, 상기 하나 이상의 MOSFET의 상기 게이트 절연체로 핫(hot) 전자 주입을 행하는 단계를 포함하여, 프로그램된 MOSFET가 상기 게이트 절연체의 제1 저장 영역 및 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하를 가지고, 상기 프로그램된 MOSFET가 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역 중의 하나를 상기 소스 영역으로 하여 동작되게 하는 방법.
  41. 제40항에 있어서, 제1 방향에서 프로그래밍하는 경우, 제1 전압 전위를 상기 수직 MOSFET의 상기 제1 소스/드레인 영역에 인가하는 단계는,
    상기 수직 MOSFET의 상기 제1 소스/드레인 영역을 접지시키는 단계; 및
    고전압 전위(VDD)를 상기 제2 소스/드레인 영역에 인가하는 단계, 및 상기 수직 MOSFET의 상기 제1 및 제2 소스/드레인 영역 사이의 도전 채널을 생성하기 위해, 게이트 전위를 상기 게이트에 인가하는 단계를 포함하는 제2 전압 전위를 상기 제2 소스/드레인 영역에 인가하는 단계
    를 포함하는 방법.
  42. 제41항에 있어서, 상기 방법은 제1 방향에서 상기 DRAM 어레이의 하나 이상의 수직 MOSFET를 판독하는 단계를 더 포함하고, 상기 제1 방향에서 하나 이상의 수직 MOSFET를 판독하는 단계는,
    상기 제2 소스/드레인 영역을 접지시키는 단계;
    상기 제1 소스/드레인 영역을 VDD의 부분(fractional) 전압으로 사전충전(precharging)하는 단계; 및
    약 1.0V의 게이트 전위를 상기 게이트에 인가하는 단계
    를 포함하는 방법.
  43. 제42항에 있어서,
    제1 방향에서 프로그래밍하는 경우, 상기 하나 이상의 수직 MOSFET의 상기 게이트 절연체로 핫 전자 주입을 행하는 단계는, 상기 제2 소스/드레인 영역에 인접한 상기 게이트 절연체의 상기 제1 저장 영역의 전하를 트래핑하는 단계를 포함하여,
    상기 MOSFET가 상기 제1 방향에서 판독될 때, 상기 MOSFET가 상기 제1 소스/드레인 영역에 인접한 제1 임계 전압 영역(Vt1) 및 상기 제2 소스/드레인 영역에 인접한 제2 임계 전압 영역(Vt2)을 포함하도록 하고,
    상기 Vt2는 Vt1보다 크고, 상기 MOSFET는 감소된 드레인 소스 전류로 동작하는 방법.
  44. 제43항에 있어서,
    상기 제2 소스/드레인 영역에 인접한 게이트 절연체에서 전하를 트래핑하는 단계는, 상기 MOSFET가 제1 방향에서 판독될 때, Vt2의 정상 임계 전압을 약 0.5V만큼 증가시키는 단계를 포함하는 방법.
  45. 제44항에 있어서,
    상기 제1 및 제2 방향에서 하나 이상의 MOSFET를 판독하는 단계는, 감지 증폭기를 이용하여 집적된 드레인 전류의 변화를 검출하는 단계를 포함하고, 제1 방향에서 판독될 때 상기 MOSFET는, 상기 제1 저장 영역에 프로그래밍된 전하가 없을 때, 약 10ns에 걸쳐 어드레싱되면서 약 12.5μA의 집적된 드레인 전류의 변화를 나타내는 방법.
  46. 제40항에 있어서, 제2 방향에서 프로그래밍될 때, 제1 전압 전위를 상기 수직 MOSFET의 제1 소스/드레인 영역에 인가하는 단계는,
    고 전압 전위(VDD)를 상기 수직 MOSFET의 제1 소스/드레인 영역에 인가하는 단계;
    상기 제2 소스/드레인 영역을 접지시키는 단계를 포함하는 상기 제2 소스/드레인 영역에 제2 전압 전위를 인가하는 단계; 및
    상기 수직 MOSFET의 상기 제1 및 제2 소스/드레인 영역 간에 도전 채널을 생성하도록 상기 게이트에 게이트 전위를 인가하는 단계
    를 포함하는 방법.
  47. 제46항에 있어서, 상기 방법은, 제2 방향에서 상기 DRAM 어레이의 하나 이상의 수직 MOSFET를 판독하는 단계를 더 포함하고, 상기 제2 방향에서 하나 이상의 수직 MOSFET를 판독하는 단계는,
    상기 제1 소스/드레인 영역을 접지시키는 단계;
    상기 제2 소스/드레인 영역을 VDD의 부분 전압으로 사전충전하는 단계; 및
    약 1.0V의 게이트 전위를 상기 게이트에 인가하는 단계
    를 포함하는 방법.
  48. 제47항에 있어서,
    제2 방향에서 프로그래밍하는 경우, 상기 하나 이상의 수직 MOSFET의 상기 게이트 절연체로의 핫 전자 주입을 행하는 단계는, 상기 제1 소스/드레인 영역에인접한 상기 게이트 절연체의 상기 제2 저장 영역의 전하를 트래핑하는 단계를 포함하여,
    상기 MOSFET가 상기 제2 방향에서 판독될 때, 상기 MOSFET가 상기 제1 소스/드레인 영역에 인접한 제1 임계 전압 영역(Vt1) 및 상기 제2 소스/드레인 영역에 인접한 제2 임계 전압 영역(Vt2)을 포함하도록 하고,
    상기 Vt1는 Vt2보다 크고, 상기 MOSFET는 감소된 드레인 소스 전류로 동작하는 방법.
  49. 제48항에 있어서,
    상기 제1 소스/드레인 영역에 인접한 게이트 절연체에서 전하를 트래핑하는 단계는, 상기 MOSFET가 제1 방향에서 판독될 때, Vt1의 정상 임계 전압을 약 0.5V만큼 증가시키는 단계를 포함하는 방법.
  50. 제49항에 있어서,
    상기 제1 및 제2 방향에서 하나 이상의 MOSFET를 판독하는 단계는, 감지 증폭기를 이용하여 집적된 드레인 전류의 변화를 검출하는 단계를 포함하고, 제2 방향에서 판독될 때 상기 MOSFET는, 상기 제2 저장 영역에 프로그래밍된 전하가 없을 때, 약 10ns에 걸쳐 어드레싱되면서 약 12.5μA의 집적된 드레인 전류의 변화를 나타내는 방법.
  51. 메모리를 형성하는 방법에 있어서,
    수직 다중 비트 셀을 형성하는 단계를 포함하고, 상기 수직 다중 비트 셀을 형성하는 단계는,
    제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 및 제2 소스/드레인 영역 사이의 채널 영역, 및 게이트 절연체에 의해 상기 채널 영역으로부터 분리된 게이트를 포함하며, 기판으로부터 외부로 확장된 수직의 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)를 형성하는 단계;
    상기 제1 소스/드레인 영역에 접속된 제1 전송선을 형성하는 단계; 및
    상기 제2 소스/드레인 영역에 접속된 제2 전송선을 형성하는 단계
    를 포함하고,
    상기 MOSFET를 형성하는 단계는, MOSFET가, 상기 게이트 절연체의 제1 저장 영역 및 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하를 갖도록 프로그램가능하게 되고, 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역 중의 하나를 상기 소스 영역으로 하여 동작되도록 상기 MOSFET를 형성하는 단계를 포함하여, 상기 프로그램된 MOSFET가 감소된 드레인 소스 전류로서 동작하게 되는 방법.
  52. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 제1 동작 모드에서, 상기 MOSFET의 상기 제1 소스/드레인 영역은 소스 영역으로서 역할하고, 상기 MOSFET의상기 제2 소스/드레인 영역은 드레인 영역으로서 역할하며, 제2 동작 모드에서, 상기 MOSFET의 상기 제1 소스/드레인 영역은 드레인 영역으로서 역할하고, 상기 MOSFET의 상기 제2 소스/드레인 영역은 소스 영역으로서 역할하도록 상기 MOSFET를 형성하는 단계를 포함하는 방법.
  53. 제51항에 있어서, 상기 제1 전송선을 형성하는 단계는, 매립된 비트선을 형성하는 단계를 포함하는 방법.
  54. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 상기 제1 저장 영역 및 상기 제2 저장 영역 둘 다에서 트래핑된 전하를 갖도록 프로그래밍되도록 MOSFET를 형성하는 단계를 포함하는 방법.
  55. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 상기 제1 저장 영역이 상기 제2 소스/드레인 영역에 인접하고, 상기 제2 저장 영역이 상기 제1 소스/드레인 영역에 인접하도록 MOSFET를 형성하는 단계를 포함하는 방법.
  56. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 상기 MOSFET가, 상기 소스 영역으로 역할하는 상기 제1 소스/드레인 영역 주변 또는 제2 소스/드레인 영역과 동작하는 경우, 상기 제1 전하 저장 영역 및 상기 제2 저장 영역 중의 적어도 하나에서 프로그램된 전하가 높은 임계 전압을 생성하고, 감소된 드레인 소스 전류로 동작하도록 MOSFET를 형성하는 단계를 포함하는 방법.
  57. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 상기 게이트 절연체가 약 10nm의 두께를 갖도록 상기 MOSFET를 형성하는 단계를 포함하는 방법.
  58. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 습식 산화에 의해 형성된 실리콘 이산화물(SiO2), 실리콘 질산화물(SON), 실리콘 풍부 산화물(SRO), 및 실리콘 풍부 알루미늄 산화물(Al2O3)로 구성되는 그룹으로부터 선택되는 게이트 절연체를 갖는 MOSFET를 형성하는 단계를 포함하는 방법.
  59. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 실리콘 리치 알루미늄 산화물 절연체, 나노입자의 실리콘을 포함하는 실리콘 리치 산화물, 나노입자의 실리콘 카바이드를 포함하는 실리콘 산화물 절연체, 및 실리콘 옥시카바이드 절연체로 구성되는 그룹으로부터 선택되는 게이트 절연체를 갖는 MOSFET를 형성하는 단계를 포함하는 방법.
  60. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 복합층 게이트 절연체를 갖는 MOSFET를 형성하는 단계를 포함하는 방법.
  61. 제60항에 있어서, 상기 복합층 게이트 절연체를 갖는 MOSFET를 형성하는 단계는, 산화-알루미늄 산화물(Al2O3)-산화물 복합층, 및 산화-실리콘 옥시카바이드-산화물 복합층으로 구성되는 그룹으로부터 선택되는 복합층 게이트 절연체를 형성하는 단계를 포함하는 방법.
  62. 제60항에 있어서, 복합층 게이트 절연체를 갖는 MOSFET를 형성하는 단계는, 실리콘(Si), 티타늄(Ti), 및 탄탈륨(Ta)의 그룹으로부터 선택되는 2개 이상의 물질의 비화학량적 단일층, 또는 복합층 게이트 절연체를 형성하는 단계를 포함하는 방법.
  63. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 상기 게이트 절연체가 산화물-질화물-산화물(ONO)의 다중층을 포함하도록 MOSFET를 형성하는 단계를 포함하는 방법.
  64. 제51항에 있어서, 상기 MOSFET를 형성하는 단계는, 각 1.0 포토리소그래피 피쳐 제곱(1F2) 단위 영역에 대해 1 비트의 저장 밀도를 갖는 MOSFET를 형성하는 단계를 포함하는 방법.
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