KR100855991B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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layer
doped layer
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nonvolatile memory
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한정희
김지영
김정우
왕강롱
마시광
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삼성전자주식회사
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Abstract

고집적화가 용이하면서도 높은 신뢰성을 갖는 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자에 있어서, 제 1 도핑층은 기판 상에 제공되고 제 1 도전형을 갖는다. 반도체 기둥은 상기 제 1 도핑층으로부터 상기 기판 위로 상향 신장되고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는다. 제어 게이트 전극은 상기 반도체 기둥의 측벽을 한바퀴 둘러싼다. 전하 저장층은 상기 반도체 기둥 및 상기 제어 게이트 전극 사이에 개재된다. 그리고, 제 2 도핑층은 상기 반도체 기둥과 전기적으로 연결되도록 상기 반도체 기둥 상에 배치되고, 상기 제 1 도전형을 갖는다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile Memory Device and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 부분 절단된 사시도이고;
도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고;
도 3은 도 1의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고; 그리고
도 4 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 데이터를 저장하고 판독할 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에는 대용량 휴대용 전자 장치, 예컨대 디지털 카메라, MP3 재생기 등이 주목을 받고 있다. 이러한 전자 장치는 더욱 소형화되면서도 더불어 더욱 고용량화될 것이 요구되고 있다. 이러한 전자 장치의 소형화 및 고용량화는 이들 전자 장치 에 이용되는 비휘발성 메모리 소자의 고집적화 및 고용량화를 요구하고 있다.
하지만, 고집적 패턴 형성을 통한 비휘발성 메모리 소자의 고집적화는 공정 기술의 한계로 인해 빠르게 그 한계에 도달하고 있다. 또한, 통상적인 평면형 비휘발성 메모리 소자들은 그 집적도가 증가함에 따라서, 단채널 효과로 인한 성능 저하가 문제될 수 있다. 따라서, 평면형 비휘발성 메모리 소자에서 그 고집적화는 신뢰성 저하를 초래할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고집적화가 용이하면서도 높은 신뢰성을 갖는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 제 1 도핑층은 기판 상에 제공되고 제 1 도전형을 갖는다. 반도체 기둥은 상기 제 1 도핑층으로부터 상기 기판 위로 상향 신장되고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는다. 제어 게이트 전극은 상기 반도체 기둥의 측벽을 한바퀴 둘러싼다. 전하 저장층은 상기 반도체 기둥 및 상기 제어 게이트 전극 사이에 개재된다. 그리고, 제 2 도핑층은 상기 반도체 기둥과 전기적으로 연결되도록 상기 반도체 기둥 상에 배치되고, 상기 제 1 도전형을 갖는다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 상기 제 1 도핑층은 상기 반 도체 기둥의 바닥면의 중심부를 덮을 수 있다. 나아가, 상기 제 1 도핑층은 상기 반도체 기둥의 바닥면을 덮을 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 터널링 절연층은 상기 전하 저장층 및 상기 반도체 기둥 사이에 개재될 수 있고, 블로킹 절연층은 상기 전하 저장층 및 상기 제어 게이트 전극 사이에 개재될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 제 1 도핑층은 기판 상에 제공되면, 제 1 도전형을 갖는다. 반도체 기둥은 상기 제 1 도핑층으로부터 상기 기판 위로 상향 신장되고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는다. 제어 게이트 전극은 상기 반도체 기둥의 측벽을 한바퀴 둘러싼다. 전하 저장층은 상기 반도체 기둥 및 상기 제어 게이트 전극 사이에 개재되고, 상기 제어 게이트 전극의 상면 및 바닥면을 덮는다. 그리고, 제 2 도핑층은 상기 반도체 기둥과 전기적으로 연결되도록 상기 반도체 기둥 상에 배치되고, 상기 제 1 도전형을 갖는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 기판 상에 제 1 도전형을 갖는 제 1 도핑층을 형성한다. 상기 제 1 도핑층으로부터 상기 기판 위로 상향 신장되도록, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 반도체 기둥을 형성한다. 상기 반도체 기둥과 전기적으로 연결되도록 상기 반도체 기둥 상에, 상기 제 1 도전형을 갖는 제 2 도핑층을 형성한다. 상기 반도체 기둥의 측벽을 한바퀴 둘러싸는 전하 저장층을 형성한다. 그리고, 상기 반도체 기둥 반대편의 상기 전하 저장층 상에 제어 게이트 전극을 형성한다.
상기 비휘발성 메모리 소자의 제조 방법의 일 예에 있어서, 상기 반도체 기둥은 나노와이어 구조로 형성할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 있어서, 상기 제 2 도핑층을 형성하기 전에 상기 반도체 기둥의 측벽을 둘러싸는 스페이서 절연막을 형성하고, 상기 제 2 도핑층을 형성하는 단계 후 상기 스페이서 절연막을 제거할 수 있다. 상기 스페이서 절연막은 상기 반도체 기둥의 측벽을 열산화시켜 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 부분 절단된 사시도이다. 도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고, 도 3은 도 1의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 제 1 도핑층(115) 및 제 2 도핑층(130) 사이에 개재된 반도체 기둥(120)이 제공된다. 제 1 도핑층(115) 및 제 2 도핑층(130)은 제 1 도전형을 갖고, 반도체 기둥(120)은 제 1 도전형과 반대인 제 2 도전형을 가질 수 있다. 제 1 도전형 및 제 2 도전형은 n형 및 p형에서 각각 선택된 서로 다른 하나일 수 있다. 예를 들어, 제 1 도핑층(115) 및 제 2 도핑층은 제 1 도전형의 불순물로 고농도 도핑될 수 있고, 반도체 기둥(120)은 제 2 도전형의 불순물로 저농도 도핑될 수 있다.
제 1 도핑층(115) 및 제 2 도핑층(130)은, 비휘발성 메모리 소자에서 소오스 영역 및 드레인 영역으로 기능할 수 있다. 소오스 영역 및 드레인 영역은 그 기능에 따라서 서로 바꾸어 불리거나 혼용될 수도 있다. 반도체 기둥(120)은 채널 영역(미도시)을 한정할 수 있다. 따라서, 반도체 기둥(120)은 비휘발성 메모리 소자의 온-오프(On-Off) 동작에 따라서 제 1 도핑층(115) 및 제 2 도핑층(130)을 전기적으로 연결하거나 개방시키는 역할을 할 수 있다.
예를 들어, 제 1 도핑층(115)은 기판(105)의 일부분에 제 1 도전형의 불순물을 고농도 도핑하여 한정될 수 있다. 기판(105)은 반도체 물질로 구성되고, 단결정 구조를 가질 수 있다. 다른 예로, 제 1 도핑층(115)은 기판(105) 상에 에피택셜층으로 제공될 수 있다. 이 경우, 제 1 도핑층(115)은 기판(105)의 격자에 맞추어 형성되고, 따라서 기판(105)과 같은 결정 구조를 가질 수 있다.
제 1 도핑층(115)의 측벽은 소자분리막(110)으로 둘러싸일 수 있다. 예를 들어, 소자분리막은 산화막, 질화막 또는 저유전율막을 포함할 수 있다. 저유전율막은 산화막보다 그 유전 상수가 낮은 절연막을 지칭할 수 있다.
반도체 기둥(120)은 제 1 도핑층(115)으로부터 기판(105) 위로 상향 신장될 수 있다. 반도체 기둥(120)은 반도체 물질이 기둥 모양으로 배치된 것을 지칭할 수 있다. 예를 들어, 반도체 물질은 실리콘, 실리콘게르마늄 또는 게르마늄을 포함할 수 있다. 반도체 기둥(120)은 수직 구조를 가질 수 있으나, 본 발명의 범위가 이에 제한되지는 않는다. 예를 들어, 반도체 기둥(120)은 기판(105) 상으로 비스듬하게 상향 신장될 수도 있다.
반도체 기둥(120)은 다양한 모양을 가질 수 있으며, 바람직하게는 반도체 물질의 나노와이어 구조를 가질 수 있다. 나노와이어란, 나노미터 스케일의 직경을 갖는 선 모양을 지칭할 수 있다. 나노와이어는 나노테크 분야에서 통칭적으로 사용되며, 그 단면은 원기둥 외에 다각형상을 가질 수도 있다. 도 1에서 반도체 기둥(120)은 편의를 위해 원기둥의 절반만이 도시되었으나, 도 3은 원래의 원형 단면을 도시하였다. 나아가, 반도체 기둥(120)의 직경 또는 폭은 일정한 것이 바람직하지만, 본 발명의 범위는 이에 제한되지 않는다. 예를 들어, 반도체 기둥(120)은 기판(105) 위로 갈수록 직경 또는 폭이 커지는 방사형 구조를 가질 수도 있다.
반도체 기둥(120)은 제 1 도핑층(115) 상에 에피택셜층으로 제공되고, 바닥면(1201), 측벽(1202) 및 상면(1203)을 포함할 수 있다. 예를 들어, 제 1 도핑층(115)은 반도체 기둥(120)의 바닥면(1201)의 적어도 중심 부근을 덮을 수 있다. 바람직하게는 제 1 도핑층(115)은 반도체 기둥(120)의 바닥면(1201) 전체를 덮을 수 있다.
제 2 도핑층(130)은 반도체 기둥(120) 상에 에피택셜층으로 제공될 수 있다. 이에 따라, 제 2 도핑층(130), 반도체 기둥(120) 및 제 1 도핑층(115)은 동일한 결 정 구조를 가질 수 있고, 예컨대 단결정 구조를 가질 수 있다. 제 2 도핑층(130)은 반도체 기둥(120)의 상면(1203)을 덮을 수 있다.
제 2 도핑층(130)은 반도체 기둥(120) 및 제 1 도핑층(115)보다 큰 직경 또는 폭을 가질 수 있다. 본 발명의 실시예들에서, 폭은 기판(105)과 나란한 방향의 길이를 지칭할 수 있다. 예를 들어, 제 2 도핑층(130)은 반도체 기둥(120)의 상면(1203)으로부터 위로 갈수록 그 반경 또는 폭이 큰 방사형 구조를 가질 수 있다.
제어 게이트 전극(150a)은 반도체 기둥(120)의 측벽(1202)을 적어도 한바퀴 둘러쌀 수 있다. 제어 게이트 전극(150a)은 기판(105) 상에 상향 배치될 수 있고, 바닥면(1501) 및 상면(1503)을 포함할 수 있다. 제어 게이트 전극(150a)은 워드 라인의 일부로 이용될 수 있다.
전하 저장층(140a)은 제어 게이트 전극(150a) 및 반도체 기둥(120) 사이에 개재될 수 있다. 터널링 절연층(135a)은 반도체 기둥(120) 및 전하 저장층(140a) 사이에 개재될 수 있다. 블로킹 절연층(145a)은 전하 저장층(140a) 및 제어 게이트 전극(150a) 사이에 개재될 수 있다.
예를 들어, 터널링 절연층(135a), 전하 저장층(140a) 및/또는 블로킹 절연층(145a)은 반도체 기둥(120)의 측벽(1202)을 둘러쌀 수 있다. 나아가, 터널링 절연층(135a), 전하 저장층(140a) 및/또는 블로킹 절연층(145a)은 제어 게이트 전극(150a)의 바닥면(1501) 및 상면(1503)을 덮도록 더 신장될 수 있다. 하지만, 본 발명의 범위는 이에 제한되지 않고, 따라서 터널링 절연층(135a), 전하 저장층(140a) 및 블로킹 절연층(145a)의 적층 구조는 다양하게 변형될 수 있다.
예를 들어, 터널리 절연층(135a) 및 블로킹 절연층(145a)은 산화막, 질화막 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 유전 상수가 큰 절연막을 지칭할 수 있다. 전하 저장층(140a)은 전하 트랩이 가능한 물질을 포함할 수 있다. 예를 들어, 전하 저장층(140a)은 질화막, 도트(dots) 구조 및 나노크리스탈(nanocrystals) 구조를 포함할 수 있다. 도트 구조 및 나노크리스탈 구조는 도전층, 예컨대 금속 또는 실리콘의 미세 구조들을 포함할 수 있다.
비트 라인 전극(160)은 콘택 플러그(155)를 이용하여 제 2 도핑층(130)에 전기적으로 연결될 수 있다. 예를 들어, 콘택 플러그(155)는 제 2 도핑층(130) 상에 배치되고, 비트 라인 전극(160)은 콘택 플러그(155) 상에 배치될 수 있다.
전술한 비휘발성 메모리 소자는 데이터 저장 매체에 이용될 수 있다. 데이터 프로그램은 터널링 또는 채널 열전자 주입(channel hot electron injection; CHEI)을 이용하여 전하 저장층(140a)에 전하를 저장시켜 수행할 수 있다. 소거 동작은 터널링을 이용하여 전하 저장층(140a)의 전하를 제거하도록 수행될 수 있다.
비휘발성 메모리 소자에 있어서, 전하의 도전 통로인 채널은 반도체 기둥(120)을 따라서 수직으로 형성될 수 있다. 따라서, 반도체 기둥(120)의 높이를 조절함으로써 채널 길이를 용이하게 늘릴 수 있다. 그 결과, 소위 단채널 효과가 억제될 수 있다. 하지만, 반도체 기둥(120)의 바닥면(1201)의 직경 또는 폭을 줄임으로써, 기판(105) 상의 집적도를 높일 수 있다. 따라서, 비휘발성 메모리 소자는 집적도를 높이면서도 단채널 효과를 억제할 수 있다. 따라서, 이 실시예의 비휘발성 메모리 소자는 집적도가 높아지면 단채널 효과가 심각해지는 통상적인 평면형 구조와 비교될 수 있다.
나아가, 반도체 기둥(120)의 높이를 조절함으로써, 이를 둘러싸고 있는 전하 저장층(140a)의 면적을 늘릴 수 있다. 전하 저장층(140a)의 면적이 증가함에 따라서, 저장할 수 있는 전하의 양이 증가할 수 있다. 이에 따라, 데이터 프로그램 및 리텐션 특성이 개선되고, 이에 따라 비휘발성 메모리 소자의 동작 신뢰성이 높아질 수 있다. 나아가, 전하 저장층(140a)을 국부적으로 나누어 데이터 프로그램을 수행하는 멀티비트 동작의 신뢰성이 높아질 수 있다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 4를 참조하면, 기판(105) 상에 제 1 도전형을 갖는 제 1 도핑층(115)을 형성한다. 예를 들어, 기판(105)에 얕은 트렌치 구조의 소자분리막(110)을 형성하여 제 1 도핑층(115)을 한정한다. 소자분리막(110)의 형성 전 또는 그 후에, 제 1 도핑층(115)은 고농도의 제 1 도전형의 불순물로 도핑될 수 있다.
본 발명의 다른 실시예에서, 제 1 도핑층(115)은 에피택셜 증착법을 이용하여 형성할 수도 있다. 예를 들어, 기판(105) 상에 소자분리막(110)을 형성하고, 이어서 소자분리막(110)으로부터 노출된 기판(105) 표면으로부터 제 1 도핑층(115)을 성장할 수 있다. 제 1 도핑층(115)은 성장 동안 또는 성장 후에 고농도의 제 1 도전형의 불순물로 도핑될 수 있다.
도 5를 참조하면, 제 1 도핑층(115)으로부터 기판(105) 위로 상향 신장되고 제 2 도전형을 갖는 반도체 기둥(120)을 형성할 수 있다. 예를 들어, 반도체 기 둥(120)은 제 1 도핑층(115) 상에 에피택셜 증착법을 이용하여 성장할 수 있다. 반도체 기둥(120)은 성장과 동시에 또는 그 성장 후에 저농도의 제 2 도전형 불순물로 도핑될 수 있다.
에피택셜 증착법을 이용하면, 반도체 기둥(120)은 소자분리막(110)으로부터는 성장하지 않고, 제 1 도핑층(115)으로부터 선택적으로 성장될 수 있다. 다만, 에피택셜 증착법에 의한 경우에도 측면 방향으로의 성장은 가능하기 때문에, 반도체 기둥(120)은 위로 갈수록 폭 또는 직경이 큰 방사형 구조를 가질 수 있다. 하지만, 증착 조건을 제어함으로써, 반도체 기둥(120)이 모양은 다양하게 변형될 수 있다.
예를 들어, 반도체 기둥(120)은 분자빔 에피택시(molecular beam epitaxy; MBE)법 또는 고진공 화학기상증착(UHVCVD)법을 이용하여 반도체 물질의 나노와이어 구조로 성장될 수 있다.
도 6을 참조하면, 반도체 기둥(120)의 측벽(1202) 상에 스페이서 절연막(125)을 형성할 수 있다. 예를 들어, 스페이서 절연막(125)은 반도체 기둥(120)의 측벽(1202)을 열산화시켜 형성할 수 있다. 다른 예로, 스페이서 절연막(125)은 반도체 기둥(120)의 측벽(1202) 상에 산화막 또는 질화막을 형성한 후 이를 이방성 식각하여 형성할 수도 있다.
도 7을 참조하면, 반도체 기둥(120) 상에 제 1 도전형을 갖는 제 2 도핑층(130)을 형성할 수 있다. 반도체 기둥(120)의 상면(1203)은 제 2 도핑층(130)과 전기적으로 연결될 수 있다. 예를 들어, 제 2 도핑층(130)은 에피택셜 증착법을 이 용하여 반도체 기둥(120)으로부터 성장될 수 있다. 스페이서 절연막(125)은 반도체 기둥(120)의 측벽(1202)에 반도체 기둥(120) 성장되는 것을 막아줄 수 있다. 반도체 기둥(120)은 성장과 동시에 또는 그 후에 고농도의 제 1 도전형 불순물로 도핑될 수 있다.
제 2 도핑층(130)은 반도체 기둥(120)의 상면(1203)을 덮을 수 있다. 제 2 도핑층(130)은 반도체 기둥(120)의 상면(1203)으로부터 위로 갈수록 그 폭 또는 직경이 커질 수 있다. 따라서, 제 2 도핑층(130)의 폭 또는 직경은 반도체 기둥(120) 및 제 1 도핑층(115)의 폭 또는 직경보다 클 수 있다.
도 8을 참조하면, 제 2 도핑층(130) 및 반도체 기둥(120)을 둘러싸도록 제 1 물질층(135), 제 2 물질층(140), 제 3 물질층(145) 및 제 4 물질층(150)을 순차로 형성할 수 있다. 예를 들어, 제 1 물질층(135) 및 제 3 물질층(145)은 절연층, 예컨대 산화막, 질화막 또는 고유전율막을 포함할 수 있다. 제 2 물질층(140)은 전하 트랩이 가능한 질화막, 도트 구조 또는 나노크리스탈 구조로 형성할 수 있다. 제 4 물질층(150)은 도전층, 예컨대 폴리실리콘, 금속, 또는 금속 실리사이드를 포함할 수 있다.
이 실시예에서, 제 4 물질층(150)은 반도체 기둥(120) 주변 전체를 덮도록 큰 두께를 가질 수 있다. 하지만, 본 발명의 다른 실시예에서, 제 4 물질층(150)은 반도체 기둥(120)을 둘러싸도록 적절한 두께로 형성될 수 있다.
도 9를 참조하면, 제 2 도핑층(130) 위의 제 1 물질층(135), 제 2 물질층(140), 제 3 물질층(145) 및 제 4 물질층(150)을 제거하여, 터널링 절연 층(135a), 전하 저장층(140a), 블로킹 절연층(145a) 및 제어 게이트 전극(150a)을 각각 형성할 수 있다. 예를 들어, 제 2 도핑층(130)이 노출될 때가지 제 1 물질층(135), 제 2 물질층(140), 제 3 물질층(145) 및 제 4 물질층(150)을 평탄화할 수 있다. 평탄화는 화학적기계적평탄화(CMP)법 또는 에치백(etch-back)을 이용할 수 있다.
이어서, 마스크 패턴을 이용하여 터널링 절연층(135a), 전하 저장층(140a), 블로킹 절연층(145a) 및 제어 게이트 전극(150a)을 패터닝할 수 있다. 이에 따라, 터널링 절연층(135a), 전하 저장층(140a), 블로킹 절연층(145a) 및 제어 게이트 전극(150a)은 반도체 기둥(120)을 둘러싸고, 제 2 도핑층(130) 아래로 한정될 수 있다.
본 발명의 다른 실시예에서, 터널링 절연층(135a), 전하 저장층(140a), 블로킹 절연층(145a) 및 제어 게이트 전극(150a)은 제 2 도핑층(130)을 식각 마스크로 하여 식각될 수도 있다. 이 경우, 터널링 절연층(135a), 전하 저장층(140a), 블로킹 절연층(145a) 및 제어 게이트 전극(150a)은 반도체 기둥(120)을 둘러싸는 쉘(shell) 구조를 가질 수 있다.
이어서, 제 2 도핑층(130) 상에 콘택 플러그(155)를 형성할 수 있다. 이어서, 콘택 플러그(155) 상에 비트 라인 전극(160)을 형성할 수 있다. 콘택 플러그(155) 및 비트 라인 전극(160)은 도전층, 예컨대 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
이어서 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 바에 따라서, 비휘발성 메모리 소자를 완성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자는 반도체 기둥의 높이를 조절함으로써 채널 길이를 용이하게 늘릴 수 있다. 나아가, 반도체 기둥의 직경 또는 폭을 줄임으로써, 기판 상의 집적도를 높일 수 있다. 따라서, 비휘발성 메모리 소자는 집적도를 높이면서도 단채널 효과를 억제할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 반도체 기둥의 높이를 조절함으로써, 이를 둘러싸고 있는 전하 저장층의 면적을 늘릴 수 있다. 이에 따라, 데이터 프로그램 및 리텐션 특성이 개선되고, 이에 따라 비휘발성 메모리 소자의 동작 신뢰성이 높아질 수 있다. 나아가, 전하 저장층을 국부적으로 나누어 데이터 프로그램을 수행하는 멀티비트 동작의 신뢰성이 높아질 수 있다.

Claims (25)

  1. 기판 상의, 제 1 도전형을 갖는 제 1 도핑층;
    상기 제 1 도핑층으로부터 상기 기판 위로 상향 신장되고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 반도체 기둥;
    상기 반도체 기둥의 측벽을 한바퀴 둘러싸는 제어 게이트 전극;
    상기 반도체 기둥 및 상기 제어 게이트 전극 사이에 개재된 전하 저장층; 및
    상기 반도체 기둥과 전기적으로 연결되도록 상기 반도체 기둥 상에 배치되고, 상기 제 1 도전형을 갖는 제 2 도핑층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 제 1 도핑층은 상기 반도체 기둥의 바닥면의 중심부를 덮는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 제 1 도핑층은 상기 반도체 기둥의 바닥면을 둘러싸는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 제 1 도핑층의 측벽을 둘러싸도록 상기 기판 상에 형성된 소자분리막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 제 1 도핑층은 상기 기판의 일부분에 상기 제 1 도전형을 갖는 불순물이 도핑되어 한정된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 제 1 도핑층은 상기 기판 상의 에피택셜층으로 제공된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 제 2 도핑층의 폭은 상기 제 1 도핑층의 폭보다 큰 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 7 항에 있어서, 상기 전하 저장층은 상기 반도체 기둥을 둘러싸고 상기 제어 게이트 전극의 상면 및 바닥면을 덮도록 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 전하 저장층 및 상기 반도체 기둥 사이의 터널링 절연층 및 상기 전하 저장층 및 상기 제어 게이트 전극 사이의 블로킹 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 9 항에 있어서, 상기 터널링 절연층 및 상기 블로킹 절연층은 상기 반도체 기둥을 둘러싸고 상기 제어 게이트 전극의 상면 및 바닥면을 덮도록 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 1 항에 있어서, 상기 반도체 기둥은 나노와이어 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 1 항에 있어서, 상기 제 2 도핑층과 전기적으로 연결된 비트 라인 전극을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 기판 상의, 제 1 도전형을 갖는 제 1 도핑층;
    상기 제 1 도핑층으로부터 상기 기판 위로 상향 신장되고, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 반도체 기둥;
    상기 반도체 기둥의 측벽을 한바퀴 둘러싸는 제어 게이트 전극;
    상기 반도체 기둥 및 상기 제어 게이트 전극 사이에 개재되고, 상기 제어 게이트 전극의 상면 및 바닥면을 덮는 전하 저장층; 및
    상기 반도체 기둥과 전기적으로 연결되도록 상기 반도체 기둥 상에 배치되고, 상기 제 1 도전형을 갖는 제 2 도핑층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 13 항에 있어서, 상기 제 1 도핑층은 상기 반도체 기둥의 바닥면을 덮는 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 기판 상에 제 1 도전형을 갖는 제 1 도핑층을 형성하는 단계;
    상기 제 1 도핑층으로부터 상기 기판 위로 상향 신장되도록, 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 반도체 기둥을 형성하는 단계;
    상기 반도체 기둥과 전기적으로 연결되도록 상기 반도체 기둥 상에, 상기 제 1 도전형을 갖는 제 2 도핑층을 형성하는 단계;
    상기 반도체 기둥의 측벽을 한바퀴 둘러싸는 전하 저장층을 형성하는 단계; 및
    상기 반도체 기둥 반대편의 상기 전하 저장층 상에 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 제 1 도핑층은 상기 기판의 일부분에 상기 제 1 도전형의 불순물을 도핑하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제 15 항에 있어서, 상기 제 1 도핑층은 상기 기판 상에 에피택셜 증착법을 이용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제 15 항에 있어서, 상기 제 1 도핑층은 상기 기판 상의 소자분리막 사이에 한정하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제 15 항에 있어서, 상기 반도체 기둥은 나노와이어 구조로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 반도체 기둥은 상기 제 1 도핑층 상에 에피택셜 증착법을 이용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  21. 제 15 항에 있어서, 상기 제 2 도핑층을 형성하기 전에 상기 반도체 기둥의 측벽을 둘러싸는 스페이서 절연막을 형성하는 단계; 및 상기 제 2 도핑층을 형성하는 단계 후 상기 스페이서 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  22. 제 21 항에 있어서, 상기 스페이서 절연막은 상기 반도체 기둥의 측벽을 열산화시켜 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  23. 제 15 항에 있어서, 상기 전하 저장층은 상기 제 2 도핑층 및 상기 반도체 기둥을 덮도록 형성한 후, 평탄화 및 이방성 식각을 이용하여 상기 반도체 기둥을 둘러싸고 상기 제어 게이트 전극의 상면 및 바닥면을 덮도록 한정하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  24. 제 15 항에 있어서, 상기 제 2 도핑층을 형성하는 단계 후,
    상기 반도체 기둥 및 상기 전하 저장층 사이에 개재된 터널링 절연층을 형성하는 단계; 및
    상기 전하 저장층 및 상기 제어 게이트 전극 사이에 개재된 블로킹 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  25. 제 24 항에 있어서, 상기 터널링 절연층 및 상기 블로킹 절연층은 상기 제 2 도핑층 및 상기 반도체 기둥을 덮도록 각각 형성한 후, 평탄화 및 이방성 식각을 이용하여 상기 반도체 기둥을 둘러싸고 상기 제어 게이트 전극의 상면 및 바닥면을 덮도록 한정하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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