JP2010123600A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】高集積化され且つデータ保持特性低下を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、チャネルとなる半導体基板１１と、半導体基板１１の表面からトンネル絶縁層１２及びブロック絶縁層１４を介して形成された制御ゲート電極となる導電層１５と、トンネル絶縁層１２とブロック絶縁層１４との間に形成された複数の電荷蓄積層１３とを備える。複数の電荷蓄積層１３は、トンネル絶縁層１２の表面に沿って互いに離間して形成されている。トンネル絶縁層１２は、各々の電荷蓄積層１３の形成された位置で半導体基板１１側に突出するように形成されている。
【選択図】図１

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
従来、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）によるメモリ素子の開発がなされてきた（例えば、特許文献１）。このＭＯＮＯＳによるメモリ素子は、窒化膜（Nitride）に電荷を蓄積させることで、データを記憶するものである。
このような記憶素子においても、更なる微細化による集積化が望まれている。しかしながら、高集積化を行なった場合、隣接する記憶素子の間で、窒化膜に蓄積された電荷が、移動するおそれがある。すなわち、データ保持特性が、低下するおそれがある。また、高集積化と共に、製造工程の簡略化が望まれている。
特開２００７−２６６１４３号公報
本発明は、高集積化され且つデータ保持特性低下を抑制した不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、チャネルとなる半導体層と、前記半導体層の表面から第１絶縁層及び第２絶縁層を介して形成された制御ゲート電極となる導電層と、前記第１絶縁層と前記第２絶縁層との間に形成された複数の第１電荷蓄積層とを備え、複数の前記第１電荷蓄積層は、前記第１絶縁層の表面に沿って互いに離間して形成され、前記第１絶縁層は、各々の前記１電荷蓄積層の形成された位置で前記半導体層側に突出するように形成されていることを特徴とする。
また、本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリストリングを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる半導体層と、前記半導体層の側面を取り囲むように第１絶縁層及び第２絶縁層を介して形成され、前記メモリセルの制御電極として機能する導電層と、前記第１絶縁層と前記第２絶縁層との間に形成された複数の第１電荷蓄積層とを備え、複数の前記第１電荷蓄積層は、前記第１絶縁層の表面に沿って互いに離間して形成され、前記第１絶縁層は、各々の前記第１電荷蓄積層の形成された位置で前記半導体層側に突出するように形成されていることを特徴とする。
本発明は、高集積化され且つデータ保持特性低下を抑制した不揮発性半導体記憶装置を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
はじめに、図１を参照して、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略断面図である。
図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、直列接続された複数のメモリトランジスタＴｒを有する。
不揮発性半導体記憶装置１００は、半導体基板１１、その半導体基板１１上に順次形成されたトンネル絶縁層１２、複数の電荷蓄積層１３、ブロック絶縁層１４、及び複数の導電層１５を有する。
半導体基板１１の表面は、波状に凹凸をもって形成されている。
トンネル絶縁層１２は、半導体基板１１上に形成されている。トンネル絶縁層１２は、半導体基板１１側に波状に凹凸をもって形成されている。トンネル絶縁層１２は、電荷蓄積層１３が形成された位置で半導体基板１１側に突出するように形成されている。逆に、半導体基板１１は、電荷蓄積層１３が形成された位置で窪んで形成されている。トンネル絶縁層１２の厚さは、２ｎｍ〜８ｎｍ程度である。
電荷蓄積層１３は、トンネル絶縁層１２とブロック絶縁層１４との間に形成されている。電荷蓄積層１３は、トンネル絶縁層１２の表面に沿って互い離間して形成されている。電荷蓄積層１３は、半導体基板１１側に突出する山状に形成されている。電荷蓄積層１３は、トンネル絶縁層１２及びブロック絶縁層１４の全体に亘って形成されている。電荷蓄積層１３の幅及び厚さは、０．５ｍｍ以上である。また、電荷蓄積層１３の面密度は、１×１０１０ｃｍ−２程度以上である。
ブロック絶縁層１４は、トンネル絶縁層１２、及び電荷蓄積層１３の上層に形成されている。ブロック絶縁層１４の厚さは、５ｎｍ程度以上である。
導電層１５は、ブロック絶縁層１４の上面に形成されている。導電層１５は、所定ピッチをもってストライプ状に形成されている。
半導体基板１１及び導電層１５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。トンネル絶縁層１２、及びブロック絶縁層１４は、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層１３は、ハフニウム（Ｈｆ）にて構成されている。
上記の半導体基板１１は、メモリトランジスタＴｒのチャネルとして機能する。導電層１５は、メモリトランジスタＴｒの制御ゲート電極として機能する。
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００において、トンネル絶縁層１２、電荷蓄積層１３、及びブロック絶縁層１４は、各々、複数のメモリトランジスタＴｒに亘り一括で形成することができる。
また、第１実施形態に係る不揮発性半導体記憶装置１００において、電荷蓄積層１３は、離間して形成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、微細化した場合であっても、メモリトランジスタＴｒ間の電荷の移動を抑制することができる。
さらに、第１実施形態に係る不揮発性半導体記憶装置１００は、電荷蓄積層１３の形状により、半導体基板１１が凹形状になっている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００においては、消去動作時、電荷蓄積層１３から半導体基板１１に向かって局所的に強い電界が印加される。すなわち、第１実施形態に係る不揮発性半導体記憶装置１００は、消去特性を向上させることができる。
［第２実施形態］
次に、図２を参照して、第２実施形態に係る不揮発性半導体記憶装置１００Ａの構成について説明する。図２は、第２実施形態に係る不揮発性半導体記憶装置１００Ａの概略断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第２実施形態に係る不揮発性半導体記憶装置１００Ａは、図２に示すように、第１実施形態と異なる形状の電荷蓄積層１３Ａを有する。電荷蓄積層１３Ａは、楕円球状に形成されている。第２実施形態に係る不揮発性半導体記憶装置１００Ａは、第１実施形態と同様の効果を奏する。
［第３実施形態］
次に、図３を参照して、第３実施形態に係る不揮発性半導体記憶装置１００Ｂの構成について説明する。図３は、第３実施形態に係る不揮発性半導体記憶装置１００Ｂの概略断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第３実施形態に係る不揮発性半導体記憶装置１００Ｂは、図３に示すように、第１及び第２実施形態と異なる形状の電荷蓄積層１３Ｂを有する。電荷蓄積層１３Ｂは、球状に形成されている。第３実施形態に係る不揮発性半導体記憶装置１００Ｂは、第１実施形態と同様の効果を奏する。
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置１００Ｃの構成）
次に、図４を参照して、第４実施形態に係る不揮発性半導体記憶装置１００Ｃの構成について説明する。図４は、第４実施形態に係る不揮発性半導体記憶装置１００Ｃの概略断面図である。なお、第４実施形態において、第１〜３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第４実施形態に係る不揮発性半導体記憶装置１００Ｃは、図４に示すように、第１実施形態に係る構成に加えて、さらに電荷蓄積層１６を有する。電荷蓄積層１６は、電荷蓄積層１３を取り囲むように形成されている。電荷蓄積層１６の電子を蓄積させるエネルギー準位は、電荷蓄積層１３の電子を蓄積させるエネルギー準位よりも浅い。電荷蓄積層１６の厚さは、２ｎｍ以上である。
（第４実施形態に係る不揮発性半導体記憶装置１００Ｃの効果）
次に、第４実施形態に係る不揮発性半導体記憶装置１００Ｃの効果について説明する。上記のように、第４実施形態に係る不揮発性半導体記憶装置１００Ｃは、電荷蓄積層１３を取り囲む電荷蓄積層１６を有する。したがって、電荷蓄積層１６に捕獲された電子は、より準位の深い電荷蓄積層１３に容易に移動させることができる。このような構成により、第４実施形態に係る不揮発性半導体記憶装置１００Ｃは、第１〜第３実施形態よりも、書込み／消去特性を向上させることができる。
［第５実施形態］
次に、図５を参照して、第５実施形態に係る不揮発性半導体記憶装置１００Ｄの構成について説明する。図５は、第５実施形態に係る不揮発性半導体記憶装置１００Ｄの概略断面図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第５実施形態に係る不揮発性半導体記憶装置１００Ｄは、図５に示すように、第４実施形態と異なり、第４実施形態の電荷蓄積層１３の代わりに、電荷蓄積層１３Ａを有する。第５実施形態に係る不揮発性半導体記憶装置１００Ｄは、第４実施形態と同様の効果を奏する。
［第６実施形態］
次に、図６を参照して、第６実施形態に係る不揮発性半導体記憶装置１００Ｅの構成について説明する。図６は、第６実施形態に係る不揮発性半導体記憶装置１００Ｅの概略断面図である。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第６実施形態に係る不揮発性半導体記憶装置１００Ｅは、図６に示すように、第４及び第５実施形態と異なり、第４及び第５実施形態の電荷蓄積層１３、１３Ａの代わりに、電荷蓄積層１３Ｂを有する。第６実施形態に係る不揮発性半導体記憶装置１００Ｅは、第４実施形態と同様の効果を奏する。
［第７実施形態］
（第７実施形態に係る不揮発性半導体記憶装置１００Ｆの構成）
次に、図７を参照して、第７実施形態に係る不揮発性半導体記憶装置１００Ｆの構成について説明する。図７は、本発明の第７実施形態に係る不揮発性半導体記憶装置１００Ｆの概略図を示す。図１に示すように、第７実施形態に係る不揮発性半導体記憶装置１００Ｆは、半導体層を複数積層することによって形成されている。また、図７に示すとおり各層のワード線ＷＬは、水平方向において２次元的に広がりを有するように形成されている。各層のワード線ＷＬは、それぞれ同一層からなる板状の平面構造となっている。
第１実施形態においては、不揮発性半導体記憶装置１００Ｆは、メモリトランジスタＭＴｒ１〜ＭＴｒ４、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒからなるメモリストリングＭＳを３×４個を有している。
各メモリストリングＭＳのメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに接続されているワード線ＷＬ１〜ＷＬ４は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングＭＳのメモリトランジスタＭＴｒ１のゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングＭＳのメモリトランジスタＭＴｒ２のゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングＭＳのメモリトランジスタＭＴｒ３のゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングＭＳのメモリトランジスタＭＴｒ４のゲートの全てがワード線ＷＬ４に接続されている。第７実施形態に係る不揮発性半導体記憶装置１００Ｆにおいては、図７に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングＭＳに略垂直に配置されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
各メモリストリングＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬを有している。各柱状半導体ＣＬは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線ＷＬ１〜ＷＬ４の面上においてマトリクス状になるように配置されている。つまり、メモリストリングＭＳも、柱状半導体ＣＬに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬとは、段々形状を有する柱状の半導体を含む。
また、図７に示すように、メモリストリングＭＳの上方には、柱状半導体ＣＬと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図７に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬが設けられている。
また、図７に示すように、メモリストリングＭＳの下方には、柱状半導体ＣＬと絶縁膜（図示せず）を介し接してソース側選択トランジスタＳＳＴｒを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に水平方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図７に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
次に、図７及び図８を参照して、第７実施形態におけるメモリストリングＭＳにより構成される回路構成及びその動作を説明する。図８は、第７実施形態における一つのメモリストリングＭＳの回路図である。
図７及び図８に示すように、第７実施形態において、メモリストリングＭＳは、直列接続された４つのメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。メモリストリングＭＳの一端には、ソース側選択トランジスタＳＳＴｒが接続されている。メモリストリングＭＳの他端には、ドレイン側選択トランジスタＳＤＴｒが接続されている。メモリストリングＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬが形成されている。
また、ソース側選択トランジスタＳＳＴｒのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒのドレインにはビット線ＢＬが接続されている。
各メモリトランジスタＭＴｒは、柱状半導体ＣＬ、その柱状半導体ＣＬを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｒの制御ゲート電極として機能する。
上記構成を有する不揮発性半導体記憶装置１００Ｆにおいては、所定のメモリトランジスタＭＴｒの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
（第７実施形態に係る不揮発性半導体記憶装置１００Ｆの具体的構成）
次に、図９を参照して、不揮発性半導体記憶装置１００Ｆの更に具体的構成を説明する。図９は、第７実施形態における不揮発性半導体記憶装置１００Ｆの断面図である。図９に示すように、不揮発性半導体記憶装置１００Ｆは、半導体基板Ｂａ上に下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜ＭＴｒ４（メモリストリングＭＳ）として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。
半導体基板Ｂａ上には、Ｐ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１が形成されている。また、Ｐ−型領域Ｂａ１上には、ｎ＋領域（ソース線領域）が形成されている。
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を有する。
ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、所定領域（消去単位）毎に分断されている。
ソース側第１絶縁層２１及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、ソース側選択トランジスタ層２０は、ソース側ホール２４を有する。ソース側ホール２４は、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するように形成されている。ソース側ホール２４は、マトリクス状に形成されている。
また、ソース側選択トランジスタ層２０は、ソース側ゲート絶縁層２５、及びソース側柱状半導体層２６を有する。ソース側ゲート絶縁層２５は、ソース側ホール２４に面する側壁に形成されている。ソース側柱状半導体層２６は、ソース側ゲート絶縁層２５に接して、ソース側ホール２４を埋めるように形成されている。
ソース側ゲート絶縁層２５は、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側柱状半導体層２６は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
なお、上記ソース側選択トランジスタ２０の構成において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２６と共にソース側ゲート絶縁層２５を挟むように形成されている。
また、ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒの制御ゲートとして機能する。
メモリトランジスタ層３０は、ソース側選択トランジスタ層２０の上層に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層３２ａ〜３２ｄを有する。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、は、ロウ方向及びカラム方向において２次元的に広がりを有するように形成されている。第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、は、所定領域（消去単位）毎に分断され、そのロウ方向の端部で階段状に形成されている。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、メモリトランジスタ層３０は、メモリホール３３を有する。
メモリホール３３は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されている。メモリホール３３は、ソース側ホール２４と整合する位置に設けられている。
さらに、メモリトランジスタ層３０は、メモリ柱状半導体層３４、トンネル絶縁層３５、複数の電荷蓄積層３６、及びブロック絶縁層３７を有する。
メモリ柱状半導体層３４は、メモリホール３３内にて基板Ｂａに対して垂直方向に延びるように形成されている。すなわち、メモリ柱状半導体層３４は、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されている。メモリ柱状半導体層３４の表面は、波状に凹凸をもって形成されている。メモリ柱状半導体層３４は、ソース側柱状半導体層２６の上面、及び後述するドレイン側柱状半導体層４６の下面に接するように形成されている。
トンネル絶縁層３５は、メモリホール３３内にて、メモリ柱状半導体層３４の側面に形成されている。トンネル絶縁層３５は、メモリ柱状半導体層３４側に波状に凹凸をもって形成されている。トンネル絶縁層３５は、電荷蓄積層３６が形成された位置でメモリ柱状半導体層３４側に突出するように形成されている。逆に、メモリ柱状半導体層３４は、電荷蓄積層３６が形成された位置で窪んで形成されている。トンネル絶縁層３５の厚さは、２ｎｍ〜８ｎｍ程度である。
電荷蓄積層３６は、トンネル絶縁層３５とブロック絶縁層３６との間に形成されている。電荷蓄積層３６は、トンネル絶縁層３５の表面に沿って互い離間して形成されている。電荷蓄積層３６は、メモリ柱状半導体層３４側に突出する山状に形成されている。電荷蓄積層３６は、第１〜第５ワード線間絶縁層３１ａ〜３１ｄの積層方向の位置、及び第１〜第４ワード線導電層３２ａ〜３２ｄの積層方向の位置に形成されている。電荷蓄積層３６の幅及び厚さは、０．５ｍｍ以上である。また、電荷蓄積層３６の面密度は、１×１０１０ｃｍ−２程度以上である。
ブロック絶縁層３７は、トンネル絶縁層３５、及び電荷蓄積層３６の側面に形成されている。ブロック絶縁層３７の厚さは、５ｎｍ程度以上である。
なお、上記構成を換言すると、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリ柱状半導体層３４の側面を取り囲むように、ブロック絶縁層３７、電荷蓄積層３６、及びトンネル絶縁層３５を介して形成されている。
メモリ柱状半導体層３４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。トンネル絶縁層３５、及びブロック絶縁層３７は、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３６は、ハフニウム（Ｈｆ）にて構成されている。
上記メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄが、ワード線ＷＬ１〜ＷＬ４として機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄが、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲートとして機能する。
ドレイン側選択トランジスタ層４０は、メモリ保護絶縁層３３上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を有する。
ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、メモリ柱状半導体層３４の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたストライプ状に形成されている。
ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて形成されている。
また、ドレイン側選択トランジスタ層４０は、ドレイン側ホール４４を有する。
ドレイン側ホール４４は、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１を貫通するよう形成されている。ドレイン側ホール４４は、メモリホール３３と整合する位置に設けられている。
また、ドレイン側選択トランジスタ層４０は、ドレイン側ゲート絶縁層４５、及びドレイン側柱状半導体層４６を有する。
ドレイン側ゲート絶縁層４５は、ドレイン側ホール４４に面する側壁に形成されている。ドレイン側柱状半導体層４６は、ドレイン側ゲート絶縁層４５に接し、ドレイン側ホール４４を埋めるように形成されている。
ドレイン側ゲート絶縁層４５は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状半導体層４６は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
なお、上記ドレイン側選択トランジスタ４０の構成において、ドレイン側導電層４２の構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４６と共にドレイン側ゲート絶縁層４５を挟むように形成されている。
また、ドレイン側選択トランジスタ４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒの制御ゲートとして機能する。
（第７実施形態に係る不揮発性半導体記憶装置１００Ｆの製造工程）
次に、図１０〜図１３を参照して、第７実施形態に係る不揮発性半導体記憶装置１００Ｆの製造工程について説明する。図１０〜図１３は、第７実施形態に係る不揮発性半導体記憶装置１００Ｆの製造工程を示す断面図である。
先ず、ソース側選択トランジスタ層２０を形成した後、図１０に示すように、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を交互に堆積させ、層３１１ａ〜３１１ｅ、層３２１ａ〜３２１ｄを形成する。層３１１ａ〜３１１ｅは、後に第１〜第５ワード線間絶縁層３１ａ〜３１ｅとなる層である。層３２１ａ〜３２１ｄは、後に第１〜第４ワード線導電層３２ａ〜３２ｄとなる層である。
続いて、図１１に示すように、ドライエッチングにより、ソース側ホール２７と整合する位置で、層３１１ａ〜３１１ｅ、及び層３２１ａ〜３２１ｄを貫通するようにメモリホール３３を形成する。この工程により、層３１１ａ〜３１１ｅは、第１〜第５ワード線間絶縁層３１ａ〜３１ｅとなる。また、層３２１ａ〜３２１ｄは、第１〜第４ワード線導電層３２ａ〜３２ｄとなる。
次に、図１２に示すように、メモリホール３３に面する側面に、順次、酸化シリコン（ＳｉＯ２）、及びハフニウム（Ｈｆ）を堆積させ、ブロック絶縁層３７、及び層３６１を形成する。層３６１は、後に、電荷蓄積層３６となる層である。ここで、ブロック絶縁層３７は、ＬＰＣＶＤ法を用いて、ジクロルシランと亜酸化窒素を用い、６００℃〜８００℃の高温で形成する。或いは、ブロック絶縁層３７は、３ＤＭＡＳ、ＢＴＢＡＳとオゾンを材料に４００℃〜６００℃の温度帯でＡＬＤ法を用いて形成する。層３６１は、２００℃〜４００℃のＡＬＤ法を用いて形成する。層３６１となるハフニウム（Ｈｆ）の原料には、ＴＥＭＡＨ、ＴＤＥＡＨ、ＨＴＢ等の有機ソースを用いる。
続いて、図１３に示すように、熱処理（アニール）を加えて層３６１を凝縮させることで、層３６１を複数に分断する（離散化させる）。この工程により層３６１は、電荷蓄積層３６となる。熱処理は、６００℃以上とする。なお、熱処理の条件を変えることで、電荷蓄積層３６の形状を制御することが可能である。
図１３に続いて、電荷蓄積層３６の表面に、酸化シリコン（ＳｉＯ２）を堆積させ、トンネル絶縁層３５を形成する。なお、トンネル絶縁層３５は、ブロック絶縁層３７と同様の方法で形成する。
次に、トンネル絶縁層３５に接し、メモリホール３３を埋めるようにポリシリコン（ｐ−Ｓｉ）を堆積させ、メモリ柱状半導体層３４を形成する。そして、ドレイン側選択トランジスタ層４０を形成し、図９に示す第７実施形態に係る不揮発性半導体記憶装置１００Ｆを形成する。
（第７実施形態に係る不揮発性半導体記憶装置１００Ｆの効果）
次に、第７実施形態に係る不揮発性半導体記憶装置１００Ｆの効果について説明する。第７実施形態に係る不揮発性半導体記憶装置１００Ｆは、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００Ｆは、上記製造工程にて説明したように、メモリトランジスタＭＴｒとなる各層、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタ層ＳＤＴｒとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００Ｆを製造することが可能である。
また、本発明の第７実施形態に係る不揮発性半導体記憶装置１００Ｆは、第１実施形態と同様の構成をもつ電荷蓄積層３６、トンネル絶縁層３５を有する。したがって、第７実施形態に係る不揮発性半導体記憶装置１００Ｆは、第１実施形態と同様の効果を奏する。
［第８実施形態］
次に、図１４を参照して、第８実施形態に係る不揮発性半導体記憶装置１００Ｇの構成について説明する。図１４は、第８実施形態に係る不揮発性半導体記憶装置１００Ｇの概略断面図である。なお、第８実施形態において、第１〜第７実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第８実施形態に係る不揮発性半導体記憶装置１００Ｇは、図１４に示すように、第７実施形態と異なるメモリトランジスタ層３０ａを有する。
メモリトランジスタ層３０ａは、第７実施形態と異なる形状の電荷蓄積層３６Ａを有する。電荷蓄積層３６Ａは、楕円球状に形成されている。電荷蓄積層３６Ａは、第７実施形態よりも、層３６１のアニールの温度を高くし且つアニールの時間を長くすることで形成することができる。第８実施形態に係る不揮発性半導体記憶装置１００Ｇは、第７実施形態と同様の効果を奏する。
［第９実施形態］
次に、図１５を参照して、第９実施形態に係る不揮発性半導体記憶装置１００Ｈの構成について説明する。図１５は、第９実施形態に係る不揮発性半導体記憶装置１００Ｈの概略断面図である。なお、第９実施形態において、第１〜第８実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第９実施形態に係る不揮発性半導体記憶装置１００Ｈは、図１５に示すように、第７及び第８実施形態と異なるメモリトランジスタ層３０ｂを有する。
メモリトランジスタ層３０ｂは、第７及び第８実施形態と異なる形状の電荷蓄積層３６Ｂを有する。電荷蓄積層３６Ｂは、球状に形成されている。電荷蓄積層３６Ｂは、第７及び第８実施形態よりも、層３６１のアニールの温度を高くし且つアニールの時間を長くすることで形成することができる。第９実施形態に係る不揮発性半導体記憶装置１００Ｈは、第７実施形態と同様の効果を奏する。
［第１０実施形態］
（第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの構成）
次に、図１６を参照して、第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの構成について説明する。図１６は、第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの概略断面図である。なお、第１０実施形態において、第１〜第９実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１０実施形態に係る不揮発性半導体記憶装置１００Ｉは、図１６に示すように、第７〜第９実施形態と異なるメモリトランジスタ層３０ｃを有する。
メモリトランジスタ層３０ｃは、第７実施形態に係る構成に加えて、さらに電荷蓄積層３８を有する。電荷蓄積層３８は、電荷蓄積層３６を取り囲むように形成されている。電荷蓄積層３８の電子を蓄積させるエネルギー準位は、電荷蓄積層３６の電子を蓄積させるエネルギー準位よりも浅い。電荷蓄積層３８の厚さは、２ｎｍ以上である。
（第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの製造工程）
次に、図１７〜図２０を参照して、第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの製造工程について説明する。図１７〜図２０は、第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの製造工程を示す断面図である。
先ず、上述した図１１に示す工程までを実行する。続いて、図１７に示すように、メモリホール３３に面する側面に、順次、酸化シリコン（ＳｉＯ２）、及び窒化シリコン（ＳｉＮ）を堆積させ、ブロック絶縁層３７、及び層３８１を形成する。層３８１は、後に、電荷蓄積層３８となる層の一部である。
続いて、図１８に示すように、層３８１の側面にさらに、ハフニウム（Ｈｆ）を堆積させ、層３６１を形成する。層３６１は、後に、電荷蓄積層３６となる層である。
次に、図１９に示すように、熱処理（アニール）を加えて凝縮させることで、層３６１を複数に分断する（離散化させる）。この工程により層３６１は、電荷蓄積層３６となる。
続いて、図２０に示すように、電荷蓄積層３６の表面、及び層３８１の側面に、窒化シリコン（ＳｉＮ）を堆積させる。この工程により、電荷蓄積層３６を覆うように、電荷蓄積層３８が形成される。
図２０に続いて、電荷蓄積層３８の表面に、酸化シリコン（ＳｉＯ２）を堆積させ、トンネル絶縁層３５を形成する。次に、トンネル絶縁層３５に接し、メモリホール３３を埋めるようにポリシリコン（ｐ−Ｓｉ）を堆積させ、メモリ柱状半導体層３４を形成する。そして、ドレイン側選択トランジスタ層４０を形成し、図１６に示す第１０実施形態に係る不揮発性半導体記憶装置１００Ｉを形成する。
（第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの効果）
次に、第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの効果について説明する。第１０実施形態に係る不揮発性半導体記憶装置１００Ｉは、第４実施形態と同様の構成をもつ電荷蓄積層３８を有する。したがって、第１０実施形態に係る不揮発性半導体記憶装置１００Ｉは、第７実施形態の効果に加え、第４実施形態と同様の効果を奏する。
［第１１実施形態］
次に、図２１を参照して、第１１実施形態に係る不揮発性半導体記憶装置１００Ｊの構成について説明する。図２１は、第１１実施形態に係る不揮発性半導体記憶装置１００Ｊの概略断面図である。なお、第１１実施形態において、第１〜第１０実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１１実施形態に係る不揮発性半導体記憶装置１００Ｊは、図２１に示すように、第７〜第１０実施形態と異なるメモリトランジスタ層３０ｄを有する。
メモリトランジスタ層３０ｄは、第１０実施形態に係る電荷蓄積層３６の代わりに、電荷蓄積層３６Ａを有する。第１１実施形態に係る不揮発性半導体記憶装置１００Ｊは、第１０実施形態と同様の効果を奏する。
［第１２実施形態］
次に、図２２を参照して、第１２実施形態に係る不揮発性半導体記憶装置１００Ｋの構成について説明する。図２２は、第１２実施形態に係る不揮発性半導体記憶装置１００Ｋの概略断面図である。なお、第１２実施形態において、第１〜第１１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１２実施形態に係る不揮発性半導体記憶装置１００Ｋは、図２２に示すように、第７〜第１１実施形態と異なるメモリトランジスタ層３０ｅを有する。
メモリトランジスタ層３０ｅは、第１０及び第１１実施形態に係る電荷蓄積層３６、３６Ａの代わりに、電荷蓄積層３６Ｂを有する。第１２実施形態に係る不揮発性半導体記憶装置１００Ｋは、第１０及び第１１実施形態と同様の効果を奏する。
［第１３実施形態］
次に、図２３を参照して、第１３実施形態に係る不揮発性半導体記憶装置１００Ｌの構成について説明する。図２３は、第１３実施形態に係る不揮発性半導体記憶装置１００Ｌの概略断面図である。なお、図１３実施形態において、第１〜第１２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１３実施形態に係る不揮発性半導体記憶装置１００Ｌは、図２３に示すように、第７〜第１２実施形態と異なるメモリトランジスタ層３０ｆを有する。
メモリトランジスタ層３０ｆは、第７〜第１２実施形態と異なるメモリホール３３Ａ、複数の電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞、及びブロック絶縁層３７Ａを有する。
メモリホール３３Ａは、上層から下層へとその径が小さくなるテーパ状に形成されている。
電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞は、互いに離間して形成されている。電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞は、下層から上層へとその占有体積が大きくなるように形成されている。電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞は、メモリ柱状半導体層３４側に突出する山状に形成されている。
ブロック絶縁層３７Ａは、下層から上層へと厚くなるように形成されている。
（第１３実施形態に係る不揮発性半導体記憶装置１００Ｌの効果）
次に、第１３実施形態に係る不揮発性半導体記憶装置１００Ｌの効果について、比較例を用いて説明する。比較例は、第１３実施形態に係る不揮発性半導体記憶装置１００Ｌと略同様の構成を有する。比較例は、第１３実施形態と異なり、第７実施形態に係る電荷蓄積層３６、及びブロック絶縁層３７を有する。すなわち、電荷蓄積層３６は、下層から上層まで同じ占有体積をもつ。また、ブロック絶縁層３７は、下層から上層まで同一の厚みを有する。
第１３実施形態に係る不揮発性半導体記憶装置１００Ｌ及び比較例においては、メモリホール３３Ａがテーパ状に形成されているため、ホール３３Ａの下層で生じる電界は、メモリホール３３Ａの上層で生じる電界よりも大きくなる。
ここで、比較例においては、電荷蓄積層３６、ブロック絶縁層３７により、下層の電荷蓄積層３６にて構成されるメモリトランジスタほど書込み／消去を容易に行なうことができる。すなわち、メモリトランジスタの書込み／消去特性は、メモリホール３３Ａの上層から下層にて不均一となる。
一方、第１３実施形態に係る不揮発性半導体記憶装置１００Ｌは、電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞、及びブロック絶縁層３７Ａを有する。これにより、不揮発性半導体記憶装置１００Ｌは、メモリトランジスタの書込み／消去特性を、上層から下層にて均一とすることができる。なお、第１３実施形態に係る不揮発性半導体記憶装置１００Ｌは、第７実施形態と同様の効果も奏する。
［第１４実施形態］
次に、図２４を参照して、第１４実施形態に係る不揮発性半導体記憶装置１００Ｍの構成について説明する。図２４は、第１４実施形態に係る不揮発性半導体記憶装置１００Ｍの概略断面図である。なお、第１４実施形態において、第１〜第１３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１４実施形態に係る不揮発性半導体記憶装置１００Ｍは、図２４に示すように、第７〜第１３実施形態と異なるメモリトランジスタ層３０ｇを有する。
メモリトランジスタ層３０ｇは、メモリホール３３Ａ、ブロック絶縁層３７Ａ、及び第７〜第１３実施形態と異なる複数の電荷蓄積層３６Ｄ＜１＞〜３６Ｄ＜９＞を有する。電荷蓄積層３６Ｄ＜１＞〜３６Ｄ＜９＞は、互いに離間して形成されている。電荷蓄積層３６Ｄ＜１＞〜３６Ｄ＜９＞は、下層から上層へとその占有体積が大きくなるように形成されている。電荷蓄積層３６Ｄ＜１＞〜３６Ｄ＜９＞は、楕円球状に形成されている。第１４実施形態に係る不揮発性半導体記憶装置１００Ｍは、第１３実施形態と同様の効果を奏する。
［第１５実施形態］
次に、図２５を参照して、第１５実施形態に係る不揮発性半導体記憶装置１００Ｎの構成について説明する。図２５は、第１５実施形態に係る不揮発性半導体記憶装置１００Ｎの概略断面図である。なお、第１５実施形態において、第１〜第１４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１５実施形態に係る不揮発性半導体記憶装置１００Ｎは、図２５に示すように、第７〜第１４実施形態と異なるメモリトランジスタ層３０ｈを有する。
メモリトランジスタ層３０ｈは、メモリホール３３Ａ、ブロック絶縁層３７Ａ、及び第７〜第１４実施形態と異なる複数の電荷蓄積層３６Ｅ＜１＞〜３６Ｅ＜９＞を有する。電荷蓄積層３６Ｅ＜１＞〜３６Ｅ＜９＞は、互いに離間して形成されている。電荷蓄積層３６Ｅ＜１＞〜３６Ｅ＜９＞は、下層から上層へとその占有体積が大きくなるように形成されている。電荷蓄積層３６Ｅ＜１＞〜３６Ｅ＜９＞は、球状に形成されている。第１５実施形態に係る不揮発性半導体記憶装置１００Ｎは、第１３及び第１４実施形態と同様の効果を奏する。
［第１６実施形態］
次に、図２６を参照して、第１６実施形態に係る不揮発性半導体記憶装置１００Ｏの構成について説明する。図２６は、第１６実施形態に係る不揮発性半導体記憶装置１００Ｏの概略断面図である。なお、第１６実施形態において、第１〜第１５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１６実施形態に係る不揮発性半導体記憶装置１００Ｏは、図２６に示すように、第７〜第１５実施形態と異なるメモリトランジスタ層３０ｉを有する。
メモリトランジスタ層３０ｉは、第１３実施形態に係る構成に加えて、さらに電荷蓄積層３９を有する。電荷蓄積層３９は、電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞を取り囲むように形成されている。電荷蓄積層３９の電子を蓄積させるエネルギー準位は、電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞の電子を蓄積させるエネルギー準位よりも浅い。
（第１６実施形態に係る不揮発性半導体記憶装置１００Ｌの効果）
次に、第１６実施形態に係る不揮発性半導体記憶装置１００Ｏの効果について説明する。第１６実施形態に係る不揮発性半導体記憶装置１００Ｏは、上記のように構成されているので、第１０及び第１３実施形態と同様の効果を奏する。
［第１７実施形態］
次に、図２７を参照して、第１７実施形態に係る不揮発性半導体記憶装置１００Ｐの構成について説明する。図２７は、第１７実施形態に係る不揮発性半導体記憶装置１００Ｐの概略断面図である。なお、第１７実施形態において、第１〜第１６実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１７実施形態に係る不揮発性半導体記憶装置１００Ｐは、図２７に示すように、第７〜第１６実施形態と異なるメモリトランジスタ層３０ｊを有する。
メモリトランジスタ層３０ｊは、第１６実施形態に係る電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞の代わりに、電荷蓄積層３６Ｄ＜１＞〜３６Ｄ＜９＞を有する。第１７実施形態に係る不揮発性半導体記憶装置１００Ｐは、第１６実施形態と同様の効果を奏する。
［第１８実施形態］
次に、図２８を参照して、第１８実施形態に係る不揮発性半導体記憶装置１００Ｑの構成について説明する。図２８は、第１８実施形態に係る不揮発性半導体記憶装置１００Ｑの概略断面図である。なお、第１８実施形態において、第１〜第１７実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１８実施形態に係る不揮発性半導体記憶装置１００Ｑは、図２８に示すように、第７〜第１７実施形態と異なるメモリトランジスタ層３０ｋを有する。
メモリトランジスタ層３０ｋは、第１６及び第１７実施形態に係る電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞、３６Ｄ＜１＞〜３６Ｄ＜９＞の代わりに、電荷蓄積層３６Ｅ＜１＞〜３６Ｅ＜９＞を有する。第１８実施形態に係る不揮発性半導体記憶装置１００Ｑは、第１６及び第１７実施形態と同様の効果を奏する。
［第１９実施形態］
次に、図２９を参照して、第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの構成について説明する。図２９は、第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの概略断面図である。なお、第１９実施形態において、第１〜第１８実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第１９実施形態に係る不揮発性半導体記憶装置１００Ｒは、図２９に示すように、第７〜第１８実施形態と異なるメモリトランジスタ層３０ｌを有する。
メモリトランジスタ層３０ｌは、電荷蓄積層３６に係る構成を除き、第７実施形態と同様である。メモリトランジスタ層３０ｌにおいて、電荷蓄積層３６は、第１〜第４ワード線導電層３２ａ〜３２ｄの積層方向の位置のみに形成されている。すなわち、電荷蓄積層３６は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの積層方向の位置に形成されていない。
（第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの製造工程）
次に、図３０〜図３３を参照して、第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの製造工程について説明する。
先ず、第７実施形態の図１１に示す工程まで実行する。続いて、図３０に示すように、メモリホール３３に面する側面に、ハフニウム（Ｈｆ）を堆積させ、層３６１を形成する。層３６１は、後に、電荷蓄積層３６となる層である。
次に、図３１に示すように、熱処理（アニール）を加えて凝縮させることで、層３６１を複数に分断する（離散化させる）。この工程により層３６１は、電荷蓄積層３６となる。
続いて、図３２に示すように、ウェットエッチングにより、選択的に、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側面を後退させる。この工程により、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側面に位置する電荷蓄積層３６は、除去される。
次に、図３３に示すように、第１〜第４ワード線導電層３２ａ〜３２ｄの側面を酸化させ、ブロック絶縁層３７を形成する。
図３３に続いて、電荷蓄積層３６の表面に、酸化シリコン（ＳｉＯ２）を堆積させ、トンネル絶縁層３５を形成する。そして、トンネル絶縁層３５に接し、メモリホール３３を埋めるようにポリシリコン（ｐ−Ｓｉ）を堆積させ、メモリ柱状半導体層３４を形成する。そして、ドレイン側選択トランジスタ層４０を形成し、図２９に示す第１９実施形態に係る不揮発性半導体記憶装置１００Ｒを形成する。
（第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの効果）
次に、第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの効果について説明する。第１９実施形態に係る不揮発性半導体記憶装置１００Ｒにおいては、上記のように、電荷蓄積層３６は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側面側に形成されていない。したがって、不揮発性半導体記憶装置１００Ｒは、第１〜第１８実施形態よりもメモリトランジスタＭＴｒ１〜ＭＴｒ４間の電荷の移動を抑制することができる。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記第１９実施形態に係る構成は、第８〜第１８実施形態にも適応可能である。
また、例えば、上記第１〜第１９実施形態において、電荷蓄積層１３、１３Ａ、１３Ｂ、３６、３６Ａ、３６Ｂ、３６Ｃ＜１＞〜３６Ｃ＜９＞、３６Ｄ＜１＞〜３６Ｄ＜９＞、３６Ｅ＜１＞〜３６Ｅ＜９＞は、ハフニウム（Ｈｆ）に限られず、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、シリコン（Ｓｉ）にて構成してもよい。
また、例えば、上記第１〜第１９実施形態において、電荷蓄積層１３、１３Ａ、１３Ｂ、３６、３６Ａ、３６Ｂ、３６Ｃ＜１＞〜３６Ｃ＜９＞、３６Ｄ＜１＞〜３６Ｄ＜９＞、３６Ｅ＜１＞〜３６Ｅ＜９＞は、その他、酸化物、窒化物にて構成してもよい。この場合、層３６１の形成中に、オゾンを流せばよい。また、層３６１のアニールを酸素ガス雰囲気、アンモニアガス雰囲気などで行なえばよい。
また、例えば、上記第１〜第１９実施形態において、ブロック絶縁層１４、３７は、アルミナ（Ａｌ２Ｏ３）にて構成してもよい。この場合、トリメチルアルミニウムとオゾン（又は水蒸気）を原料にして、５００℃〜８００℃の温度帯でＭＯＣＶＤ法、２００℃〜４００℃の温度帯でＡＬＤ法を行うことにより、ブロック絶縁層１４、３７を形成する。
また、例えば、第１３〜第１８実施形態に係る不揮発性半導体記憶装置１００Ｌ〜１００Ｑは、下層から上層へと占有体積が大きくなるように形成された複数の電荷蓄積層３６Ｃ＜１＞〜３６Ｃ＜９＞、３６Ｄ＜１＞〜３６Ｄ＜９＞、３６Ｅ＜１＞〜３６Ｅ＜９＞を有する。本発明は、上記構成に限られるものではなく、下層から上層へと面密度が大きくなるように形成された複数の電荷蓄積層を有する構成であってもよい。
また、例えば、上記第１〜第１９実施形態において、トンネル絶縁層１２，３５は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造としてもよい。
本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略断面図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置１００Ａの概略断面図である。 本発明の第３実施形態に係る不揮発性半導体記憶装置１００Ｂの概略断面図である。 本発明の第４実施形態に係る不揮発性半導体記憶装置１００Ｃの概略断面図である。 本発明の第５実施形態に係る不揮発性半導体記憶装置１００Ｄの概略断面図である。 本発明の第６実施形態に係る不揮発性半導体記憶装置１００Ｅの概略断面図である。 本発明の第７実施形態に係る不揮発性半導体記憶装置１００Ｆの概略図を示す。 第７実施形態における一つのメモリストリングＭＳの回路図である。 第７実施形態における不揮発性半導体記憶装置１００Ｆの断面図である。 第７実施形態に係る不揮発性半導体記憶装置１００Ｆの製造工程を示す断面図である。 第７実施形態に係る不揮発性半導体記憶装置１００Ｆの製造工程を示す断面図である。 第７実施形態に係る不揮発性半導体記憶装置１００Ｆの製造工程を示す断面図である。 第７実施形態に係る不揮発性半導体記憶装置１００Ｆの製造工程を示す断面図である。 第８実施形態に係る不揮発性半導体記憶装置１００Ｇの断面図である。 第９実施形態に係る不揮発性半導体記憶装置１００Ｈの断面図である。 第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの断面図である。 第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの製造工程を示す断面図である。 第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの製造工程を示す断面図である。 第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの製造工程を示す断面図である。 第１０実施形態に係る不揮発性半導体記憶装置１００Ｉの製造工程を示す断面図である。 第１１実施形態に係る不揮発性半導体記憶装置１００Ｊの断面図である。 第１２実施形態に係る不揮発性半導体記憶装置１００Ｋの断面図である。 第１３実施形態に係る不揮発性半導体記憶装置１００Ｌの断面図である。 第１４実施形態に係る不揮発性半導体記憶装置１００Ｍの断面図である。 第１５実施形態に係る不揮発性半導体記憶装置１００Ｎの断面図である。 第１６実施形態に係る不揮発性半導体記憶装置１００Ｏの断面図である。 第１７実施形態に係る不揮発性半導体記憶装置１００Ｐの断面図である。 第１８実施形態に係る不揮発性半導体記憶装置１００Ｑの断面図である。 第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの断面図である。 第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの製造工程を示す断面図である。 第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの製造工程を示す断面図である。 第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの製造工程を示す断面図である。 第１９実施形態に係る不揮発性半導体記憶装置１００Ｒの製造工程を示す断面図である。
符号の説明
１１…半導体基板、 １２、３５…トンネル絶縁層、 １３、１３Ａ、１３Ｂ、１６、３６、３６Ａ、３６Ｂ、３６Ｃ＜１＞〜３６Ｃ＜９＞、３６Ｄ＜１＞〜３６Ｄ＜９＞、３６Ｅ＜１＞〜３６Ｅ＜９＞、３８、３９…電荷蓄積層、 １４、３７、３７Ａ…ブロック絶縁層、 １５…導電層、 ３２ａ〜３２ｄ…第１〜第４ワード線導電層、３４…メモリ柱状半導体層、 ３０、３０ａ〜３０ｌ…メモリトランジスタ層、 １００、１００Ａ〜１００Ｒ…不揮発性半導体記憶装置。

Claims (5)

  1. チャネルとなる半導体層と、
    前記半導体層の表面から第１絶縁層及び第２絶縁層を介して形成された制御ゲート電極となる導電層と、
    前記第１絶縁層と前記第２絶縁層との間に形成された複数の第１電荷蓄積層と
    を備え、
    複数の前記第１電荷蓄積層は、前記第１絶縁層の表面に沿って互いに離間して形成され、
    前記第１絶縁層は、各々の前記１電荷蓄積層の形成された位置で前記半導体層側に突出するように形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１電荷蓄積層を取り囲むように形成された第２電荷蓄積層を備え、
    前記第２電荷蓄積層の電子を蓄積させるエネルギー準位は、前記第１電荷蓄積層の電子を蓄積させるエネルギー準位よりも浅い
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリストリングを有する不揮発性半導体記憶装置であって、
    前記メモリストリングは、
    基板に対して垂直方向に延びる半導体層と、
    前記半導体層の側面を取り囲むように第１絶縁層及び第２絶縁層を介して形成され、前記メモリセルの制御電極として機能する導電層と、
    前記第１絶縁層と前記第２絶縁層との間に形成された複数の第１電荷蓄積層と
    を備え、
    複数の前記第１電荷蓄積層は、前記第１絶縁層の表面に沿って互いに離間して形成され、
    前記第１絶縁層は、各々の前記第１電荷蓄積層の形成された位置で前記半導体層側に突出するように形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  4. 前記第１電荷蓄積層を取り囲むように形成された第２電荷蓄積層を備え、
    前記第２電荷蓄積層の電子を蓄積させるエネルギー準位は、前記第１電荷蓄積層の電子を蓄積させるエネルギー準位よりも浅い
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 前記半導体層は、上層から下層へと径が小さくなるテーパ状に形成され、
    前記第１電荷蓄積層は、上層から下層へと占有体積が大きくなるように構成されている
    ことを特徴とする請求項３又は請求項４記載の不揮発性半導体記憶装置。
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